CN1881582A - 静电放电防护电路以及半导体结构 - Google Patents
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Abstract
本发明提供一种静电放电防护电路以及半导体结构，在一静电放电事件时，用以从一第一焊垫释放一静电放电电流至一第二焊垫。该电路包含有多个双极性接面晶体管，以一基极至射极的连接方式，依序的耦接在一起。所述双极性接面晶体管包含有一第一双极性接面晶体管以及一第二双极性接面晶体管。该第一双极性接面晶体管具有耦接到该第一焊垫的一射极。该第二双极性接面晶体管具有耦接到该第二焊垫的一基极以及一集电极。一先前的双极性接面晶体管的一集电极连接到一后面的双极性接面晶体管的一基极，在ESD事件时，用以协助所述双极性接面晶体管的开启，以于该第一焊垫跟该第二焊垫之间，提供一条电流路径。
Description
技术领域
本发明大致关于集成电路(integrated circuit)设计，尤指IC中的静电放电(electrostatic discharge，ESD)防护电路。
背景技术
因为接合焊垫(bonding pad)是作为外界电路跟一个IC的连接桥梁，通常是用来做电源供应或是信号的输出/入，所以ESD可以透过接合焊垫进入IC中。ESD可以透过许多种方式产生。譬如说，当一个IC的焊垫的外界裸露部分被人所接触，则一个人可能产生相当的静电来破坏IC中的电路。在金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管中，一般栅氧化层是最脆弱的。只要跨压稍微高过供应电压，就可能对栅氧化层造成破坏。在一般环境下，ESD所造成的电压可能高达数千伏特。而这么高的电压，虽然所产生的电流量非常的小，也很有可能对电路形成伤害。要防止这样的高电压对IC造成损害，在发生ESD的瞬间，就必须很快的把静电排放掉。所以，为了保护IC免于ESD的破坏，防护电路是非常需要的。
ESD防护电路除了在ESD事件时提供防护的作用，也必须让IC能够在正常操作时运作。ESD防护电路一般都做在IC的接合焊垫附近。在一般正常操作时，ESD防护电路可以透过阻隔电流流过的方式，来把自己跟其他正常的电路操作相隔离。在正常IC操作时，高电源是供应到VDD焊垫，而接地电源是供应到VSS焊垫。而其他的焊垫可能是设计来输出或是输入电子信号。在ESD事件时，ESD防护电路必须要能快速的传导电流，在IC被伤害之前，使静电可以送至VDD焊垫或是VSS焊垫而排放。
一种已知作为ESD防护电路的架构是使用一连串串接的二极管，又叫作二极管串(diode string)，来产生足够的阻隔电压(blockvoltage)。在正常操作时，电源的电压差并不大于阻隔电压，所以二极管串关闭。在ESD事件时，当ESD的高电压高过二极管串的阻隔电压，二极管串就能够迅速的开启而释放电流。但是，二极管串除了一般所普遍知道的漏电流问题外，其开启后的电阻还是相当的高。
因此，ESD防护电路的设计就非常需要能够提供一个放电路径，具有比较低的开启后电阻，来释放静电电荷。
发明内容
本发明提供一种静电放电(electrostatic discharge，ESD)防护电路，在一静电放电事件时，用以从一第一焊垫释放一静电放电电流至一第二焊垫。该电路包含有多个双极性接面晶体管，以一基极至射极的连接方式，依序的耦接在一起。所述双极性接面晶体管包含有一第一双极性接面晶体管以及一第二双极性接面晶体管。该第一双极性接面晶体管具有耦接到该第一焊垫的一射极。该第二双极性接面晶体管具有耦接到该第二焊垫的一基极以及一集电极。一先前的双极性接面晶体管的一集电极连接到一后面的双极性接面晶体管的一基极，在ESD事件时，用以协助所述双极性接面晶体管的开启，以于该第一焊垫跟该第二焊垫之间，提供一条电流路径。
本发明所述的ESD防护电路，所述双极性接面晶体管至少具有一个双极性接面晶体管分开该先前的双极性接面晶体管与该后面的双极性接面晶体管。
本发明所述的ESD防护电路，所述双极性接面晶体管横向列置于一半导体基底上。
本发明所述的ESD防护电路，所述双极性接面晶体管为PNP双极性接面晶体管。
本发明所述的ESD防护电路，每一双极性接面晶体管包含有：一第一P型掺杂区；一N型掺杂区；以及一第二P型掺杂区；该第一P型掺杂区、该N型掺杂区、以及该第二P型掺杂区邻近的形成于该半导体基底的一N型阱上。
本发明所述的ESD防护电路，还包含有一P型掺杂区，设于二邻近的PNP双极性接面晶体管之间的该半导体基底表面，在正常操作时，用以降低透过所述PNP双极性接面晶体管的漏电流。
本发明所述的ESD防护电路，所述双极性接面晶体管为NPN双极性接面晶体管。
本发明所述的ESD防护电路，每一双极性接面晶体管包含有：一第一N型掺杂区；一P型掺杂区；以及一第二N型掺杂区；该第一N型掺杂区、该P型掺杂区、以及该第二N型掺杂区邻近的形成于该半导体基底的一P型阱上。
本发明所述的ESD防护电路，还包含有一N型掺杂区，设于二邻近的NPN双极性接面晶体管之间的该半导体基底表面，在正常操作时，用以降低透过所述NPN双极性接面晶体管的漏电流。
本发明还提供一种半导体结构，可以作为ESD防护电路，在一静电放电事件时，用以从一第一焊垫释放一静电放电电流至一第二焊垫，该半导体结构包含有：
多个双极性接面晶体管，以一基极至射极的连接方式，依序的耦接在一起，所述双极性接面晶体管包含有：
一第一双极性接面晶体管，包含有：
具有一第一导电型的一第一掺杂区，设于一半导体基底上的一第一阱区上，且连接至该第一焊垫；
具有该第一导电型的一第二掺杂区，设于该第一阱区上且邻近于该第一掺杂区；以及
具有一第二导电型的一第三掺杂区，设于该第一以及该第二掺杂区之间，该第一、第二、以及第三掺杂区分别作为该第一双极性接面晶体管的一射极、一集电极以及一基极；以及
一第二双极性接面晶体管，包含有：
具有该第一导电型的一第四掺杂区，设于该半导体基底上的一第二阱区上；
具有该第一导电型的一第五掺杂区，设于该第二阱区上且邻近于该第四掺杂区；以及
具有一第二导电型的一第六掺杂区，设于该第四以及该第五掺杂区之间，且连接至该第二焊垫，该第四、第五、以及第六掺杂区分别作为一第二双极性接面晶体管的一射极、一集电极以及一基极；
其中，一先前的双极性接面晶体管的一集电极连接到一后面的双极性接面晶体管的一基极，在ESD事件时，用以协助所述双极性接面晶体管的开启，以于该第一焊垫跟该第二焊垫之间，提供一条电流路径。
本发明所述的半导体结构，所述双极性接面晶体管至少具有一个双极性接面晶体管分开该先前的双极性接面晶体管与该后面的双极性接面晶体管。
本发明所述的半导体结构，该第一导电型为P型，该第二导电型为N型。
本发明所述的半导体结构，该第一导电型为N型，该第二导电型为P型。
本发明所述的半导体结构，还包含有一掺杂区，设于二邻近的双极性接面晶体管之间的该半导体基底表面，在正常操作时，用以降低透过所述双极性接面晶体管的漏电流。
附图说明
图1显示一传统的ESD防护电路中的二极管串的剖面图。
图2A为依据本发明所实施的半导体结构200的剖面图。
图2B为依据本发明所实施的另一半导体结构224的剖面图，可以做为一个ESD防护电路。
图3A和图3B显示依据本发明实施的一ESD防护电路302以及其区块图304。
图3C和图3D显示依据本发明实施的另一ESD防护电路322以及其区块图324。
图3E和图3F显示依据本发明实施的另一ESD防护电路342以及其区块图344。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明如下：
图1显示一传统的ESD防护电路100中的二极管串的剖面图。二极管串是连接在一VDD焊垫102跟另一个互补的VS S焊垫104之间。二极管106、108、110、112、以及114都是一样的，每一个二极管有1个P型重掺杂区116以及一个N型重掺杂区118，都放在1个N型阱120中。在所有的二极管中，垂直方向会产生寄生的PNP晶体管122，射极连接到P型重掺杂区116，基极连接到N型重掺杂区118，而集电极透过半导体基底连接到VSS。二极管106、108、110、112、以及114都透过连线，串接在一起，每个N型重掺杂区118连接到下一个二极管的P型重掺杂区116。
因为每个二极管具有一个起始电压，所以，正常操作时候的IC电压将不足以使这样的二极管串中所有的二极管开启。而在ESD事件时，ESD的强大电压将足以使所有的二极管开启，产生一个电流路径，在IC被损害之前，将电流流到VSS。但是，这样的二极管串也会产生一个相当高的开启电阻，所以二极管串的反应速度也因此降低了。此外，在正常操作时，透过垂直寄生的PNP晶体管122，会有从VDD焊垫流到基底的漏电流。这个漏电流问题也变成了在设置二极管串时，所要考虑的重要因素。
图2A为依据本发明所实施的半导体结构200的剖面图。半导体结构200可以作为一个ESD防护电路。结构200显示了一个由三个横向PNP晶体管202、204以及206串接而成的晶体管串，设置在VDD焊垫208跟VSS焊垫210之间。每一个PNP晶体管202、204以及206都一样，每一个都有一P型重掺杂区212来当作射极(emitter)，一个N型重掺杂区214当作基极(base)，还有另一个P型重掺杂区216来当作集电极。寄生垂直的PNP双极性接面晶体管218以及220也会形成在N型阱222中。寄生垂直PNP晶体管218的射极是连接到P型重掺杂区212，而寄生垂直PNP晶体管220的射极是连接到P型重掺杂区216。PNP双极性接面晶体管218以及220的基极都是连到N型重掺杂区214，PNP双极性接面晶体管218以及220的集电极都是透过半导体基底连到VSS。PNP双极性接面晶体管202、204以及206是透过连线串接在一起。除了最前面和最后面的PNP晶体管202以及206之外，每一个N型重掺杂区214同时连接到比较靠近VSS焊垫210的后面晶体管的P型重掺杂区212，以及比较靠近VDD焊垫208的前面晶体管的P型重掺杂区216。
利用这样的架构，跟传统的二极管串的ESD防护电路相比，开启电阻可以有效的降低。当ESD事件发生时，横向的PNP晶体管将很容易开启，然后快速的将伤害性的电荷，从VDD焊垫208传导到VSS焊垫210。
图2B为依据本发明所实施的另一半导体结构224的剖面图，可以作为一个ESD防护电路。在此实施例中，在正常操作时的漏电流将明显的被控制。一些P型重掺杂区226设置在相邻的PNP双极性接面晶体管228、230以及232之间。这些P型重掺杂区226都连接在一起，且都接地，来控制漏电流。这样的设计可以避免严重的漏电流问题。除了设置额外的P型重掺杂区226以外，半导体结构224的操作基本上是跟图2A中的半导体结构200一样。
P型重掺杂区226可以隔开垂直晶体管，以避免在正常操作时，漏电流依序流过第一、第二等等串接的双极性接面晶体管。因为P型重掺杂区226可以吃掉附近双极性接面晶体管的电流，所以一个双极性接面晶体管就比较不容易受到前面或是后面的双极性接面晶体管的影响。
图3A跟图3B显示依据本发明实施的一ESD防护电路302以及其区块图304。等效上来说，有五个横向PNP双极性接面晶体管串接在一起。在此防护电路302中，五个横向PNP双极性接面晶体管306、308、310、312、以及314全部连接在一起而构成了一晶体管串。横向PNP双极性接面晶体管306的射极连接到输出/入(I/0)焊垫316。每一个PNP双极性接面晶体管306、308、310、以及312的集电极都连接到比较靠近接地焊垫318的下一个横向PNP双极性接面晶体管的基极。而每一个PNP双极性接面晶体管306、308、310、以及312的基极都连接到比较靠近接地焊垫318的下一个横向PNP双极性接面晶体管的射极。因为横向PNP双极性接面晶体管314是在晶体管串中的最后一个，所以它的集电极跟基极都直接连到接地焊垫318。
区块图304跟电路图302是等效的，都具有五个横向PNP双极性接面晶体管306、308、310、312、以及314串接在一起，构成晶体管串，连接在I/O焊垫316与接地焊垫318之间。每一个横向PNP双极性接面晶体管分割成三个区块，位于左边的P代表一个作为射极的P型重掺杂区，在中间的N代表一个作为基极的N型重掺杂区，在右边的P代表一个作为集电极的P型重掺杂区。而PNP双极性接面晶体管彼此的连接方式跟防护电路302中描述的一样。
在此架构中，每一个横向PNP双极性接面晶体管是以一定的方式连接到下一个双极性接面晶体管，所以，使得横向PNP双极性接面晶体管306、308、310、以及312的集电极到基极电压差会等于在双极性接面晶体管中的射极到基极的二极管的起始电压(Vd)。在正常操作时，操作电压的强度并不够高到足以开启五个横向PNP双极性接面晶体管中的五个串接二极管的程度。然而，当ESD发生时，ESD高电压将透过I/O焊垫316进入电路302，然后到达横向PNP双极性接面晶体管306。在PNP双极性接面晶体管306的电压将会高到足以开启PNP双极性接面晶体管306中的射极到基极的二极管。ESD电流因此从PNP双极性接面晶体管306中的集电极，流到PNP双极性接面晶体管308的基极与PNP双极性接面晶体管310的射极。因为PNP双极性接面晶体管306的集电极跟PNP双极性接面晶体管308的基极有一样的电压，所以PNP双极性接面晶体管306的Vcb会等于PNP双极性接面晶体管308中射极到基极的二极管的起始电压(Vd)。如此，可以协助在ESD事件中，PNP双极性接面晶体管306的开启，所以，部分的ESD电流将会从I/O焊垫316，经过PNP双极性接面晶体管306，流到PNP双极性接面晶体管310与312的射极。一样的机制也会发生在其他的横向PNP双极性接面晶体管310与312，直到这个晶体管串产生了从I/O焊垫316到接地焊垫318之间的一个放电路径为止。
当然，实施例中并非限定在5个晶体管。ESD领域技术人员可以知道如何用比5个多或少的晶体管，来构成类似上述的ESD防护电路。当然，晶体管也可以是NPN或是PNP双极性接面晶体管。
图3C跟图3D显示依据本发明实施的另一ESD防护电路322以及其区块图324。等效上来说，里面也有五个横向PNP双极性接面晶体管串接在一起。在此防护电路322中，五个横向PNP双极性接面晶体管326、328、330、332、以及334全部连接在一起而构成了一晶体管串。横向PNP双极性接面晶体管326的射极连接到输出/入焊垫336，而横向PNP双极性接面晶体管326的集电极连接到横向PNP双极性接面晶体管330的基极。横向PNP双极性接面晶体管328的集电极连接到横向PNP双极性接面晶体管332的基极。横向PNP双极性接面晶体管330跟332的集电极则连接到横向PNP双极性接面晶体管334的基极。因为电路322的长度，所以横向PNP双极性接面晶体管334的集电极直接连到接地焊垫338。每一个PNP双极性接面晶体管326、328、330、以及332的基极都连接到比较靠近接地焊垫338的下一个横向PNP双极性接面晶体管的射极。因为横向PNP双极性接面晶体管334是在晶体管串中的最后一个，所以它的集电极跟基极都直接连到接地焊垫338。
区块图324跟电路图322是等效的，都具有五个横向PNP双极性接面晶体管326、328、330、332、以及334串接在一起，构成晶体管串，连接在I/O焊垫336与接地焊垫338之间。每一个横向PNP双极性接面晶体管分割成三个区块，位于左边的P代表一个作为射极的P型重掺杂区，在中间的N代表一个作为基极的N型重掺杂区，在右边的P代表一个作为集电极的P型重掺杂区。而PNP双极性接面晶体管彼此的连接方式跟防护电路322中描述的一样。
正因为横向PNP双极性接面晶体管326、328、以及330的集电极绕过了自己基极所接的下一个晶体管，横向PNP双极性接面晶体管326、328、以及330的Vcb电压将会是两倍的二极管起始电压(Vd)。横向PNP双极性接面晶体管332的Vcb电压将会是一个二极管起始电压(Vd)。横向PNP双极性接面晶体管334的Vcb电压，因为基极与集电极相短路，将会是0。
在正常操作时，操作电压的强度并不够高到足以开启电路322中五个横向PNP双极性接面晶体管中的五个串接二极管的程度。然而，当ESD发生时，ESD高电压将透过I/O焊垫336进入电路322，然后到达横向PNP双极性接面晶体管326。在PNP双极性接面晶体管326的电压将会高到足以开启PNP双极性接面晶体管326中的集电极到基极的二极管。ESD电流因此从PNP双极性接面晶体管326中的射极，流到PNP双极性接面晶体管328与330的基极。因为PNP双极性接面晶体管326的集电极跟PNP双极性接面晶体管330的基极有一样的电压，所以PNP双极性接面晶体管326的Vcb会等于PNP双极性接面晶体管328跟330中射极到基极的二极管的两个起始电压(Vd)。如此，可以协助在ES D事件中，PNP双极性接面晶体管326的开启。同理，PNP双极性接面晶体管328跟330的集电极也会有一个相较于基极低的电压而变的比较容易开启。所以，部分的ESD电流将会从I/O焊垫336，经过PNP双极性接面晶体管326，流到PNP双极性接面晶体管328与330的射极。一样的机制也会发生在其他的横向PNP双极性接面晶体管332与334，直到这个晶体管串产生了从I/O焊垫336到接地焊垫338之间的一个放电路径为止。如此，本发明可以加快ESD防护电路的反应以及改善ESD防护电路的表现。
当然，实施例中并非限定在5个晶体管。ESD领域的技术人员可以知道如何用比5个多或少的晶体管，来构成类似上述的ESD防护电路。当然，晶体管也可以是NPN或是PNP双极性接面晶体管。
图3E跟图3F显示依据本发明实施的另一ESD防护电路342以及其区块图344。等效上来说，里面也有五个横向PNP双极性接面晶体管串接在一起。在此防护电路342中，五个横向PNP双极性接面晶体管346、348、350、352、以及354全部连接在一起而构成了一晶体管串。横向PNP双极性接面晶体管346的射极连接到输出/入焊垫356，而横向PNP双极性接面晶体管346的集电极连接到横向PNP双极性接面晶体管352的基极。横向PNP双极性接面晶体管348、350与352的集电极连接到横向PNP双极性接面晶体管354的基极。因为电路342的长度，所以横向PNP双极性接面晶体管354的集电极直接连到接地焊垫358。每一个PNP双极性接面晶体管346、348、350、以及352的基极都连接到比较靠近接地焊垫358的下一个横向PNP双极性接面晶体管的射极。因为横向PNP双极性接面晶体管354是在晶体管串中的最后一个，所以它的集电极跟基极都直接连到接地焊垫358。
区块图344跟电路图342是等效的，都具有五个横向PNP双极性接面晶体管346、348、350、352、以及354串接在一起，构成晶体管串，连接在I/O焊垫356与接地焊垫358之间。每一个横向PNP双极性接面晶体管分割成三个区块，位于左边的P代表一个作为射极的P型重掺杂区，在中间的N代表一个作为基极的N型重掺杂区，在右边的P代表一个作为集电极的P型重掺杂区。而PNP双极性接面晶体管彼此的连接方式跟防护电路342中描述的一样。
如同横向PNP双极性接面晶体管346、以及348的集电极绕过了自己基极所接的下两个晶体管，横向PNP双极性接面晶体管346、以及348的Vcb电压将会是三倍的二极管起始电压(Vd)。横向PNP双极性接面晶体管350的Vcb电压将会是两倍的二极管起始电压(Vd)。横向PNP双极性接面晶体管352的Vcb电压将会是一个二极管起始电压(Vd)。横向PNP双极性接面晶体管354的Vcb电压，因为基极与集电极相短路，将会是0。
正常操作电压的强度并不够高到足以开启电路342中五个横向PNP双极性接面晶体管中的五个串接二极管的程度。在ESD事件时，ESD的高电压将会透过I/O焊垫356进入防护电路342，然后开启PNP双极性接面晶体管346、348、350、352、以及354，产生了从I/O焊垫356到接地路径358之间的一个电流路径，来释放ESD电荷。
这样的ESD防护电路的触发电压可以透过改变集电极到基极电压(Vcb)来改变，而改变Vcb可以透过连接一个双极性接面晶体管的集电极到一个在后面的双极性接面晶体管的基极来达成。这样的一个在前面的双极性接面晶体管跟一个在后面的双极性接面晶体管之间，可以串接有0个或是一定数量的双极性接面晶体管。因此，本发明提供了一个ESD防护电路，它的触发电压可以透过改变双极性接面晶体管的数量而改变，以达到在ESD事件中较早开启的目的。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、302、322、342：ESD防护电路
102：VDD焊垫
104：VSS焊垫
106、108、110、112、114：二极管
116、212、216、226：P型重掺杂区
118、214：N型重掺杂区
120、222：N型阱
122、202、204、206、218、220、228、230、及232、306、308、310、312、314、326、328、330、332、334、346、348、350、352、354：PNP双极性接面晶体管
200、224：半导体结构
208：VDD焊垫
210：VSS焊垫
304、324、344：区块图
316、336、356：输出/入焊垫
318、338、358：接地焊垫。
Claims (14)
1.一种静电放电防护电路，在一静电放电事件时，用以从一第一焊垫释放一静电放电电流至一第二焊垫，该电路包含有：
多个双极性接面晶体管，以一基极至射极的连接方式，依序的耦接在一起，所述双极性接面晶体管包含有：
一第一双极性接面晶体管，具有耦接到该第一焊垫的一射极；以及
一第二双极性接面晶体管，具有耦接到该第二焊垫的一基极以及一集电极；
其中，一先前的双极性接面晶体管的一集电极连接到一后面的双极性接面晶体管的一基极，在静电放电事件时，用以协助所述双极性接面晶体管的开启，以于该第一焊垫和该第二焊垫之间，提供一条电流路径。
2.根据权利要求1所述的静电放电防护电路，其特征在于，所述双极性接面晶体管至少具有一个双极性接面晶体管分开该先前的双极性接面晶体管与该后面的双极性接面晶体管。
3.根据权利要求1所述的静电放电防护电路，其特征在于，所述双极性接面晶体管横向列置于一半导体基底上。
4.根据权利要求3所述的静电放电防护电路，其特征在于，所述双极性接面晶体管为PNP双极性接面晶体管。
5.根据权利要求4所述的静电放电防护电路，其特征在于，每一双极性接面晶体管包含有：
一第一P型掺杂区；
一N型掺杂区；以及
一第二P型掺杂区；
该第一P型掺杂区、该N型掺杂区、以及该第二P型掺杂区邻近的形成于该半导体基底的一N型阱上。
6.根据权利要求5所述的静电放电防护电路，其特征在于，还包含有一P型掺杂区，设于二邻近的PNP双极性接面晶体管之间的该半导体基底表面，在正常操作时，用以降低透过所述PNP双极性接面晶体管的漏电流。
7.根据权利要求3所述的静电放电防护电路，其特征在于，所述双极性接面晶体管为NPN双极性接面晶体管。
8.根据权利要求7所述的静电放电防护电路，其特征在于，每一双极性接面晶体管包含有：
一第一N型掺杂区；
一P型掺杂区；以及
一第二N型掺杂区；
该第一N型掺杂区、该P型掺杂区、以及该第二N型掺杂区邻近的形成于该半导体基底的一P型阱上。
9.根据权利要求8所述的静电放电防护电路，其特征在于，还包含有一N型掺杂区，设于二邻近的NPN双极性接面晶体管之间的该半导体基底表面，在正常操作时，用以降低透过所述NPN双极性接面晶体管的漏电流。
10.一种半导体结构，可以作为静电放电防护电路，在一静电放电事件时，用以从一第一焊垫释放一静电放电电流至一第二焊垫，该半导体结构包含有：
多个双极性接面晶体管，以一基极至射极的连接方式，依序的耦接在一起，所述双极性接面晶体管包含有：
一第一双极性接面晶体管，包含有：
具有一第一导电型的一第一掺杂区，设于一半导体基底上的一第一阱区上，且连接至该第一焊垫；
具有该第一导电型的一第二掺杂区，设于该第一阱区上且邻近于该第一掺杂区；以及
具有一第二导电型的一第三掺杂区，设于该第一以及该第二掺杂区之间，该第一、第二、以及第三掺杂区分别作为该第一双极性接面晶体管的一射极、一集电极以及一基极；以及
一第二双极性接面晶体管，包含有：
具有该第一导电型的一第四掺杂区，设于该半导体基底上的一第二阱区上；
具有该第一导电型的一第五掺杂区，设于该第二阱区上且邻近于该第四掺杂区；以及
具有一第二导电型的一第六掺杂区，设于该第四以及该第五掺杂区之间，且连接至该第二焊垫，该第四、第五、以及第六掺杂区分别作为一第二双极性接面晶体管的一射极、一集电极以及一基极；
其中，一先前的双极性接面晶体管的一集电极连接到一后面的双极性接面晶体管的一基极，在静电放电事件时，用以协助所述双极性接面晶体管的开启，以于该第一焊垫跟该第二焊垫之间，提供一条电流路径。
11.根据权利要求10所述的半导体结构，其特征在于，所述双极性接面晶体管至少具有一个双极性接面晶体管分开该先前的双极性接面晶体管与该后面的双极性接面晶体管。
12.根据权利要求10所述的半导体结构，其特征在于，该第一导电型为P型，该第二导电型为N型。
13.根据权利要求10所述的半导体结构，其特征在于，该第一导电型为N型，该第二导电型为P型。
14.根据权利要求10所述的半导体结构，其特征在于，还包含有一掺杂区，设于二邻近的双极性接面晶体管之间的该半导体基底表面，在正常操作时，用以降低透过所述双极性接面晶体管的漏电流。
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