CN1652331A - 用于静电放电保护的器件及其电路 - Google Patents

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Abstract

公开了一种用于静电保护的器件及其电路。根据本发明，用于静电放电保护的器件包括：在半导体衬底上形成的第一到第三阱、第一器件和第二器件以及形成在第三阱上的第二有源区域，该第一器件包括形成在第一阱上的预定区域中的阱拾取区域、源极区域和双扩散漏极区域以及形成在半导体衬底上的预定区域中的栅极，该第二器件包括形成在第二阱上的预定区域中的源极区域、双扩散漏极区域和第一有源区域和形成在半导体衬底上的预定区域中的栅极；其中，第一器件的栅极、源极区域和阱拾取区域与地焊盘连接；第一器件的漏极、和第二器件的源极和栅极与电源焊盘连接；第二器件的漏极和第一有源区域以及第二有源区域与I/O焊盘连接。

Description

用于静电放电保护的器件及其电路
技术领域
本发明涉及一种用于静电放电(以下称为“ESD”)保护的器件及其电路，尤其涉及一种用于ESD保护的器件及其电路，其中一个ESD器件能够应付在各个I/O单元(或者输入单元和输出单元)可能出现的各种模式的全部EDS应力，由此减少布局面积。
背景技术
在每个I/O单元(或者输入单元、输出单元)使用ESD保护器件的ESD保护电路的传统构成方法如图1A和1B所示。
图1A展示了用于I/O单元(或者输入单元和输出单元)的普通ESD保护电路的构成。图1B展示了多个I/O单元、输入单元和输出单元的构成。
构成各个I/O单元(或者输入单元和输出单元)的电极是由电源焊盘11、地焊盘12和I/O焊盘13组成的。而且，由第一PMOS晶体管P11和第一NMOS晶体管N11组成的输入焊盘14连接在电源焊盘11和地焊盘12之间。第一PMOS晶体管P11和第一NMOS晶体管N11中的每一个的栅极与I/O焊盘13连接。并且，由第二PMOS晶体管P12和第二NMOS晶体管N12组成的输出焊盘15连接在电源焊盘11和地焊盘12之间。第二PMOS晶体管P12和第二NMOS晶体管N12中的每一个的漏极与I/O焊盘13连接。在此构成中，ESD应力电流可以在三个电极中的任意两个电极之间流动。因此，在各个I/O单元的所有电极组合中可能出现的ESD应力类型可以分为以下六种模式。
(1)地焊盘：正，电源焊盘：浮置，I/O焊盘：地
(2)地焊盘：地，电源焊盘：浮置，I/O焊盘：正
(3)地焊盘：浮置，电源焊盘：地，I/O焊盘：正
(4)地焊盘：浮置，电源焊盘：正，I/O焊盘：地
(5)地焊盘：正，电源焊盘：地，I/O焊盘：浮置
(6)地焊盘：地，电源焊盘：正，I/O焊盘：浮置
此外，还有管脚到管脚模式(pin-to-pin mode)的ESD应力，其中ESD应力加在I/O单元与I/O单元之间。因此，理想的ESD保护电路能够预防全部六种ESD应力模式和管脚到管脚模式的ESD应力。最普通的ESD保护电路具有的构成，是为每种电极组合设置三个单独的ESD保护器件，如图1A所示。
第一ESD保护器件16连接在电源焊盘11与I/O焊盘13之间，用于保护电源焊盘11和I/O焊盘13的ESD。第二ESD保护器件17连接在地焊盘12与I/O焊盘13之间，用于保护地焊盘12和I/O焊盘13的ESD。第三ESD保护器件18连接在电源焊盘11与地焊盘12之间，用于保护电源焊盘11和地焊盘12的ESD。
这种模式的优点在于能够为整个I/O单元提供相当稳定的ESD保护，但是缺点在于两个ESD保护器件必须分离设置在一个I/O单元中。而且，由于必须在电源焊盘与地焊盘之间设置例如功率箝位的ESD保护器件，所以还存在占用大量布局面积的问题。并且，如果在电源焊盘与地焊盘之间未适当地设置功率箝位，则由于施加在两个焊盘之间的ESD应力被引入核心电路，核心电路有可能出现问题。
因此，为了解决现有的ESD保护结构的问题，需要开发ESD保护器件和ESD保护结构，条件如下。
(1)要求一个ESD保护器件能够保护在各个I/O单元中可能出现的六种ESD应力模式。更具体地讲，要求一个ESD保护器件能够进行电源焊盘与地焊盘之间的ESD保护，即使没有功率箝位也应如此。
(2)要求与六种ESD应力模式对应的ESD保护器件的电流抗扰度(current immunity)必须足够得高。
(3)要求I/O单元的输出缓冲器和输入缓冲器能够得到有效保护，不受六种ESD应力模式的影响。为此目的，在相应的ESD应力模式中，ESD保护器件的触发电压必须要与每个输出缓冲器的PMOS晶体管和NMOS晶体管的BJT触发电压相似。还要求ESD应力电压降低到小于栅极氧化膜的击穿电压。
(4)另外，要求核心电路、输出缓冲器和输入缓冲器受到保护，不受管脚到管脚模式的ESD应力的影响，在这种应力模式下ESD应力加在I/O单元与I/O单元之间。
发明内容
因此，针对上述问题完成了本发明，本发明的目的在于提供一种用于ESD保护的器件及其电路，其中一个ESD器件能够应付在相应I/O单元(或者输入单元和输出单元)可能出现的各种模式的全部EDS应力，由此减少布局面积。
本发明的另一个目的在于提供一种用于ESD保护的器件及其电路，其中I/O单元的输出缓冲器和输入缓冲器能够在诸ESD应力模式下得到有效保护。
本发明的又一个目的在于提供一种用于ESD保护的器件及其电路，其中甚至对于管脚到管脚模式的ESD应力，核心电路、输出缓冲器和输入缓冲器也能够得到有效保护。
为了实现上述目的，根据本发明，提供一种用于静电放电保护的器件，包括：在半导体衬底上形成的第一到第三阱；第一器件，其包括形成在第一阱上的预定区域中的阱拾取区域(well pick-up region)、源极区域和双扩散漏极区域，和形成在半导体衬底上的预定区域中的栅极；第二器件，其包括形成在第二阱上的预定区域中的源极区域、双扩散漏极区域和第一有源区域，和形成在半导体衬底上的预定区域的栅极；形成在第三阱上的第二有源区域，其中，第一器件的栅极、源极区域和阱拾取区域与地焊盘连接；第一器件的漏极、和第二器件的源极和栅极与电源焊盘连接；第二器件的漏极和第一有源区域以及第二有源区域与I/O焊盘连接。
第一器件包括：在半导体衬底的预定区域形成的多个元件隔离膜，在其中形成有第一阱的半导体衬底预定区域形成的栅极，在元件隔离膜与元件隔离膜之间的第一阱上形成的阱拾取区域，在元件隔离膜与栅极之间的第一阱上形成的源极有源区域，在栅极与元件隔离膜之间与第一阱和第二阱重叠形成的漏极漂移区，以及在漏极漂移区内的预定区域形成的漏极有源区域。
第二器件包括：在半导体衬底的预定区域形成的多个元件隔离膜，在其中形成有第二阱的半导体衬底预定区域形成的栅极，在元件隔离膜与栅极之间的第二阱上形成的源极有源区域，在栅极与元件隔离膜之间的第二阱中形成的漏极漂移区，在漏极漂移区内的预定区域形成的漏极有源区域，以及在漏极漂移区内的预定区域形成的第一源极有源区域。
同时，根据本发明的一个实施例，提供一种用于静电放电保护的电路，包括：输入缓冲器，连接到电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；用于静电放电保护的器件，连接到电源焊盘、地焊盘和I/O焊盘之间。
根据本发明的另一个实施例，提供一种用于静电放电保护的电路，包括：输出缓冲器，连接到电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；用于静电放电保护的器件，连接到电源焊盘、地焊盘和I/O焊盘之间。
根据本发明的又一个实施例，提供一种用于静电放电保护的电路，包括：输入缓冲器，连接到电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；输出缓冲器，连接到电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；用于静电放电保护的器件，连接到电源焊盘、地焊盘和I/O焊盘之间。
附图说明
图1A和图1B是展示普通ESD保护电路构成的电路图；
图2A和图2B是展示根据本发明的ESD保护电路构成的电路图；
图3A和图3B是展示工作于高电压的DDD MOSFET的剖面图；
图4是根据本发明的工作于高电压的多模式ESD器件的剖面图；
图5A至图5F是说明根据本发明的工作于高电压的多模式ESD器件的工作原理的剖面图；
图6A至图6C是根据本发明的工作于高电压的多模式ESD器件的取决于ESD应力模式的电流-电压特性曲线图；
图7A和图7B是根据本发明的工作于高电压的多模式ESD器件的多指状结构；
图8A至图8M是根据本发明另一个实施例的工作于高电压的多模式ESD器件的剖面图；
图9A至图9G是根据本发明又一个实施例的工作于高电压的多模式ESD器件的剖面图；
图10A和图10B是根据本发明又一个实施例的工作于高电压的多模式ESD器件的剖面图。
具体实施方式
以下，将参考附图说明根据本发明的优选实施例。
图2A是根据本发明的用于I/O单元(或者输入单元和输出单元)的ESD保护电路的构成。图2B是用于多个I/O单元、输入单元和输出单元的ESD保护电路的构成。
参见图2A，由第一PMOS晶体管P21和第一NMOS晶体管N21组成的输入焊盘24连接在电源焊盘21和地焊盘22之间。第一PMOS晶体管P21和第一NMOS晶体管N21的栅极连接于I/O焊盘23。而且，由第二PMOS晶体管P22和第二NMOS晶体管N22组成的输出焊盘25连接在电源焊盘21与地焊盘22之间。第二PMOS晶体管P22和第二NMOS晶体管N22的漏极连接于I/O焊盘23。此外，用于保护电源焊盘21、地焊盘22和I/O焊盘23的ESD的ESD保护器件26连接在电源焊盘21、地焊盘22和I/O焊盘23的交叉点。
根据本发明如上述构成的ESD保护器件采用的模式是，单个ESD保护器件应付在每个I/O单元(或者输入单元和输出单元)可能出现的六种模式的全部ESD应力。如果采用这种模式，则在每个I/O单元可以仅设置一个ESD保护器件，而不必在电源焊盘和地焊盘之间设置功率箝位。从而与现有模式相比可以减少布局面积(layout area)。结果，由于每个I/O单元一致地在电源焊盘与地焊盘之间设置功率箝位，所以由于电源箝位布置问题导致的施加在两个焊盘之间的ESD应力被引入核心电路从而发生问题的可能性得以从根本上防止。
工作于高电压的晶体管的基本结构如图3A和3B所示。工作于高电压的半导体器件的基本特性之一在于结击穿电压必须高于工作电压。为了满足这种特性，使用的晶体管是将杂质二次扩散(doubly diffused)进入漏极的晶体管，即所谓的双扩散漏极(以下称为“DDD”)晶体管。图3A和3B是工作于高电压的DDDNMOS晶体管和DDDPMOS晶体管的剖面图。
参见图3A，多个元件隔离膜202形成在P-型半导体衬底201的预定区域。采用杂质离子注入工艺在半导体衬底201中形成阱203。然后在半导体衬底201上的预定区域形成栅极204。采用P-型杂质离子注入工艺，在元件隔离膜202之间的预定区域，形成阱拾取(well pick-up)区域205。采用N-型杂质离子注入工艺，在元件隔离膜202与栅极204之间的半导体衬底201上，形成源极有源区域206。此外，采用低浓度N-型杂质离子注入，在栅极204与元件隔离膜202之间的半导体衬底201上，形成漏极漂移区207。采用高浓度N-型杂质离子注入，在漏极漂移区207内形成漏极有源区域208。
参见图3B，多个元件隔离膜302形成在P-型半导体衬底301的预定区域。采用杂质离子注入工艺在半导体衬底301中形成阱303。然后在半导体衬底301上的预定区域形成栅极304。采用N-型杂质离子注入工艺，在元件隔离膜302之间的预定区域，形成阱拾取区域305。采用P-型杂质离子注入工艺，在元件隔离膜302与栅极304之间的半导体衬底301上，形成源极有源区域306。此外，采用低浓度P-型杂质离子注入，在栅极304与元件隔离膜302之间的半导体衬底301上，形成漏极漂移区307。采用高浓度P-型杂质离子注入，在漏极漂移区307内形成漏极有源区域308。
在所述部分中，为了形成DDD晶体管结构，用于形成漏极的离子注入工艺执行了两次，其中通过注入浓度足够高的杂质，例如1015至1016cm-3，形成漏极有源区域208和308，通过注入浓度相对低的杂质，例如1013cm-3，形成漏极漂移区207和307。在大多数情况下，由于源极有源区域206和306与漏极有源区域208和308同时经历离子注入过程，所以源极有源区域206和306的杂质浓度与漏极有源区域208和308的杂质浓度相同。通过注入浓度低于漏极漂移区207和307，例如1012cm-3的杂质，形成用于形成沟道的阱203和303。由彼此接触的具有相反电极性的两个区的杂质浓度决定结击穿电压。因此，DDDNMOS晶体管的结击穿电压由注入漏极漂移区207和阱203的杂质浓度确定，DDDPMOS晶体管的结击穿电压由注入漏极漂移区307和阱303的杂质浓度确定。通常，存在如下的趋势，彼此接触的具有相反电极性的两个区的杂质浓度越低，结击穿电压就越高。因此，如果采用DDD结构，则由于可以充分地降低与阱203和303接触的漏极漂移区207和307的杂质浓度，所以能够实现高至期望程度的结击穿电压。
通过使用这种DDDMOS晶体管，能够应付在各个I/O单元(或者输入单元和输出单元)可能出现的六种模式的全部ESD应力的单个ESD保护器件，即工作于高电压的多模式ESD器件如图4所示。
参见图4，在半导体衬底401的预定区域形成元件隔离膜402，用于限定NMOS晶体管区和PMOS晶体管区，和给定的结构区，该结构区将形成在这些区中的每一个之中。执行P-型杂质离子注入工艺，在NMOS晶体管区形成第一阱403，执行N-型杂质离子注入工艺，在PMOS晶体管区形成第二阱404。然后进行P-型杂质离子注入工艺，形成额外的第三阱405。此时，可以利用同一工艺形成第一阱403和第三阱405，形成第二阱404与NMOS晶体管区部分重叠。
在NMOS晶体管区和PMOS晶体管区中的半导体衬底401上的预定区域形成栅极406和407。执行P-型杂质离子注入工艺，在NMOS晶体管区的元件隔离膜402之间，形成阱拾取区域408。然后执行N-型杂质离子注入工艺，在NMOS晶体管区的元件隔离膜402与栅极406之间，形成源极有源区域409。进行N-型低浓度杂质离子注入工艺，在NMOS晶体管区的栅极406与元件隔离膜402之间，形成漏极漂移区410。进行N-型高浓度杂质离子注入工艺，在NMOS晶体管区的漏极漂移区410内，形成漏极有源区域411。此时，由于PMOS晶体管区的第二阱404形成得与NMOS晶体管区部分重叠，所以漏极漂移区410形成在第一阱403和第二阱404之上。
执行P-型杂质离子注入工艺，在元件隔离膜402与PMOS晶体管区的栅极407之间，形成源极有源区域412。执行P-型低浓度杂质离子注入工艺，在PMOS晶体管区的栅极407与元件隔离膜402之间，形成漏极漂移区413。进行P-型高浓度杂质离子注入工艺，在PMOS晶体管区的漏极漂移区413内，形成漏极有源区域414。此外，进行N-型高浓度杂质离子注入工艺，在PMOS晶体管区的漏极漂移区413内，形成第一有源区域415，使得第一有源区域415不与漏极有源区域414重叠。
随后进行N-型低浓度杂质离子注入工艺，在第三阱405内形成漂移区416。然后进行N-型高浓度杂质离子注入工艺，在漂移区416内形成第二有源区域417。
在根据本发明如上构成的多模式ESD保护器件中，DDDNMOS晶体管的栅极406、源极有源区域409和阱拾取区域408连接到地焊盘Vss。DDDNMOS晶体管的漏极有源区域411、DDDPMOS晶体管的源极有源区域412和栅极407连接到电源焊盘Vdd。此外，DDDPMOS晶体管的漏极有源区域414、第一有源区域415和第二有源区域417连接到I/O焊盘I/O。
如上构成的多模式ESD保护器件工作于高电压，能够完成针对可能出现在相应I/O单元的六种模式的ESD应力的保护。更具体地讲，通过采用DDD晶体管来形成多模式ESD保护器件，可以实现高的结击穿电压。于是，多模式ESD保护器件能够应用于工作在高电压的I/O单元的ESD保护器件。以下将参考图5A至5F说明本发明提出的器件应付六种ESD应力模式的工作原理。
参见图5A，在处于如下ESD应力模式的极性中时，即地焊盘Vss是正电压，电源焊盘Vdd处于浮置状态，I/O焊盘I/O处于接地状态时，在地焊盘Vss与I/O焊盘I/O之间，即在第一阱403与第二有源区域417之间的正偏二极管工作以应付ESD应力。通常，地焊盘Vss保持比I/O焊盘I/O更高电压的情况被认为是非正常工作状态，即噪声信号或者增加了ESD应力的状态。同时，由于第一阱403与第二有源区域417之间的正偏的二极管的工作电压非常低，即0.6至1.0V，所以能够以非常有效的方式应付地焊盘Vss保持比I/O焊盘I/O更高电压的全部非正常工作状态。
参见图5B，在处于如下ESD应力模式的极性中时，即地焊盘Vss处于接地状态，电源焊盘Vdd处于浮置状态，I/O焊盘I/O是正电压时，其中I/O焊盘I/O与地焊盘Vss之间的横向NPN BJT与垂直PNP BJT互连的SCR工作以应付ESD应力。此时，漏极漂移区410和第一阱403的横向击穿电压决定横向NPN BJT的雪崩击穿电压。此外，漏极漂移区413和第二阱404的垂直击穿电压决定垂直PNP BJT的雪崩击穿电压。然而，如果适当地控制漂移区的离子注入工艺和阱的离子注入工艺，则可以使漏极漂移区410与第一阱403的横向击穿电压低于漏极漂移区413与第二阱404的垂直击穿电压。同时，漏极漂移区410与第一阱403的横向击穿电压与NMOS晶体管输出驱动器的雪崩击穿电压相同。因此，在如下ESD应力模式的极性，即地焊盘Vss处于接地状态，电源焊盘Vdd处于浮置状态，I/O焊盘I/O是正向电压时工作的ESD保护器件的触发电压可以与NMOS晶体管输出驱动器的BJT触发电压类似，这是最低的触发电压。因此可以有效地保护NMOS晶体管输出驱动器。
参见图5C，在处于以下ESD应力模式的极性中时，即地焊盘Vss处于浮置状态，电源焊盘Vdd处于接地状态，I/O焊盘I/O是正电压时，在I/O焊盘I/O与电源焊盘Vdd之间，即在漏极有源区域414与第二阱404之间的正偏的二极管工作以应付ESD应力。通常，I/O焊盘I/O保持比电源焊盘Vdd更高电压的情况被认为是非正常工作状态，即噪声信号或者增加了ESD应力的状态。同时，由于正偏的二极管的工作电压非常低，即0.6至1.0V，所以能够以非常有效的方式应付I/O焊盘I/O保持比电源焊盘Vdd更高电压的全部非正常工作状态。
参见图5D，在处于以下ESD应力模式的极性中时，即地焊盘Vss处于浮置状态，电源焊盘Vdd是正电压，I/O焊盘I/O处于接地状态时，其中在电源焊盘Vdd与I/O焊盘I/O之间的横向PNP BJT与垂直NPN BJT互连的SCR工作以应付ESD应力。此时，漏极漂移区413和第二阱404的横向击穿电压决定横向PNP BJT的雪崩击穿电压。同样，漏极漂移区413和第二阱404的横向击穿电压决定垂直NPN BJT的雪崩击穿电压。然而，漏极漂移区413和第二阱404的横向击穿电压低于漏极漂移区413和第二阱404的垂直击穿电压。同时，漏极漂移区413和第二阱404的横向击穿电压与PMOS晶体管输出驱动器的雪崩击穿电压相同。因此，在以下ESD应力极性时，即地焊盘Vss处于浮置状态，电源焊盘Vdd是正电压，I/O焊盘I/O处于接地状态时工作的ESD保护器件的触发电压可以与PMOS晶体管输出驱动器的BJT触发电压相同，这是在相同极性的ESD应力之下最低的。因此，可以有效地保护PMOS晶体管输出驱动器。
参见图5E，在处于以下ESD应力模式的极性中时，即地焊盘Vss是正电压，电源焊盘Vdd处于接地状态，I/O焊盘I/O处于浮置状态时，在地焊盘Vss与电源焊盘Vdd之间，即在第一阱403与漏极有源区域41 1之间的正偏的二极管工作以应付ESD应力。通常，地焊盘Vss保持比电源焊盘Vdd更高电压的情况被认为是非正常工作状态，即噪声信号或者增加了ESD应力的状态。同时，由于第一阱403与漏极有源区域411之间的正偏的二极管的工作电压非常低，即0.6至1.0V，所以能够以非常有效的方式应付地焊盘Vss保持比电源焊盘Vdd更高电压的全部非正常工作状态。
参见图5F，在处于以下ESD应力模式的极性中时，即地焊盘Vss是接地状态，电源焊盘Vdd正电压，I/O焊盘I/O处于浮置状态时，其中在电源焊盘Vdd与地焊盘Vss之间的横向NPN BJT与垂直PNP BJT互连的SCR工作以应付ESD应力。此时，漏极漂移区410和第一阱403之中每个的横向击穿电压决定横向NPN BJT和垂直PNP BJT之中每个的雪崩击穿电压。
图6A至6C是根据本发明的工作于高电压的多模式ESD器件的取决于ESD应力模式的电流(I)-电压(V)特性曲线图。
图6A展示了正偏的二极管在不同情况的特性，即当地焊盘Vss是正电压，电源焊盘Vdd处于浮置状态，I/O焊盘I/O处于接地状态时，当地焊盘Vss处于浮置状态，电源焊盘Vdd处于接地状态，I/O焊盘I/O是正电压时，以及当地焊盘Vss是正电压，电源焊盘Vdd处于接地状态，I/O焊盘I/O处于浮置状态时。
图6B展示了其工作电压与NMOS晶体管相同的SCR在不同情况的特性，即当地焊盘Vss处于接地状态，电源焊盘Vdd处于浮置状态，I/O焊盘I/O是正电压时，以及当地焊盘Vss处于接地状态，电源焊盘Vdd是正电压，I/O焊盘I/O处于浮置状态时。
图6C展示了在如下条件下其工作电压与PMOS晶体管相同的SCR的特性，即当地焊盘Vss处于浮置状态，电源焊盘Vdd是正电压，I/O焊盘I/O处于接地状态时。
由于正偏的二极管和SCR两者均具有高的电流抗扰度，所以如果采用根据本发明的ESD器件，对于六种ESD应力模式，即使在消耗小布局面积时也可以应付高水平的ESD应力。更具体地讲，单个ESD保护器件甚至能够保护施加在电源焊盘Vdd与地焊盘Vss之间的ESD应力。此外，与每种ESD应力模式对应的ESD保护器件的触发电压，按对应的ESD应力模式，与每个输出缓冲器的NMOS晶体管和PMOS晶体管的BJT触发电压相同。因此可以有效地保护输出缓冲器。由于对于所有线(lines)的ESD应力来说，ESD应力电压能够降低到低于栅极氧化膜的击穿电压，所以还可知能够有效地保护输入缓冲器。
图7A和7B展示了多指状结构，其具有应付本发明的工作于高电压的多模式ESD器件的ESD应力的改进的能力。多指状结构按对称形状被顺序放大，这种对称形状是以连接到I/O焊盘I/O的漏极有源区域和连接到地焊盘Vss的阱拾取区域为基础的，可以获得诸如2指状(图7A)、4指状(图7B)、6指状和8指状之类的多指状结构。
本发明的前述实施例讨论了其在以下情况的工作原理和应用方法：与地焊盘连接的DDDNMOS晶体管的阱拾取区域408和源极有源区域409、与电源焊盘连接的DDDNMOS晶体管的漏极有源区域411、以及DDDPMOS晶体管的源极有源区域412被元件隔离膜402分隔，两者都与I/O焊盘连接的漏极有源区域414和第一有源区域415彼此接触。然而，应该指出，本发明提出的工作原理和应用方法，不随漏极有源区域414和第一有源区域415是否分隔或者彼此接触而改变，也不随元件隔离膜是否存在而改变。因此，与相应焊盘连接的漏极有源区域414和第一有源区域415的构成方法可以独立地使用图8A至8F提出的方法。阱拾取区域408和源极有源区域409的构成方法可以独立地使用图8G至8J提出的方法。DDDNMOS晶体管的源极有源区域411和DDDPMOS晶体管的源极有源区域412的构成方法可以独立地使用图8J至8L提出的方法。
图8A展示的实施例中，第二阱404和第三阱405被元件隔离膜402分隔，形成在DDDPMOS晶体管的漏极漂移区413内的漏极有源区域414和第一有源区域415被元件隔离膜402分隔。
图8B展示的实施例中，第二阱404和第三阱405被元件隔离膜402分隔，形成在DDDPMOS晶体管的漏极漂移区413内的漏极有源区域414和第一有源区域415相隔给定的距离。
图8C展示的实施例中，第二阱404和第三阱405被元件隔离膜402分隔，形成在DDDPMOS晶体管的漏极漂移区413内的漏极有源区域414和第一有源区域415彼此接触。
图8D展示的实施例中，第二阱404和第三阱405彼此接触，形成在DDDPMOS晶体管的漏极漂移区413内的漏极有源区域414和第一有源区域415被元件隔离膜402分隔。
图8E展示的实施例中，第二阱404和第三阱405彼此接触，形成在DDDPMOS晶体管的漏极漂移区413内的漏极有源区域414和第一有源区域415相隔给定的距离。
图8F展示的实施例中，第二阱404和第三阱405彼此接触，形成在DDDPMOS晶体管的漏极漂移区413内的漏极有源区域414和第一有源区域415彼此接触。
图8G展示的实施例中，DDDNMOS晶体管的阱拾取区域408和源极有源区域409被元件隔离膜402分隔。
图8H展示的实施例中，DDDNMOS晶体管的阱拾取区域408和源极有源区域409相隔给定的距离。
图8I展示的实施例中，DDDNMOS晶体管的阱拾取区域408和源极有源区域409彼此接触。
图8J展示的实施例中，DDDNMOS晶体管的漏极漂移区410和漏极有源区域411通过元件隔离膜402与DDDPMOS晶体管的源极有源区域412分隔。
图8K展示的实施例中，DDDNMOS晶体管的漏极漂移区410和漏极有源区域411与DDDPMOS晶体管的源极有源区域412相隔给定的距离。
图8L展示的实施例中，DDDNMOS晶体管的漏极有源区域411与DDDPMOS晶体管的源极有源区域412接触。
图8M展示的情形中，采用图8C所示的实施例作为I/O焊盘I/O的连接模式，采用图8I所示的实施例作为地焊盘Vss的连接模式，采用图8L的实施例作为电源焊盘Vdd的连接模式，构成多模式ESD器件。
此外，在上述实施例中，已经通过以如下结构为例说明了其工作原理和应用方法，即DDDNMOS晶体管的源极区域409和DDDPMOS晶体管的源极区域412不分别形成在漂移区中，即单结构(uni-structure)。然而，应该指出本发明提出的工作原理和应用方法可以适用于DDDNMOS晶体管的源极有源区域409形成在低浓度N-型漂移区420内的结构，如图9A至9C所示，或者适用于DDDPMOS晶体管的源极有源区域412形成在低浓度P-型漂移区421内的结构，如图9D至9F所示。
图9A展示的实施例中，DDDNMOS晶体管的源极有源区域409形成在漂移区420内，阱拾取区域408和漂移区420内的源极有源区域409被元件隔离膜402分隔。
图9B展示的实施例中，DDDNMOS晶体管的源极有源区域409形成在漂移区420内，阱拾取区域408和漂移区420内的源极有源区域409相隔给定的距离。
图9C展示的实施例中，DDDNMOS晶体管的源极有源区域409形成在漂移区420内，阱拾取区域408与源极有源区域409接触。
图9D展示的实施例中，DDDPMOS晶体管的源极有源区域412形成在漂移区421内，DDDNMOS晶体管的漂移区410和DDDPMOS晶体管的漂移区421被元件隔离膜402分隔。
图9E展示的实施例中，DDDPMOS晶体管的源极有源区域412形成在漂移区421内，DDDNMOS晶体管的漂移区410和DDDPMOS晶体管的漂移区421相隔给定的距离。
图9F展示的实施例中，DDDPMOS晶体管的源极有源区域412形成在漂移区421内，DDDNMOS晶体管的漂移区410和DDDPMOS晶体管的漂移区421彼此接触，从而使DDDNMOS晶体管的漏极有源区域411和DDDPMOS晶体管的源极有源区域412彼此接触。
图9G展示的情形中，采用图9A所示方法作为地焊盘Vss的连接方法，采用图9D所示方法作为电源焊盘Vdd的连接方法，构成多模式ESD器件。
同时，在本发明的本实施例中，说明了其工作原理和应用方法，更具体地讲，说明了漏极区域与栅极的端部分隔开的结构，即DDDMOS晶体管中的耗尽漏极(expended drain)MOS晶体管结构。然而，应该指出的是，作为本发明的实施例提出的工作原理和应用方法可以适用于DDDMOS晶体管的所有结构。例如，在DDDMOS晶体管结构中，该工作原理和应用方法可以适用于漏极区域与栅极的端部接触的结构，如图10A所示，可以适用于元件隔离膜插入栅极的底部的结构，如图10B所示。
图10A展示的多模式ESD器件中，DDDNMOS晶体管和DDDPMOS晶体管的漏极有源区域411和414与栅极406和407的端部接触。
图10B展示的多模式ESD器件中，元件隔离膜402形成在DDDNMOS晶体管和DDDPMOS晶体管的栅极406和407之下的漏极漂移区410和413内。
如上所述，根据本发明，如果采用工作于高电压的DDDNMOS晶体管和DDDPMOS晶体管构成多模式ESD器件，则可以获得以下效果。
(1)单个ESD保护器件能够应付在每个I/O单元可能出现的六种模式的ESD应力。因此，可以减少ESD保护所需的布局面积。
(2)单个ESD保护器件甚至能够保护施加在电源焊盘与地焊盘之间的ESD应力。因此，如果未适当设置功率箝位，则施加在电源焊盘与地焊盘之间的ESD应力被引入核心电路，由此在核心电路导致问题的可能性能够从根本上得以避免。
(3)关于六种模式的ESD保护，本发明提出的工作于高电压的DDDNMOS晶体管和DDDPMOS晶体管，以正偏的二极管和SCR器件的方式工作。正偏的二极管和SCR器件两者都代表了高的电流抗扰度。因此，通过采用本发明提出的器件，可以应付高水平的ESD应力，同时设置ESD保护器件仅使用小的布局面积。
(4)按对应的ESD应力模式，本发明提出的ESD保护器件的触发电压与每一输出缓冲器的NMOS晶体管和PMOS晶体管的BJT触发电压相同。因此可以有效地保护输出缓冲器。
(5)针对所有模式的ESD应力，可以把ESD应力电压降低到栅极氧化膜的击穿电压之下。也可以有效地保护输入缓冲器。
(6)可以有效地保护核心电路、输出缓冲器和输入缓冲器免受管脚到管脚模式的ESD应力的影响，在这种模式下ESD应力施加到I/O单元I/O和I/O单元之间。亦即，使ESD应力电流沿着抵抗三种ESD应力模式的正向二极管通路在I/O单元和I/O单元之间平滑分流。因此，降低了核心电路、输出缓冲器和输入缓冲器被损坏的危险。
虽然已经针对优选实施例做了上述说明，但是应该知道，在不脱离本发明和权利要求书的精髓和范围的条件下，本领域的技术人员可以对本发明做出变化和改进。

Claims (32)

1.一种用于静电放电保护的器件，其包括：
在半导体衬底上形成的第一到第三阱；
第一器件，其包括形成在所述第一阱上的预定区域中的阱拾取区域，源极区域和双扩散漏极区域，和形成在所述半导体衬底上的预定区域中的栅极；
第二器件，其包括形成在所述第二阱上的预定区域中的源极区域，双扩散漏极区域和第一有源区域，和形成在所述半导体衬底上的预定区域中的栅极；以及
形成在所述第三阱上的第二有源区域，
其中，所述第一器件的栅极、源极区域和阱拾取区域与地焊盘连接；所述第一器件的漏极，和所述第二器件的源极和栅极与电源焊盘连接；且所述第二器件的漏极和第一有源区域，和所述第二有源区域与I/O焊盘连接。
2.根据权利要求1所述的器件，其中，所述第一器件包括：
在所述半导体衬底的预定区域中形成的多个元件隔离膜；
在其中形成有所述第一阱的半导体衬底的预定区域中形成的栅极；
在所述元件隔离膜与元件隔离膜之间的所述第一阱上形成的阱拾取区域；
在所述元件隔离膜与所述栅极之间的第一阱上形成的源极有源区域；
与所述栅极与所述元件隔离膜之间的所述第一阱和第二阱重叠形成的漏极漂移区；
在所述漏极漂移区内的预定区域中形成的漏极有源区域。
3.根据权利要求1所述的器件，其中，所述第二器件包括：
在所述半导体衬底的预定区域中形成的多个元件隔离膜；
在其中形成有所述第二阱的半导体衬底的预定区域中形成的栅极；
在所述元件隔离膜与栅极之间的第二阱上形成的源极有源区域；
在所述栅极与元件隔离膜之间的第二阱中形成的漏极漂移区；
在所述漏极漂移区内的预定区域中形成的漏极有源区域；
在所述漏极漂移区内的预定区域中形成的第一源极有源区域。
4.根据权利要求1所述的器件，其中，所述第二阱和第三阱被元件隔离膜分隔。
5.根据权利要求1所述的器件，其中，所述第二阱和第三阱彼此接触。
6.根据权利要求1或2所述的器件，其中，所述第一器件的阱拾取区域和源极有源区域被所述元件隔离膜分隔。
7.根据权利要求1或2所述的器件，其中，所述第一器件的阱拾取区域和源极有源区域相隔给定的距离。
8.根据权利要求1或2所述的器件，其中，所述第一器件的阱拾取区域和源极有源区域彼此接触。
9.根据权利要求1或3所述的器件，其中，在所述第二器件的漏极漂移区内形成的所述漏极有源区域和第一有源区域被所述元件隔离膜分隔。
10.根据权利要求1或3所述的器件，其中，在所述第二器件的漏极漂移区内形成的所述漏极有源区域和第一有源区域相隔给定的距离。
11.根据权利要求1或3所述的器件，其中，在所述第二器件的漏极漂移区内形成的所述漏极有源区域和第一有源区域彼此接触。
12.根据权利要求1至3中任一项所述的器件，其中，所述第一器件的漏极漂移区和所述第二器件的源极有源区域被所述元件隔离膜分隔。
13.根据权利要求1至3中任一项所述的器件，其中，所述第一器件的漏极漂移区和所述第二器件的源极有源区域相隔给定的距离。
14.根据权利要求1至3中任一项所述的器件，其中，所述第一器件的漏极漂移区和所述第二器件的源极有源区域彼此接触。
15.根据权利要求2所述的器件，其中，源极漂移区形成在所述元件隔离膜与栅极之间的所述第一阱内，源极有源区域形成在所述源极漂移区内。
16.根据权利要求2所述的器件，其中，所述源极有源区域形成在所述源极漂移区内，且所述源极漂移区内的阱拾取区域和源极有源区域被所述元件隔离膜分隔。
17.根据权利要求2所述的器件，其中，所述源极有源区域形成在所述源极漂移区内，且所述源极漂移区内的阱拾取区域和源极有源区域相隔给定的距离。
18.根据权利要求2所述的器件，其中，所述源极有源区域形成在所述源极漂移区内，所述阱拾取区域与所述源极有源区域接触。
19.根据权利要求3所述的器件，其中，源极漂移区形成在所述元件隔离膜与栅极之间的第二阱内，且源所述源极有源区域形成在所述源极漂移区内。
20.根据权利要求2或3所述的器件，其中，所述第二器件的源极有源区域形成在所述源极漂移区内，且所述第一器件的漏极漂移区和所述第二器件的源极漂移区被所述元件隔离膜分隔。
21.根据权利要求2或3所述的器件，其中，所述第二器件的源极有源区域形成在所述源极漂移区内，且所述第一器件的漏极漂移区和所述第二器件的源极漂移区相隔给定的距离。
22.根据权利要求2或3所述的器件，其中，所述第二器件的源极有源区域形成在所述源极漂移区内，且所述第一器件的漏极漂移区和所述第二器件的源极漂移区彼此接触，从而使所述第一器件的漏极有源区域和所述第二器件的源极有源区域彼此接触。
23.根据权利要求1或2所述的器件，其中，所述第一器件的栅极与所述漏极有源区域相隔给定的距离。
24.根据权利要求1或2所述的器件，其中，所述第一器件的栅极与所述漏极有源区域彼此接触。
25.根据权利要求1或2所述的器件，其中，所述元件隔离膜形成在所述第一器件的栅极之下的漏极漂移区内。
26.根据权利要求1或3所述的器件，其中，所述第二器件的栅极与所述漏极有源区域相隔给定的距离。
27.根据权利要求1或3所述的器件，其中，所述第二器件的栅极与所述漏极有源区域接触。
28.根据权利要求1或3所述的器件，其中，所述元件隔离膜形成在所述第二器件的栅极之下的漏极漂移区内。
29.一种用于静电放电保护的电路，其包括：
输入缓冲器，其连接在电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；以及
用于静电放电保护的器件，其连接在所述电源焊盘、所述地焊盘和所述I/O焊盘之间。
30.一种用于静电放电保护的电路，其包括：
输出缓冲器，其连接在电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；以及
用于静电放电保护的器件，其连接在所述电源焊盘、所述地焊盘和所述I/O焊盘之间。
31.一种用于静电放电保护的电路，其包括：
输入缓冲器，其连接在电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；
输出缓冲器，其连接在电源焊盘与地焊盘之间，并且具有一个与I/O焊盘连接的端子；
用于静电放电保护的器件，其连接在所述电源焊盘、所述地焊盘和所述I/O焊盘之间。
32.根据权利要求29至31中任一项所述的电路，其中所述的用于静电放电保护的器件包括：
在半导体衬底上形成的第一到第三阱；
第一器件，其包括形成在所述第一阱上的预定区域中的阱拾取区域，源极区域和双扩散漏极区域，和形成在所述半导体衬底上的预定区域中的栅极；
第二器件，其包括形成在所述第二阱上的预定区域中的源极区域，双扩散漏极区域和第一有源区域，和形成在所述半导体衬底上的预定区域中的栅极；以及
形成在所述第三阱上的第二有源区域，
其中，所述第一器件的栅极、源极区域和阱拾取区域与地焊盘连接；所述第一器件的漏极，和所述第二器件的源极和栅极与电源焊盘连接；且所述第二器件的漏极和第一有源区域，和所述第二有源区域与I/O焊盘连接。
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