JPH06232393A - 静電気保護装置 - Google Patents
静電気保護装置Info
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- JPH06232393A JPH06232393A JP5018582A JP1858293A JPH06232393A JP H06232393 A JPH06232393 A JP H06232393A JP 5018582 A JP5018582 A JP 5018582A JP 1858293 A JP1858293 A JP 1858293A JP H06232393 A JPH06232393 A JP H06232393A
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Abstract
(57)【要約】
【目的】静電気によるサ−ジで保護回路のＭＯＳＦＥＴ
のＬＤＤのＮ- 拡散層が熱破壊することを防止する。 【構成】Ｐ基板２１には、当該基板の不純物濃度よりも
高い不純物濃度を有するＰウェル２４が形成される。Ｐ
ウェル２４には、Ｎチャネル型のＭＯＳＦＥＴを含む複
数のトランジスタにより構成される被保護回路が形成さ
れる。Ｐ基板２１には、保護回路を構成するＮチャネル
型のＭＯＳＦＥＴが形成される。それぞれのＭＯＳＦＥ
Ｔは共にＬＤＤ構造を有しているが、保護用のＭＯＳＦ
ＥＴのＬＤＤの拡散層３３の不純物濃度は、内部回路の
ＭＯＳＦＥＴのＬＤＤの拡散層３４の不純物濃度よりも
高くなっている。
のＬＤＤのＮ- 拡散層が熱破壊することを防止する。 【構成】Ｐ基板２１には、当該基板の不純物濃度よりも
高い不純物濃度を有するＰウェル２４が形成される。Ｐ
ウェル２４には、Ｎチャネル型のＭＯＳＦＥＴを含む複
数のトランジスタにより構成される被保護回路が形成さ
れる。Ｐ基板２１には、保護回路を構成するＮチャネル
型のＭＯＳＦＥＴが形成される。それぞれのＭＯＳＦＥ
Ｔは共にＬＤＤ構造を有しているが、保護用のＭＯＳＦ
ＥＴのＬＤＤの拡散層３３の不純物濃度は、内部回路の
ＭＯＳＦＥＴのＬＤＤの拡散層３４の不純物濃度よりも
高くなっている。
Description
【０００１】
【産業上の利用分野】本発明は、微細化されたＭＯＳ
ＩＣを静電気から保護する手段に関する。
ＩＣを静電気から保護する手段に関する。
【０００２】
【従来の技術】図５は、従来の相補型ＭＯＳ ＩＣの入
力保護回路である。図５において、入力端子（パッド）
１には、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳ
ＦＥＴがそれぞれ接続されている。ＰチャネルＭＯＳＦ
ＥＴは、ゲ−ト４及びソ−ス８が正電源３に接続され、
ドレイン２が入力端子１に接続されている。Ｎチャネル
ＭＯＳＦＥＴは、ゲ−ト７及びソ−ス９が負電源６に接
続され、ドレイン５が入力端子１に接続されている。そ
して、図５の入力保護回路は、半導体基板中に図６に示
すような構造で形成される。
力保護回路である。図５において、入力端子（パッド）
１には、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳ
ＦＥＴがそれぞれ接続されている。ＰチャネルＭＯＳＦ
ＥＴは、ゲ−ト４及びソ−ス８が正電源３に接続され、
ドレイン２が入力端子１に接続されている。Ｎチャネル
ＭＯＳＦＥＴは、ゲ−ト７及びソ−ス９が負電源６に接
続され、ドレイン５が入力端子１に接続されている。そ
して、図５の入力保護回路は、半導体基板中に図６に示
すような構造で形成される。
【０００３】図６は、従来の入力保護回路に係わる半導
体装置を示している。なお、図６において、図５の回路
図のノ−ドに対応する部分には、図５と同じ符号を付し
てある。以下、図６を参照しながら、従来の入力保護回
路の動作について説明する。
体装置を示している。なお、図６において、図５の回路
図のノ−ドに対応する部分には、図５と同じ符号を付し
てある。以下、図６を参照しながら、従来の入力保護回
路の動作について説明する。
【０００４】まず、入力端子１にプラス（例えば正電源
より高い電位）のサ−ジが入力される場合について考察
する。この場合、ＰチャネルＭＯＳＦＥＴが導通状態と
なり、チャンネル電流が流れ出す。そして、このチャン
ネル電流は、当該ＰチャネルＭＯＳＦＥＴのソ−ス８及
びドレイン２間に寄生的に存在するラテラルＰＮＰトラ
ンジスタ（破線）を導通させる。その結果、当該プラス
のサ−ジは、正電源３に吸収されることとなる。
より高い電位）のサ−ジが入力される場合について考察
する。この場合、ＰチャネルＭＯＳＦＥＴが導通状態と
なり、チャンネル電流が流れ出す。そして、このチャン
ネル電流は、当該ＰチャネルＭＯＳＦＥＴのソ−ス８及
びドレイン２間に寄生的に存在するラテラルＰＮＰトラ
ンジスタ（破線）を導通させる。その結果、当該プラス
のサ−ジは、正電源３に吸収されることとなる。
【０００５】次に、入力端子１にマイナス（例えば負電
源より低い電位）のサ−ジが入力される場合について考
察する。この場合、ＮチャネルＭＯＳＦＥＴが導通状態
となり、チャンネル電流が流れ出す。そして、このチャ
ンネル電流は、当該ＮチャネルＭＯＳＦＥＴのソ−ス９
及びドレイン５間に寄生的に存在するラテラルＮＰＮト
ランジスタ（破線）のベ−ス電流となり、当該ラテラル
ＮＰＮトランジスタを導通させる。その結果、エミッタ
電流がソ−ス９からドレイン５へ流れ、当該マイナスの
サ−ジは、負電源６に吸収されることとなる。
源より低い電位）のサ−ジが入力される場合について考
察する。この場合、ＮチャネルＭＯＳＦＥＴが導通状態
となり、チャンネル電流が流れ出す。そして、このチャ
ンネル電流は、当該ＮチャネルＭＯＳＦＥＴのソ−ス９
及びドレイン５間に寄生的に存在するラテラルＮＰＮト
ランジスタ（破線）のベ−ス電流となり、当該ラテラル
ＮＰＮトランジスタを導通させる。その結果、エミッタ
電流がソ−ス９からドレイン５へ流れ、当該マイナスの
サ−ジは、負電源６に吸収されることとなる。
【０００６】このように、従来の入力保護回路は、プラ
ス又はマイナスのザ−ジに対して、内部回路を保護する
機能を有する。なお、当該入力保護回路は、瞬時にサ−
ジを吸収しその機能性を高めるため、入力保護回路を構
成するＭＯＳＦＥＴのディメンジョンを内部回路のＭＯ
ＳＦＥＴのディメンジョンよりも大きく設定している。
ス又はマイナスのザ−ジに対して、内部回路を保護する
機能を有する。なお、当該入力保護回路は、瞬時にサ−
ジを吸収しその機能性を高めるため、入力保護回路を構
成するＭＯＳＦＥＴのディメンジョンを内部回路のＭＯ
ＳＦＥＴのディメンジョンよりも大きく設定している。
【０００７】しかしながら、近年、ＭＯＳ ＩＣの微細
化により、そのゲ−ト酸化膜は、薄膜化が進行してい
る。そのため、基板又はウェルの濃度は、ショ−トチャ
ネルを防止するため、通常よりも高くなっている。ま
た、当該ＭＯＳＦＥＴには、Ｎ+ ドレイン拡散部のホッ
トエレクトロンによる基板電流の増加を防止するため、
図７に示すようなＬＤＤ（lightly doped drain ）構造
が採用されている。
化により、そのゲ−ト酸化膜は、薄膜化が進行してい
る。そのため、基板又はウェルの濃度は、ショ−トチャ
ネルを防止するため、通常よりも高くなっている。ま
た、当該ＭＯＳＦＥＴには、Ｎ+ ドレイン拡散部のホッ
トエレクトロンによる基板電流の増加を防止するため、
図７に示すようなＬＤＤ（lightly doped drain ）構造
が採用されている。
【０００８】そして、このような基板濃度が高く、ＬＤ
Ｄ構造のＭＯＳＦＥＴを有する半導体装置では、以下の
欠点が生じる。即ち、例えばＮチャネルＭＯＳＦＥＴの
Ｎ+ ドレイン拡散層５にマイナスのサ−ジが入力する
と、当該ドレイン拡散層５とＰウェル１０の間に順バイ
アスが印加され、Ｐウェル１０からドレイン拡散層５へ
順方向電流が流れる。この電流は、当該ＭＯＳＦＥＴの
ソ−ス９及びドレイン５間に寄生的に存在するラテラル
ＮＰＮトランジスタ（破線）のベ−ス電流となり、当該
ラテラルＮＰＮトランジスタを導通状態にする。その結
果、エミッタ電流がソ−ス９からドレイン５へ流れ、当
該マイナスのサ−ジは、負電源６に吸収されることとな
る。ところが、このエミッタ電流は、濃度が低く、抵抗
の大きなＬＤＤのＮ- 拡散層１１を介して流れるため、
当該Ｎ- 拡散層１１が熱破壊し、不良になってしまう。
Ｄ構造のＭＯＳＦＥＴを有する半導体装置では、以下の
欠点が生じる。即ち、例えばＮチャネルＭＯＳＦＥＴの
Ｎ+ ドレイン拡散層５にマイナスのサ−ジが入力する
と、当該ドレイン拡散層５とＰウェル１０の間に順バイ
アスが印加され、Ｐウェル１０からドレイン拡散層５へ
順方向電流が流れる。この電流は、当該ＭＯＳＦＥＴの
ソ−ス９及びドレイン５間に寄生的に存在するラテラル
ＮＰＮトランジスタ（破線）のベ−ス電流となり、当該
ラテラルＮＰＮトランジスタを導通状態にする。その結
果、エミッタ電流がソ−ス９からドレイン５へ流れ、当
該マイナスのサ−ジは、負電源６に吸収されることとな
る。ところが、このエミッタ電流は、濃度が低く、抵抗
の大きなＬＤＤのＮ- 拡散層１１を介して流れるため、
当該Ｎ- 拡散層１１が熱破壊し、不良になってしまう。
【０００９】
【発明が解決しようとする課題】このように、従来の入
力保護回路は、ＭＯＳ ＩＣの微細化に伴い、濃度が高
い基板に形成され、かつ、当該ＭＯＳＦＥＴには、ＬＤ
Ｄ構造が採用されている。このため、入力端子にマイナ
スのサ−ジが入力し、当該サ−ジが負電源に吸収される
際のエミッタ電流は、濃度が低く、抵抗の大きなＬＤＤ
のＮ- 拡散層を経由して流れることとなる。その結果、
当該Ｎ- 拡散層が熱破壊し、入力保護回路が不良となる
欠点がある。
力保護回路は、ＭＯＳ ＩＣの微細化に伴い、濃度が高
い基板に形成され、かつ、当該ＭＯＳＦＥＴには、ＬＤ
Ｄ構造が採用されている。このため、入力端子にマイナ
スのサ−ジが入力し、当該サ−ジが負電源に吸収される
際のエミッタ電流は、濃度が低く、抵抗の大きなＬＤＤ
のＮ- 拡散層を経由して流れることとなる。その結果、
当該Ｎ- 拡散層が熱破壊し、入力保護回路が不良となる
欠点がある。
【００１０】本発明は、上記欠点を解決すべくなされた
もので、その目的は、静電気によるサ−ジによって、入
力保護回路のＭＯＳＦＥＴに寄生的に存在するラテラル
トランジスタにエミッタ電流が流れ、その結果、当該エ
ミッタ電流によりＬＤＤのＮ- 拡散層が熱破壊を起こす
ということがない半導体装置を、簡単な構成で提供する
ことである。
もので、その目的は、静電気によるサ−ジによって、入
力保護回路のＭＯＳＦＥＴに寄生的に存在するラテラル
トランジスタにエミッタ電流が流れ、その結果、当該エ
ミッタ電流によりＬＤＤのＮ- 拡散層が熱破壊を起こす
ということがない半導体装置を、簡単な構成で提供する
ことである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の静電気保護装置は、第１導電型の半導体基
板と、前記半導体基板に形成され、当該半導体基板の不
純物濃度よりも高い不純物濃度を有する第１導電型のウ
ェルと、前記ウェルに形成される第２導電型の第１のＭ
ＯＳ型トランジスタを含む複数のＭＯＳ型トランジスタ
により構成される被保護回路と、前記基板に形成される
第２導電型の第２のＭＯＳ型トランジスタから構成さ
れ、当該第２のＭＯＳ型トランジスタのソ−ス及びゲ−
トが電源に接続され、当該第２のＭＯＳ型トランジスタ
のドレインが入力端子に接続される保護回路とを備えて
いるもので、前記第１のＭＯＳ型トランジスタ及び前記
第２のＭＯＳ型トランジスタは、共にＬＤＤ構造を有し
ている。
め、本発明の静電気保護装置は、第１導電型の半導体基
板と、前記半導体基板に形成され、当該半導体基板の不
純物濃度よりも高い不純物濃度を有する第１導電型のウ
ェルと、前記ウェルに形成される第２導電型の第１のＭ
ＯＳ型トランジスタを含む複数のＭＯＳ型トランジスタ
により構成される被保護回路と、前記基板に形成される
第２導電型の第２のＭＯＳ型トランジスタから構成さ
れ、当該第２のＭＯＳ型トランジスタのソ−ス及びゲ−
トが電源に接続され、当該第２のＭＯＳ型トランジスタ
のドレインが入力端子に接続される保護回路とを備えて
いるもので、前記第１のＭＯＳ型トランジスタ及び前記
第２のＭＯＳ型トランジスタは、共にＬＤＤ構造を有し
ている。
【００１２】本発明の静電気保護装置は、第１導電型の
半導体基板と、前記半導体基板に形成され、当該半導体
基板の不純物濃度よりも高い不純物濃度を有する第１導
電型の第１のウェルと、前記第１のウェルに形成される
第２導電型の第１のＭＯＳ型トランジスタを含む複数の
ＭＯＳ型トランジスタにより構成される被保護回路と、
前記半導体基板に形成される第２導電型の第２のウェル
と、前記基板に形成される第２導電型の第２のＭＯＳ型
トランジスタ及び前記第２のウェルに形成される第１導
電型の第３のＭＯＳ型トランジスタから構成され、当該
第２のＭＯＳ型トランジスタのソ−ス及びゲ−トが第１
の電源に接続され、当該第３のＭＯＳ型トランジスタの
ソ−ス及びゲ−トが第２の電源に接続され、当該第２及
び第３のＭＯＳ型トランジスタのドレインが共に入力端
子に接続される保護回路とを備えているもので、前記第
１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ型トラ
ンジスタは、共にＬＤＤ構造を有している。
半導体基板と、前記半導体基板に形成され、当該半導体
基板の不純物濃度よりも高い不純物濃度を有する第１導
電型の第１のウェルと、前記第１のウェルに形成される
第２導電型の第１のＭＯＳ型トランジスタを含む複数の
ＭＯＳ型トランジスタにより構成される被保護回路と、
前記半導体基板に形成される第２導電型の第２のウェル
と、前記基板に形成される第２導電型の第２のＭＯＳ型
トランジスタ及び前記第２のウェルに形成される第１導
電型の第３のＭＯＳ型トランジスタから構成され、当該
第２のＭＯＳ型トランジスタのソ−ス及びゲ−トが第１
の電源に接続され、当該第３のＭＯＳ型トランジスタの
ソ−ス及びゲ−トが第２の電源に接続され、当該第２及
び第３のＭＯＳ型トランジスタのドレインが共に入力端
子に接続される保護回路とを備えているもので、前記第
１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ型トラ
ンジスタは、共にＬＤＤ構造を有している。
【００１３】前記被保護回路は、第２導電型のウェルに
形成される第１導電型のＭＯＳ型トランジスタを含み、
前記第１のＭＯＳ型トランジスタと共にＣＭＯＳを構成
している。前記第２のＭＯＳ型トランジスタのＬＤＤの
拡散層の濃度は、前記第１のＭＯＳ型トランジスタのＬ
ＤＤの拡散層の濃度よりも高くなっている。前記第１の
ＭＯＳ型トランジスタのＬＤＤの拡散層と前記第２のＭ
ＯＳ型トランジスタのＬＤＤの拡散層は、互いに同一の
条件の下で形成される。
形成される第１導電型のＭＯＳ型トランジスタを含み、
前記第１のＭＯＳ型トランジスタと共にＣＭＯＳを構成
している。前記第２のＭＯＳ型トランジスタのＬＤＤの
拡散層の濃度は、前記第１のＭＯＳ型トランジスタのＬ
ＤＤの拡散層の濃度よりも高くなっている。前記第１の
ＭＯＳ型トランジスタのＬＤＤの拡散層と前記第２のＭ
ＯＳ型トランジスタのＬＤＤの拡散層は、互いに同一の
条件の下で形成される。
【００１４】
【作用】上記構成によれば、保護回路の第２導電型の第
２のＭＯＳ型トランジスタは、第１導電型の基板中に形
成され、被保護回路の第２導電型の第１のＭＯＳ型トラ
ンジスタは、第１導電型のウェル中に形成れている。こ
れにより、第１のＭＯＳ型トランジスタと第２のＭＯＳ
型トランジスタのＬＤＤの拡散層を同一の条件の下で形
成すると、第２のＭＯＳ型トランジスタのＬＤＤの拡散
層の濃度は、前記第１のＭＯＳ型トランジスタのＬＤＤ
の拡散層の濃度よりも高くなる。従って、静電気による
サ−ジによって、当該保護回路のＭＯＳ型トランジスタ
に寄生的に存在するラテラルトランジスタにエミッタ電
流が流れ、その結果、当該エミッタ電流によりＬＤＤの
拡散層が熱破壊を起こすということが防止される。
２のＭＯＳ型トランジスタは、第１導電型の基板中に形
成され、被保護回路の第２導電型の第１のＭＯＳ型トラ
ンジスタは、第１導電型のウェル中に形成れている。こ
れにより、第１のＭＯＳ型トランジスタと第２のＭＯＳ
型トランジスタのＬＤＤの拡散層を同一の条件の下で形
成すると、第２のＭＯＳ型トランジスタのＬＤＤの拡散
層の濃度は、前記第１のＭＯＳ型トランジスタのＬＤＤ
の拡散層の濃度よりも高くなる。従って、静電気による
サ−ジによって、当該保護回路のＭＯＳ型トランジスタ
に寄生的に存在するラテラルトランジスタにエミッタ電
流が流れ、その結果、当該エミッタ電流によりＬＤＤの
拡散層が熱破壊を起こすということが防止される。
【００１５】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わる静電気保護装置を示している。図１において、
不純物濃度が低いＰ型基板２１には、保護用のＮチャネ
ルＭＯＳＦＥＴが形成されている。即ち、基板２１の表
面領域には、保護用ＮチャネルＭＯＳＦＥＴのＮ+ 拡散
層（ソ−ス又はドレイン）２２、及び、Ｐ型基板バイア
ス用のＰ+ 拡散層２３がそれぞれ形成されている。
例について詳細に説明する。図１は、本発明の一実施例
に係わる静電気保護装置を示している。図１において、
不純物濃度が低いＰ型基板２１には、保護用のＮチャネ
ルＭＯＳＦＥＴが形成されている。即ち、基板２１の表
面領域には、保護用ＮチャネルＭＯＳＦＥＴのＮ+ 拡散
層（ソ−ス又はドレイン）２２、及び、Ｐ型基板バイア
ス用のＰ+ 拡散層２３がそれぞれ形成されている。
【００１６】また、基板２１の不純物濃度よりも高い不
純物濃度を有するＰウェル２４には、内部回路のＮチャ
ネルＭＯＳＦＥＴが形成されている。即ち、Ｐウェル２
４の表面領域には、当該ＮチャネルＭＯＳＦＥＴのＮ+
拡散層（ソ−ス又はドレイン）２５、及び、Ｐウェルバ
イアス用のＰ+ 拡散層２６がそれぞれ形成されている。
純物濃度を有するＰウェル２４には、内部回路のＮチャ
ネルＭＯＳＦＥＴが形成されている。即ち、Ｐウェル２
４の表面領域には、当該ＮチャネルＭＯＳＦＥＴのＮ+
拡散層（ソ−ス又はドレイン）２５、及び、Ｐウェルバ
イアス用のＰ+ 拡散層２６がそれぞれ形成されている。
【００１７】また、基板２１に形成されるＮウェル２７
には、保護用のＰチャネルＭＯＳＦＥＴが形成されてい
る。即ち、Ｎウェル２７の表面領域には、当該Ｐチャネ
ルＭＯＳＦＥＴのＰ+ 拡散層（ソ−ス又はドレイン）２
８、及び、Ｎウェルバイアス用のＮ+ 拡散層２９がそれ
ぞれ形成されている。
には、保護用のＰチャネルＭＯＳＦＥＴが形成されてい
る。即ち、Ｎウェル２７の表面領域には、当該Ｐチャネ
ルＭＯＳＦＥＴのＰ+ 拡散層（ソ−ス又はドレイン）２
８、及び、Ｎウェルバイアス用のＮ+ 拡散層２９がそれ
ぞれ形成されている。
【００１８】また、基板２１に形成されるＮウェル３０
には、内部回路のＰチャネルＭＯＳＦＥＴが形成されて
いる。即ち、Ｎウェル３０の表面領域には、当該Ｐチャ
ネルＭＯＳＦＥＴのＰ+ 拡散層（ソ−ス又はドレイン）
３１、及び、Ｎウェルバイアス用のＮ+ 拡散層３２がそ
れぞれ形成されている。
には、内部回路のＰチャネルＭＯＳＦＥＴが形成されて
いる。即ち、Ｎウェル３０の表面領域には、当該Ｐチャ
ネルＭＯＳＦＥＴのＰ+ 拡散層（ソ−ス又はドレイン）
３１、及び、Ｎウェルバイアス用のＮ+ 拡散層３２がそ
れぞれ形成されている。
【００１９】上記半導体装置によれば、保護用のＰチャ
ネルＭＯＳＦＥＴの構成と内部回路のＰチャネルＭＯＳ
ＦＥＴの構成は、何ら変わるところがないが、保護用の
ＮチャネルＭＯＳＦＥＴの構成と内部回路のＮチャネル
ＭＯＳＦＥＴの構成は、以下の点において相違してい
る。
ネルＭＯＳＦＥＴの構成と内部回路のＰチャネルＭＯＳ
ＦＥＴの構成は、何ら変わるところがないが、保護用の
ＮチャネルＭＯＳＦＥＴの構成と内部回路のＮチャネル
ＭＯＳＦＥＴの構成は、以下の点において相違してい
る。
【００２０】即ち、保護用のＮチャネルＭＯＳＦＥＴ
は、基板２１に形成されているのに対し、内部回路のＮ
チャネルＭＯＳＦＥＴは、基板２１の不純物濃度よりも
高い不純物濃度を有するＰウェル２４に形成されている
点である。その結果、保護用のＮチャネルＭＯＳＦＥＴ
と内部回路のＮチャネルＭＯＳＦＥＴを同じ条件の下で
形成しても、当該保護用のＮチャネルＭＯＳＦＥＴのＬ
ＤＤのＮ- 拡散層３３の濃度は、当該内部回路のＮチャ
ネルＭＯＳＦＥＴのＬＤＤのＮ- 拡散層３４の濃度より
も高くなる。従って、入力端子３５にマイナスのサ−ジ
が入力し、保護用のＮチャネルＭＯＳＦＥＴに寄生的に
存在するラテラルＮＰＮトランジスタのエミッタ電流が
Ｎ- 拡散層３３に流れても、当該Ｎ- 拡散層３３の熱破
壊は防ぐことが可能となる。図２は、本発明の他の実施
例に係わる静電気保護装置を示している。なお、図２に
おいて、図１の半導体装置と同じ部分には、同じ符号が
付してある。
は、基板２１に形成されているのに対し、内部回路のＮ
チャネルＭＯＳＦＥＴは、基板２１の不純物濃度よりも
高い不純物濃度を有するＰウェル２４に形成されている
点である。その結果、保護用のＮチャネルＭＯＳＦＥＴ
と内部回路のＮチャネルＭＯＳＦＥＴを同じ条件の下で
形成しても、当該保護用のＮチャネルＭＯＳＦＥＴのＬ
ＤＤのＮ- 拡散層３３の濃度は、当該内部回路のＮチャ
ネルＭＯＳＦＥＴのＬＤＤのＮ- 拡散層３４の濃度より
も高くなる。従って、入力端子３５にマイナスのサ−ジ
が入力し、保護用のＮチャネルＭＯＳＦＥＴに寄生的に
存在するラテラルＮＰＮトランジスタのエミッタ電流が
Ｎ- 拡散層３３に流れても、当該Ｎ- 拡散層３３の熱破
壊は防ぐことが可能となる。図２は、本発明の他の実施
例に係わる静電気保護装置を示している。なお、図２に
おいて、図１の半導体装置と同じ部分には、同じ符号が
付してある。
【００２１】不純物濃度が低いＰ型基板２１には、保護
用のＮチャネルＭＯＳＦＥＴが形成されている。即ち、
基板２１の表面領域には、保護用ＮチャネルＭＯＳＦＥ
ＴのＮ+ 拡散層（ソ−ス又はドレイン）２２、及び、Ｐ
型基板バイアス用のＰ+ 拡散層２３がそれぞれ形成され
ている。
用のＮチャネルＭＯＳＦＥＴが形成されている。即ち、
基板２１の表面領域には、保護用ＮチャネルＭＯＳＦＥ
ＴのＮ+ 拡散層（ソ−ス又はドレイン）２２、及び、Ｐ
型基板バイアス用のＰ+ 拡散層２３がそれぞれ形成され
ている。
【００２２】また、基板２１の不純物濃度に比べ高い不
純物濃度のＰウェル２４には、内部回路のＮチャネルＭ
ＯＳＦＥＴが形成されている。即ち、Ｐウェル２４の表
面領域には、当該ＮチャネルＭＯＳＦＥＴのＮ+ 拡散層
（ソ−ス又はドレイン）２５、及び、Ｐウェルバイアス
用のＰ+ 拡散層２６がそれぞれ形成されている。
純物濃度のＰウェル２４には、内部回路のＮチャネルＭ
ＯＳＦＥＴが形成されている。即ち、Ｐウェル２４の表
面領域には、当該ＮチャネルＭＯＳＦＥＴのＮ+ 拡散層
（ソ−ス又はドレイン）２５、及び、Ｐウェルバイアス
用のＰ+ 拡散層２６がそれぞれ形成されている。
【００２３】また、基板２１に形成されるＮウェル３０
には、内部回路のＰチャネルＭＯＳＦＥＴが形成されて
いる。即ち、Ｎウェル３０の表面領域には、当該Ｐチャ
ネルＭＯＳＦＥＴのＰ+ 拡散層（ソ−ス又はドレイン）
３１、及び、Ｎウェルバイアス用のＮ+ 拡散層３２がそ
れぞれ形成されている。
には、内部回路のＰチャネルＭＯＳＦＥＴが形成されて
いる。即ち、Ｎウェル３０の表面領域には、当該Ｐチャ
ネルＭＯＳＦＥＴのＰ+ 拡散層（ソ−ス又はドレイン）
３１、及び、Ｎウェルバイアス用のＮ+ 拡散層３２がそ
れぞれ形成されている。
【００２４】上記半導体装置によれば、図１の半導体装
置に比べ、保護用のＰチャネルＭＯＳＦＥＴを有してい
ない点において相違している。なお、保護用のＮチャネ
ルＭＯＳＦＥＴの構成と内部回路のＮチャネルＭＯＳＦ
ＥＴの構成が相違している点は、図１の半導体装置と同
じである。
置に比べ、保護用のＰチャネルＭＯＳＦＥＴを有してい
ない点において相違している。なお、保護用のＮチャネ
ルＭＯＳＦＥＴの構成と内部回路のＮチャネルＭＯＳＦ
ＥＴの構成が相違している点は、図１の半導体装置と同
じである。
【００２５】従って、図１の半導体装置と同様に、保護
用のＮチャネルＭＯＳＦＥＴと内部回路のＮチャネルＭ
ＯＳＦＥＴを同じ条件の下で形成しても、当該保護用の
ＮチャネルＭＯＳＦＥＴのＬＤＤのＮ- 拡散層３３の濃
度は、当該内部回路のＮチャネルＭＯＳＦＥＴのＬＤＤ
のＮ- 拡散層３４の濃度よりも高くなる。従って、入力
端子３５にマイナスのサ−ジが入力し、保護用のＮチャ
ネルＭＯＳＦＥＴに寄生的に存在するラテラルＮＰＮト
ランジスタのエミッタ電流がＮ- 拡散層３３に流れて
も、当該Ｎ- 拡散層３３の熱破壊は防止できる。
用のＮチャネルＭＯＳＦＥＴと内部回路のＮチャネルＭ
ＯＳＦＥＴを同じ条件の下で形成しても、当該保護用の
ＮチャネルＭＯＳＦＥＴのＬＤＤのＮ- 拡散層３３の濃
度は、当該内部回路のＮチャネルＭＯＳＦＥＴのＬＤＤ
のＮ- 拡散層３４の濃度よりも高くなる。従って、入力
端子３５にマイナスのサ−ジが入力し、保護用のＮチャ
ネルＭＯＳＦＥＴに寄生的に存在するラテラルＮＰＮト
ランジスタのエミッタ電流がＮ- 拡散層３３に流れて
も、当該Ｎ- 拡散層３３の熱破壊は防止できる。
【００２６】なお、本実施例において、入力端子３５に
プラスのサ−ジが入力した場合には、保護用のＮチャネ
ルＭＯＳＦＥＴのＰ型基板２１とＮ+ ドレイン拡散層２
２によるダイオ−ドのブレ−クダウン電流によって、当
該サ−ジを吸収することができる。
プラスのサ−ジが入力した場合には、保護用のＮチャネ
ルＭＯＳＦＥＴのＰ型基板２１とＮ+ ドレイン拡散層２
２によるダイオ−ドのブレ−クダウン電流によって、当
該サ−ジを吸収することができる。
【００２７】図３及び図４は、それぞれ図１及び図２の
静電気保護装置の変形例を示すものである。即ち、図３
に示す半導体装置では、内部回路がＣＭＯＳ構造を有し
ている。この場合、静電気保護装置のＰチャネルＭＯＳ
ＦＥＴは、図２の実施例のように、削除しても構わな
い。また、図４に示す半導体装置では、内部回路がＮチ
ャネルＭＯＳＦＥＴのみから構成されている。この場
合、静電気保護装置は、図１の実施例のように、Ｐチャ
ネルＭＯＳＦＥＴを有していても構わない。
静電気保護装置の変形例を示すものである。即ち、図３
に示す半導体装置では、内部回路がＣＭＯＳ構造を有し
ている。この場合、静電気保護装置のＰチャネルＭＯＳ
ＦＥＴは、図２の実施例のように、削除しても構わな
い。また、図４に示す半導体装置では、内部回路がＮチ
ャネルＭＯＳＦＥＴのみから構成されている。この場
合、静電気保護装置は、図１の実施例のように、Ｐチャ
ネルＭＯＳＦＥＴを有していても構わない。
【００２８】
【発明の効果】以上、説明したように、本発明の静電気
保護装置によれば、次のような効果を奏する。保護用の
ＮチャネルＭＯＳＦＥＴは、基板に形成され、内部回路
のＮチャネルＭＯＳＦＥＴは、基板の不純物濃度よりも
高い不純物濃度を有するＰウェルに形成されている。そ
の結果、保護用のＮチャネルＭＯＳＦＥＴと内部回路の
ＮチャネルＭＯＳＦＥＴを同じ条件の下で形成しても、
当該保護用のＮチャネルＭＯＳＦＥＴのＬＤＤのＮ- 拡
散層の濃度は、当該内部回路のＮチャネルＭＯＳＦＥＴ
のＬＤＤのＮ- 拡散層の濃度よりも高くなる。従って、
入力端子にマイナスのサ−ジが入力し、保護用のＮチャ
ネルＭＯＳＦＥＴに寄生的に存在するラテラルＮＰＮト
ランジスタのエミッタ電流が当該Ｎ- 拡散層に流れて
も、熱破壊を防止することができる。
保護装置によれば、次のような効果を奏する。保護用の
ＮチャネルＭＯＳＦＥＴは、基板に形成され、内部回路
のＮチャネルＭＯＳＦＥＴは、基板の不純物濃度よりも
高い不純物濃度を有するＰウェルに形成されている。そ
の結果、保護用のＮチャネルＭＯＳＦＥＴと内部回路の
ＮチャネルＭＯＳＦＥＴを同じ条件の下で形成しても、
当該保護用のＮチャネルＭＯＳＦＥＴのＬＤＤのＮ- 拡
散層の濃度は、当該内部回路のＮチャネルＭＯＳＦＥＴ
のＬＤＤのＮ- 拡散層の濃度よりも高くなる。従って、
入力端子にマイナスのサ−ジが入力し、保護用のＮチャ
ネルＭＯＳＦＥＴに寄生的に存在するラテラルＮＰＮト
ランジスタのエミッタ電流が当該Ｎ- 拡散層に流れて
も、熱破壊を防止することができる。
【図１】本発明の一実施例に係わる静電気保護装置を示
す断面図。
す断面図。
【図２】本発明の他の実施例に係わる静電気保護装置を
示す断面図。
示す断面図。
【図３】図１の静電気保護装置の変形例を示す断面図。
【図４】図２の静電気保護装置の変形例を示す断面図。
【図５】従来の入力保護回路の構成を示す回路図。
【図６】図５の入力保護回路が形成された従来の半導体
装置を示す断面図。
装置を示す断面図。
【図７】図６の半導体装置の要部を示す断面図。
２１ …Ｐ型基板、 ２２，２５ …Ｎ+ 拡散層（ソ−ス又はドレイン）、 ２３ …基板バイアス用Ｐ+ 拡散層、 ２４ …Ｐウェル、 ２６ …Ｐウェルバイアス用Ｐ+ 拡散層、 ２７，３０ …Ｎウェル、 ２８，３１ …Ｐ+ 拡散層（ソ−ス又はドレイン）、 ２９，３２ …Ｎウェルバイアス用Ｎ+ 拡散層、 ３３ …保護用ＭＯＳＦＥＴのＬＤＤのＮ- 拡
散層、 ３４ …内部回路ＭＯＳＦＥＴのＬＤＤのＮ-
拡散層。
散層、 ３４ …内部回路ＭＯＳＦＥＴのＬＤＤのＮ-
拡散層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｈ
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板に形成され、当該半導体基板の不純物濃度よりも高
い不純物濃度を有する第１導電型のウェルと、前記ウェ
ルに形成される第２導電型の第１のＭＯＳ型トランジス
タを含む複数のＭＯＳ型トランジスタにより構成される
被保護回路と、前記基板に形成される第２導電型の第２
のＭＯＳ型トランジスタから構成され、当該第２のＭＯ
Ｓ型トランジスタのソ−ス及びゲ−トが電源に接続さ
れ、当該第２のＭＯＳ型トランジスタのドレインが入力
端子に接続される保護回路とを具備し、前記第１のＭＯ
Ｓ型トランジスタ及び前記第２のＭＯＳ型トランジスタ
は、共にＬＤＤ構造を有していることを特徴とする静電
気保護装置。 - 【請求項２】 第１導電型の半導体基板と、前記半導体
基板に形成され、当該半導体基板の不純物濃度よりも高
い不純物濃度を有する第１導電型の第１のウェルと、前
記第１のウェルに形成される第２導電型の第１のＭＯＳ
型トランジスタを含む複数のＭＯＳ型トランジスタによ
り構成される被保護回路と、前記半導体基板に形成され
る第２導電型の第２のウェルと、前記基板に形成される
第２導電型の第２のＭＯＳ型トランジスタ及び前記第２
のウェルに形成される第１導電型の第３のＭＯＳ型トラ
ンジスタから構成され、当該第２のＭＯＳ型トランジス
タのソ−ス及びゲ−トが第１の電源に接続され、当該第
３のＭＯＳ型トランジスタのソ−ス及びゲ−トが第２の
電源に接続され、当該第２及び第３のＭＯＳ型トランジ
スタのドレインが共に入力端子に接続される保護回路と
を具備し、前記第１のＭＯＳ型トランジスタ及び前記第
２のＭＯＳ型トランジスタは、共にＬＤＤ構造を有して
いることを特徴とする静電気保護装置。 - 【請求項３】 前記被保護回路は、第２導電型のウェル
に形成される第１導電型のＭＯＳ型トランジスタを含
み、前記第１のＭＯＳ型トランジスタと共にＣＭＯＳを
構成していることを特徴とする請求項１又は２に記載の
静電気保護装置。 - 【請求項４】 前記第２のＭＯＳ型トランジスタのＬＤ
Ｄの拡散層の濃度は、前記第１のＭＯＳ型トランジスタ
のＬＤＤの拡散層の濃度よりも高くなっていることを特
徴とする請求項１又は２に記載の静電気保護装置。 - 【請求項５】 前記第１のＭＯＳ型トランジスタのＬＤ
Ｄの拡散層と前記第２のＭＯＳ型トランジスタのＬＤＤ
の拡散層は、互いに同一の条件の下で形成されることを
特徴とする請求項１又は２に記載の静電気保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018582A JPH06232393A (ja) | 1993-02-05 | 1993-02-05 | 静電気保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018582A JPH06232393A (ja) | 1993-02-05 | 1993-02-05 | 静電気保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232393A true JPH06232393A (ja) | 1994-08-19 |
Family
ID=11975627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018582A Withdrawn JPH06232393A (ja) | 1993-02-05 | 1993-02-05 | 静電気保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385253B2 (en) * | 2004-02-06 | 2008-06-10 | Magnachip Semiconductor, Ltd. | Device for electrostatic discharge protection and circuit thereof |
-
1993
- 1993-02-05 JP JP5018582A patent/JPH06232393A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385253B2 (en) * | 2004-02-06 | 2008-06-10 | Magnachip Semiconductor, Ltd. | Device for electrostatic discharge protection and circuit thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |