JPH0888323A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0888323A JPH0888323A JP6222902A JP22290294A JPH0888323A JP H0888323 A JPH0888323 A JP H0888323A JP 6222902 A JP6222902 A JP 6222902A JP 22290294 A JP22290294 A JP 22290294A JP H0888323 A JPH0888323 A JP H0888323A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造の集積回路の信号入力端子と電源
入力端子との間のサージに対する保護を図り、静電耐量
を向上させる。 【構成】 ｐ形のシリコン基板１上に絶縁膜２を介して
形成された薄膜半導体層３に集積回路であるインバータ
回路４が形成されている。シリコン基板１内には、ダイ
オード拡散領域８，抵抗拡散領域９およびＦＥＴ拡散領
域１２が形成されている。インバータ回路４の入力部は
抵抗拡散領域９を介して信号入力端子Ｓに接続される。
電源入力端子ＶＣはダイオード拡散領域８により形成さ
れるダイオードＤを逆方向に介してグランド端子Ｇに接
続される。信号入力端子Ｓにサージが印加されると、ダ
イオードＤあるいは抵抗拡散領域９とシリコン基板１と
によりなる寄生ダイオードＤＤがアバランシェブレーク
ダウンを起してサージ電流を側路する。インバータ回路
４の静電耐量を向上させることができる。
入力端子との間のサージに対する保護を図り、静電耐量
を向上させる。 【構成】 ｐ形のシリコン基板１上に絶縁膜２を介して
形成された薄膜半導体層３に集積回路であるインバータ
回路４が形成されている。シリコン基板１内には、ダイ
オード拡散領域８，抵抗拡散領域９およびＦＥＴ拡散領
域１２が形成されている。インバータ回路４の入力部は
抵抗拡散領域９を介して信号入力端子Ｓに接続される。
電源入力端子ＶＣはダイオード拡散領域８により形成さ
れるダイオードＤを逆方向に介してグランド端子Ｇに接
続される。信号入力端子Ｓにサージが印加されると、ダ
イオードＤあるいは抵抗拡散領域９とシリコン基板１と
によりなる寄生ダイオードＤＤがアバランシェブレーク
ダウンを起してサージ電流を側路する。インバータ回路
４の静電耐量を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ構造を有する集
積回路の信号入力端子に印加されるサージ入力から集積
回路を保護する構成を備えた半導体集積回路装置に関す
る。
積回路の信号入力端子に印加されるサージ入力から集積
回路を保護する構成を備えた半導体集積回路装置に関す
る。
【０００２】
【従来の技術】シリコンなどの半導体基板に集積回路を
形成した半導体集積回路においては、外部からのサージ
入力などに対応して集積回路部を静電破壊から防止する
構成として、回路の入力部分にダイオード，抵抗あるい
はトランジスタなどからなる入力保護回路を設けて構成
したものがある。ところが、シリコン基板に絶縁膜を介
して形成した薄膜半導体層に集積回路を設けるようにし
たＳＯＩ構造のものでは、上述のような入力保護回路と
して薄膜半導体層中にダイオードを形成しても電流経路
の断面積が小さいために電流容量が大きく制限され、静
電耐量を大きくすることができない不具合があった。
形成した半導体集積回路においては、外部からのサージ
入力などに対応して集積回路部を静電破壊から防止する
構成として、回路の入力部分にダイオード，抵抗あるい
はトランジスタなどからなる入力保護回路を設けて構成
したものがある。ところが、シリコン基板に絶縁膜を介
して形成した薄膜半導体層に集積回路を設けるようにし
たＳＯＩ構造のものでは、上述のような入力保護回路と
して薄膜半導体層中にダイオードを形成しても電流経路
の断面積が小さいために電流容量が大きく制限され、静
電耐量を大きくすることができない不具合があった。
【０００３】そこで、このような不具合を解決すべく、
従来では、例えば、特開平４−３４５０６４号公報に示
されるもののように、保護回路を薄膜半導体層中に形成
するのではなく、絶縁層の下のシリコン基板内に形成し
て電流容量を確保する構成が考えられている。これによ
り、信号入力端子にサージが印加された場合には、シリ
コン基板内の保護回路を介して大電流を流すことがで
き、静電耐量を大きく向上させることができる。
従来では、例えば、特開平４−３４５０６４号公報に示
されるもののように、保護回路を薄膜半導体層中に形成
するのではなく、絶縁層の下のシリコン基板内に形成し
て電流容量を確保する構成が考えられている。これによ
り、信号入力端子にサージが印加された場合には、シリ
コン基板内の保護回路を介して大電流を流すことがで
き、静電耐量を大きく向上させることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような従来構成のものの場合に、信号入力端子とグラン
ド端子（基準電源入力端子）との間に印加されるサージ
入力に対しては、シリコン基板内に形成した保護回路に
より保護動作を行うことができるが、電源入力端子（正
の電源入力端子）と信号入力端子との間に印加されるサ
ージに対しては、これを保護する構成が存在しないので
集積回路側にサージが印加されることになって静電破壊
に至る虞があり、さまざまなサージに対する静電耐量の
向上を図ることができないものであった。
ような従来構成のものの場合に、信号入力端子とグラン
ド端子（基準電源入力端子）との間に印加されるサージ
入力に対しては、シリコン基板内に形成した保護回路に
より保護動作を行うことができるが、電源入力端子（正
の電源入力端子）と信号入力端子との間に印加されるサ
ージに対しては、これを保護する構成が存在しないので
集積回路側にサージが印加されることになって静電破壊
に至る虞があり、さまざまなサージに対する静電耐量の
向上を図ることができないものであった。
【０００５】本発明は、上記事情に鑑みてなされたもの
で、その目的は、半導体基板上に絶縁膜を介して形成す
る薄膜半導体層に集積回路を設けるＳＯＩ構造の集積回
路において、直流電源入力端子と信号入力端子との間に
印加されるサージに対する静電耐量の向上を図れるよう
にした半導体集積回路装置を提供することにある。
で、その目的は、半導体基板上に絶縁膜を介して形成す
る薄膜半導体層に集積回路を設けるＳＯＩ構造の集積回
路において、直流電源入力端子と信号入力端子との間に
印加されるサージに対する静電耐量の向上を図れるよう
にした半導体集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、第１の導電形
を有する半導体基板上に絶縁膜を介して設けられた薄膜
半導体層に集積回路を形成してなる半導体集積回路装置
を対象とし、前記集積回路の信号入力部と信号入力端子
との間に電気的に接続されるように前記半導体基板内に
前記第１の導電形と異なる第２の導電形を有する不純物
を拡散することにより形成された抵抗拡散領域と、前記
集積回路の一対の直流電源入力端子の間に電気的に逆方
向に接続されるように前記半導体基板内に前記第２の導
電形を有する不純物を拡散することにより形成されたダ
イオード拡散領域とを設けて構成したところに特徴を有
している（請求項１）。
を有する半導体基板上に絶縁膜を介して設けられた薄膜
半導体層に集積回路を形成してなる半導体集積回路装置
を対象とし、前記集積回路の信号入力部と信号入力端子
との間に電気的に接続されるように前記半導体基板内に
前記第１の導電形と異なる第２の導電形を有する不純物
を拡散することにより形成された抵抗拡散領域と、前記
集積回路の一対の直流電源入力端子の間に電気的に逆方
向に接続されるように前記半導体基板内に前記第２の導
電形を有する不純物を拡散することにより形成されたダ
イオード拡散領域とを設けて構成したところに特徴を有
している（請求項１）。
【０００７】また、前記抵抗拡散領域および前記ダイオ
ード拡散領域は隣接する位置に形成することが好ましい
（請求項２）。
ード拡散領域は隣接する位置に形成することが好ましい
（請求項２）。
【０００８】さらに、前記半導体基板内に前記第２の導
電性を有する不純物を拡散することにより形成したＦＥ
Ｔ拡散領域と、前記半導体基板内に形成したＦＥＴ拡散
領域と前記抵抗拡散領域との間の表面に絶縁膜を介した
状態でそれらの拡散領域間に跨がるように形成したゲー
ト端子とを設け、前記抵抗拡散領域と前記ゲート端子と
を前記信号入力端子に電気的に接続すると共に前記ＦＥ
Ｔ拡散領域を前記直流電源入力端子の他方に電気的に接
続することにより前記信号入力端子と前記他方の直流電
源入力端子との間に入力保護用のＭＯＳＦＥＴを形成す
ることが好ましい（請求項３）。
電性を有する不純物を拡散することにより形成したＦＥ
Ｔ拡散領域と、前記半導体基板内に形成したＦＥＴ拡散
領域と前記抵抗拡散領域との間の表面に絶縁膜を介した
状態でそれらの拡散領域間に跨がるように形成したゲー
ト端子とを設け、前記抵抗拡散領域と前記ゲート端子と
を前記信号入力端子に電気的に接続すると共に前記ＦＥ
Ｔ拡散領域を前記直流電源入力端子の他方に電気的に接
続することにより前記信号入力端子と前記他方の直流電
源入力端子との間に入力保護用のＭＯＳＦＥＴを形成す
ることが好ましい（請求項３）。
【０００９】
【作用および発明の効果】請求項１記載の半導体集積回
路装置によれば、信号入力端子と正の直流電源入力端子
との間にサージ入力が印加されたときに、信号入力端子
に対するサージ入力のレベルが負である場合には、抵抗
拡散領域と半導体基板との間に順方向の電圧が印加され
ると共に半導体基板とダイオード拡散領域との間にサー
ジ入力のレベルに相当する逆方向の大きな電圧が印加さ
れるようになり、これによって半導体基板とダイオード
拡散領域との間に形成されるダイオードがアバランシェ
ブレークダウンを起こして電流を流すようになる。これ
により、正の直流電源入力端子から信号入力端子に向か
って電流が流れてサージ入力を吸収することができ、集
積回路の静電破壊を防止することができるようになる。
路装置によれば、信号入力端子と正の直流電源入力端子
との間にサージ入力が印加されたときに、信号入力端子
に対するサージ入力のレベルが負である場合には、抵抗
拡散領域と半導体基板との間に順方向の電圧が印加され
ると共に半導体基板とダイオード拡散領域との間にサー
ジ入力のレベルに相当する逆方向の大きな電圧が印加さ
れるようになり、これによって半導体基板とダイオード
拡散領域との間に形成されるダイオードがアバランシェ
ブレークダウンを起こして電流を流すようになる。これ
により、正の直流電源入力端子から信号入力端子に向か
って電流が流れてサージ入力を吸収することができ、集
積回路の静電破壊を防止することができるようになる。
【００１０】また、信号入力端子と正の直流電源入力端
子との間にサージ入力が印加されたときに、信号入力端
子に対するサージ入力のレベルが正である場合には、半
導体基板とダイオード拡散領域との間に順方向の電圧が
印加されると共に拡散抵抗領域と半導体基板との間にサ
ージ入力のレベルに相当する逆方向の大きな電圧が印加
されるようになり、これによって拡散抵抗領域と半導体
基板との間に形成される寄生ダイオードがアバランシェ
ブレークダウンを起こして電流を流すようになる。これ
により、信号入力端子から正の直流電源入力端子に向か
って電流が流れてサージ入力を吸収することができ、集
積回路の静電耐量を向上させることができるようにな
る。
子との間にサージ入力が印加されたときに、信号入力端
子に対するサージ入力のレベルが正である場合には、半
導体基板とダイオード拡散領域との間に順方向の電圧が
印加されると共に拡散抵抗領域と半導体基板との間にサ
ージ入力のレベルに相当する逆方向の大きな電圧が印加
されるようになり、これによって拡散抵抗領域と半導体
基板との間に形成される寄生ダイオードがアバランシェ
ブレークダウンを起こして電流を流すようになる。これ
により、信号入力端子から正の直流電源入力端子に向か
って電流が流れてサージ入力を吸収することができ、集
積回路の静電耐量を向上させることができるようにな
る。
【００１１】請求項２記載の半導体集積回路装置によれ
ば、半導体基板内に形成された抵抗拡散領域とダイオー
ド拡散領域とが隣接する位置にあるので、上述のように
いずれかの拡散領域がアバランシェブレークダウンを起
こしたときに流れる電流を半導体基板内部の短い経路を
介して流すことができるようになり、サージ入力の吸収
を効率的に行って静電耐量をより向上させることができ
る。
ば、半導体基板内に形成された抵抗拡散領域とダイオー
ド拡散領域とが隣接する位置にあるので、上述のように
いずれかの拡散領域がアバランシェブレークダウンを起
こしたときに流れる電流を半導体基板内部の短い経路を
介して流すことができるようになり、サージ入力の吸収
を効率的に行って静電耐量をより向上させることができ
る。
【００１２】請求項３記載の半導体集積回路装置によれ
ば、信号入力端子とグランドレベルの直流電源入力端子
との間にサージ入力が印加されたときには、ＭＯＳＦＥ
Ｔを介してサージ入力のレベルに対応する電流を側路す
ることができるようになるので、信号入力端子に印加さ
れるサージ入力が一対の直流電源端子のいずれとの間に
発生している場合でもこれを側路して集積回路の静電耐
量を向上させることができるようになる。
ば、信号入力端子とグランドレベルの直流電源入力端子
との間にサージ入力が印加されたときには、ＭＯＳＦＥ
Ｔを介してサージ入力のレベルに対応する電流を側路す
ることができるようになるので、信号入力端子に印加さ
れるサージ入力が一対の直流電源端子のいずれとの間に
発生している場合でもこれを側路して集積回路の静電耐
量を向上させることができるようになる。
【００１３】
【実施例】以下、本発明をシリコン基板を用いたＳＯＩ
構造のＣＭＯＳ−ＩＣに適用した場合の一実施例につい
て図面を参照しながら説明する。全体の模式的な断面を
示す図１および電極を除いた状態の平面図で示す図２に
おいて、半導体基板であるｐ形の低不純物濃度のシリコ
ン基板１の表面にはシリコン酸化膜等からなる絶縁膜２
がほぼ全面に渡って形成されており、その上部には薄膜
半導体層３が形成されている。
構造のＣＭＯＳ−ＩＣに適用した場合の一実施例につい
て図面を参照しながら説明する。全体の模式的な断面を
示す図１および電極を除いた状態の平面図で示す図２に
おいて、半導体基板であるｐ形の低不純物濃度のシリコ
ン基板１の表面にはシリコン酸化膜等からなる絶縁膜２
がほぼ全面に渡って形成されており、その上部には薄膜
半導体層３が形成されている。
【００１４】薄膜半導体層３には集積回路の信号入力部
として、例えばＣＭＯＳインバータ回路４が形成されて
いる。インバータ回路４は、ｐチャンネル形ＭＯＳＦＥ
Ｔ５とｎチャンネル形ＭＯＳＦＥＴ６とから構成されて
いる。各ＭＯＳＦＥＴ５，６には、薄膜半導体層３に形
成されたソース，ドレインおよびゲート酸化膜を介して
形成されたゲート５ａ，６ａを有した構成とされてい
る。インバータ回路４に隣接する位置には絶縁膜２に窓
部７が形成されており、その部分のシリコン基板１内に
はｎ形の不純物を高濃度で拡散して形成したダイオード
拡散領域８が設けられている。そして、このｎ形のダイ
オード拡散領域８とｐ形のシリコン基板１とのｐｎ接合
によりダイオードＤが構成されている。
として、例えばＣＭＯＳインバータ回路４が形成されて
いる。インバータ回路４は、ｐチャンネル形ＭＯＳＦＥ
Ｔ５とｎチャンネル形ＭＯＳＦＥＴ６とから構成されて
いる。各ＭＯＳＦＥＴ５，６には、薄膜半導体層３に形
成されたソース，ドレインおよびゲート酸化膜を介して
形成されたゲート５ａ，６ａを有した構成とされてい
る。インバータ回路４に隣接する位置には絶縁膜２に窓
部７が形成されており、その部分のシリコン基板１内に
はｎ形の不純物を高濃度で拡散して形成したダイオード
拡散領域８が設けられている。そして、このｎ形のダイ
オード拡散領域８とｐ形のシリコン基板１とのｐｎ接合
によりダイオードＤが構成されている。
【００１５】また、ダイオード拡散領域８に隣接する位
置には、シリコン基板１内部にｎ形の不純物を高濃度で
拡散して形成した抵抗拡散領域９が形成されており、そ
の抵抗拡散領域９の両端部の絶縁膜２には窓部１０，１
１が形成されている。そして、抵抗拡散領域９は、この
窓部１０および１１との間に横方向に形成される領域に
よって所定の抵抗値を有する抵抗Ｒとして構成されてい
る。
置には、シリコン基板１内部にｎ形の不純物を高濃度で
拡散して形成した抵抗拡散領域９が形成されており、そ
の抵抗拡散領域９の両端部の絶縁膜２には窓部１０，１
１が形成されている。そして、抵抗拡散領域９は、この
窓部１０および１１との間に横方向に形成される領域に
よって所定の抵抗値を有する抵抗Ｒとして構成されてい
る。
【００１６】さらに、抵抗拡散領域９に隣接する位置の
シリコン基板１内部には、ｎ形の不純物を高濃度で拡散
して形成したＦＥＴ拡散領域１２が形成されている。こ
のＦＥＴ拡散領域１２と抵抗拡散領域９との間の表面に
形成されている絶縁膜２ａ上にはゲート１３が形成され
ており、これらによりｎチャンネルのＭＯＳ形電界効果
トランジスタ（ＭＯＳＦＥＴ）Ｔｒが構成されている。
なお、ＦＥＴ拡散領域１２に隣接する位置には、シリコ
ン基板１内に、ｐ形の不純物を高濃度で拡散して形成し
たコンタクト拡散領域１４が形成されている。
シリコン基板１内部には、ｎ形の不純物を高濃度で拡散
して形成したＦＥＴ拡散領域１２が形成されている。こ
のＦＥＴ拡散領域１２と抵抗拡散領域９との間の表面に
形成されている絶縁膜２ａ上にはゲート１３が形成され
ており、これらによりｎチャンネルのＭＯＳ形電界効果
トランジスタ（ＭＯＳＦＥＴ）Ｔｒが構成されている。
なお、ＦＥＴ拡散領域１２に隣接する位置には、シリコ
ン基板１内に、ｐ形の不純物を高濃度で拡散して形成し
たコンタクト拡散領域１４が形成されている。
【００１７】上述のように形成された上部には、所定部
位を除いた全面に保護用絶縁膜１５を形成し、その後、
アルミニウムの蒸着などにより電極１６を形成して、各
部を電気的に接続するようにしている。この場合、ダイ
オード拡散領域８は、電極１６ａにより正の直流電源入
力端子ＶＣを介して外部電源に接続されると共に、イン
バータ回路４のＭＯＳＦＥＴ６のソースの電極１６ｂに
接続されている。
位を除いた全面に保護用絶縁膜１５を形成し、その後、
アルミニウムの蒸着などにより電極１６を形成して、各
部を電気的に接続するようにしている。この場合、ダイ
オード拡散領域８は、電極１６ａにより正の直流電源入
力端子ＶＣを介して外部電源に接続されると共に、イン
バータ回路４のＭＯＳＦＥＴ６のソースの電極１６ｂに
接続されている。
【００１８】抵抗拡散領域９のダイオード拡散領域８と
隣接する側に形成された電極１６ｃは、インバータ回路
４の入力部であるＭＯＳＦＥＴ５，６のゲートに共通に
接続されており、抵抗拡散領域９の他方の側に形成され
た電極１６ｄは、トランジスタＴｒのゲート１３に形成
された電極と共通にして外部に導出される信号入力端子
Ｓに接続されている。また、ＦＥＴ拡散領域１２に形成
された電極１６ｅは、コンタクト拡散領域１４に形成さ
れた電極と共通にして、他の直流電源入力端子であるグ
ランド端子Ｇに接続され、アースされている。
隣接する側に形成された電極１６ｃは、インバータ回路
４の入力部であるＭＯＳＦＥＴ５，６のゲートに共通に
接続されており、抵抗拡散領域９の他方の側に形成され
た電極１６ｄは、トランジスタＴｒのゲート１３に形成
された電極と共通にして外部に導出される信号入力端子
Ｓに接続されている。また、ＦＥＴ拡散領域１２に形成
された電極１６ｅは、コンタクト拡散領域１４に形成さ
れた電極と共通にして、他の直流電源入力端子であるグ
ランド端子Ｇに接続され、アースされている。
【００１９】なお、上記構成において、ダイオード拡散
領域８とシリコン基板１とから構成されるダイオードＤ
は、所定以上に逆方向電圧が印加されるとｐｎ接合がア
バランシェブレークダウンを起こして逆電流が流れるよ
うになっている。また、抵抗拡散領域９は、シリコン基
板１との間に形成されるｐｎ接合が寄生ダイオードＤＤ
として機能するようになっており、この寄生ダイオード
ＤＤにおいても、上述と同様にして所定以上の逆方向電
圧が印加されるとｐｎ接合がアバランシェブレークダウ
ンを起こして逆電流が流れるようになっている。
領域８とシリコン基板１とから構成されるダイオードＤ
は、所定以上に逆方向電圧が印加されるとｐｎ接合がア
バランシェブレークダウンを起こして逆電流が流れるよ
うになっている。また、抵抗拡散領域９は、シリコン基
板１との間に形成されるｐｎ接合が寄生ダイオードＤＤ
として機能するようになっており、この寄生ダイオード
ＤＤにおいても、上述と同様にして所定以上の逆方向電
圧が印加されるとｐｎ接合がアバランシェブレークダウ
ンを起こして逆電流が流れるようになっている。
【００２０】図３は、上記構成を電気的な等価回路で示
したもので、インバータ回路４は、直流電源入力端子Ｖ
Ｃとグランド端子Ｇとの間に接続されており、信号入力
端子Ｓは抵抗Ｒを介してインバータ回路４の入力部であ
るゲートに接続されている。そして、直流電源入力端子
ＶＣとグランド端子Ｇとの間にはダイオードＤが逆方向
に接続されており、信号入力端子Ｓとグランド端子Ｇと
の間にはトランジスタＴｒが接続された状態となってい
る。
したもので、インバータ回路４は、直流電源入力端子Ｖ
Ｃとグランド端子Ｇとの間に接続されており、信号入力
端子Ｓは抵抗Ｒを介してインバータ回路４の入力部であ
るゲートに接続されている。そして、直流電源入力端子
ＶＣとグランド端子Ｇとの間にはダイオードＤが逆方向
に接続されており、信号入力端子Ｓとグランド端子Ｇと
の間にはトランジスタＴｒが接続された状態となってい
る。
【００２１】次に本実施例の作用について図４ないし図
７をも参照して説明する。まず、信号入力端子Ｓに電源
入力端子ＶＣに対して負となるサージが印加された場合
について述べる。この場合、図５に示す等価回路上で
は、サージ電流が吸収される経路がなく、インバータ回
路４側に印加されてしまうことになる。ところが、この
場合においては、ダイオード拡散領域８とシリコン基板
１との間のダイオードＤに大きい電圧が印加されてアバ
ランシェブレークダウンを起こすことにより、シリコン
基板１から抵抗拡散領域９部分に形成される寄生ダイオ
ードＤＤ（図４中破線で示す）を介して入力端子Ｓ側に
至る電流経路が形成され、サージ電流が側路されるよう
になる。
７をも参照して説明する。まず、信号入力端子Ｓに電源
入力端子ＶＣに対して負となるサージが印加された場合
について述べる。この場合、図５に示す等価回路上で
は、サージ電流が吸収される経路がなく、インバータ回
路４側に印加されてしまうことになる。ところが、この
場合においては、ダイオード拡散領域８とシリコン基板
１との間のダイオードＤに大きい電圧が印加されてアバ
ランシェブレークダウンを起こすことにより、シリコン
基板１から抵抗拡散領域９部分に形成される寄生ダイオ
ードＤＤ（図４中破線で示す）を介して入力端子Ｓ側に
至る電流経路が形成され、サージ電流が側路されるよう
になる。
【００２２】したがって、サージ電流は、図中白抜き矢
印Ｋで示すように、電源入力端子ＶＣからダイオード拡
散領域８，シリコン基板１を介して抵抗拡散領域９に至
り、そこから信号入力端子Ｓにつながる経路で流れるよ
うになる。これによって、サージ電流を側路してインバ
ータ回路４の入力部に過電圧が印加されるのを防止する
ことができるようになる。
印Ｋで示すように、電源入力端子ＶＣからダイオード拡
散領域８，シリコン基板１を介して抵抗拡散領域９に至
り、そこから信号入力端子Ｓにつながる経路で流れるよ
うになる。これによって、サージ電流を側路してインバ
ータ回路４の入力部に過電圧が印加されるのを防止する
ことができるようになる。
【００２３】次に、信号入力端子Ｓに電源入力端子ＶＣ
の直流電圧よりも高いサージが印加された場合について
述べる。この場合、図７に示す等価回路上では、上述と
同様にサージ電流が吸収される経路がなく、インバータ
回路４側に印加されることになる。ところが、この場合
においては、信号入力端子Ｓから抵抗拡散領域９を介し
てインバータ回路４に至る途中で、抵抗拡散領域９とシ
リコン基板１との間に形成される寄生ダイオードＤＤ
（図６中破線で示す）に逆方向電圧が印加されることに
なり、その逆方向電圧が所定電圧以上になると寄生ダイ
オードＤＤがアバランシェブレークダウンを起こすよう
になる。
の直流電圧よりも高いサージが印加された場合について
述べる。この場合、図７に示す等価回路上では、上述と
同様にサージ電流が吸収される経路がなく、インバータ
回路４側に印加されることになる。ところが、この場合
においては、信号入力端子Ｓから抵抗拡散領域９を介し
てインバータ回路４に至る途中で、抵抗拡散領域９とシ
リコン基板１との間に形成される寄生ダイオードＤＤ
（図６中破線で示す）に逆方向電圧が印加されることに
なり、その逆方向電圧が所定電圧以上になると寄生ダイ
オードＤＤがアバランシェブレークダウンを起こすよう
になる。
【００２４】したがって、サージ電流は、図中白抜き矢
印Ｍで示すように、入力端子Ｓから抵抗拡散領域９，シ
リコン基板１内を介してダイオード拡散領域８に至り、
そこから電源入力端子ＶＣにつながる経路で流れるよう
になる。これによって、サージ電流を側路してインバー
タ回路４の入力部に過電圧が印加されるのを防止するこ
とができる。
印Ｍで示すように、入力端子Ｓから抵抗拡散領域９，シ
リコン基板１内を介してダイオード拡散領域８に至り、
そこから電源入力端子ＶＣにつながる経路で流れるよう
になる。これによって、サージ電流を側路してインバー
タ回路４の入力部に過電圧が印加されるのを防止するこ
とができる。
【００２５】また、信号入力端子Ｓとグランド端子Ｇと
の間に印加されるサージに対しては、ＭＯＳ形電界効果
トランジスタＴｒがオンすることによりサージ電流を側
路させることができる。
の間に印加されるサージに対しては、ＭＯＳ形電界効果
トランジスタＴｒがオンすることによりサージ電流を側
路させることができる。
【００２６】このような本実施例によれば、シリコン基
板１内にダイオード拡散領域８，抵抗拡散領域９および
ＦＥＴ拡散領域１２を設ける構成としたので、信号入力
端子Ｓと直流電源入力端子ＶＣとの間に印加されるサー
ジに対していずれかにおいてアバランシェブレークダウ
ンを起こすようにしてサージ電流を側路させることがで
き、入力端子Ｓとグランド端子Ｇとの間に印加されるサ
ージに対してもこれを側路させることができるようにな
り、ＳＯＩ構造の集積回路であるインバータ回路４が静
電破壊を起こすのを防止することができ、入力保護の向
上を図ることができる。
板１内にダイオード拡散領域８，抵抗拡散領域９および
ＦＥＴ拡散領域１２を設ける構成としたので、信号入力
端子Ｓと直流電源入力端子ＶＣとの間に印加されるサー
ジに対していずれかにおいてアバランシェブレークダウ
ンを起こすようにしてサージ電流を側路させることがで
き、入力端子Ｓとグランド端子Ｇとの間に印加されるサ
ージに対してもこれを側路させることができるようにな
り、ＳＯＩ構造の集積回路であるインバータ回路４が静
電破壊を起こすのを防止することができ、入力保護の向
上を図ることができる。
【００２７】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形また拡張できる。インバー
タ回路４に限らず、例えばマイクロコンピュータなどの
ＣＰＵやＤＳＰなどの他のＳＯＩ構造の集積回路にも適
用できる。ｎ形のシリコン基板を用いる構成のＳＯＩ構
造の半導体集積回路に対しても、各素子の極性が反対に
なることを除いて同様に適用することができる。
のではなく、次のように変形また拡張できる。インバー
タ回路４に限らず、例えばマイクロコンピュータなどの
ＣＰＵやＤＳＰなどの他のＳＯＩ構造の集積回路にも適
用できる。ｎ形のシリコン基板を用いる構成のＳＯＩ構
造の半導体集積回路に対しても、各素子の極性が反対に
なることを除いて同様に適用することができる。
【図１】本発明の一実施例を示す全体の模式的な縦断側
面図
面図
【図２】電極部分を除いて示す平面図
【図３】電気的な等価回路図
【図４】サージ印加時の電流経路を示す図１相当図
【図５】サージ印加時の電流経路を示す図３相当図
【図６】異なるサージ印加時の図４相当図
【図７】異なるサージ印加時の図５相当図
１はシリコン基板、２は絶縁膜、３は薄膜半導体層、４
はインバータ回路、５はｐチャンネル形ＭＯＳＦＥＴ、
６はｎチャンネル形ＭＯＳＦＥＴ、８はダイオード拡散
領域、９は抵抗拡散領域、１２はＦＥＴ拡散領域、１３
はゲート、１４はコンタクト拡散領域、１５は保護用絶
縁膜、１６は電極、Ｓは信号入力端子、Ｄはダイオー
ド、ＴｒはＭＯＳ形電界効果トランジスタ、Ｖｃは直流
電源入力端子、Ｇはグランド端子（直流電源入力端子）
である。
はインバータ回路、５はｐチャンネル形ＭＯＳＦＥＴ、
６はｎチャンネル形ＭＯＳＦＥＴ、８はダイオード拡散
領域、９は抵抗拡散領域、１２はＦＥＴ拡散領域、１３
はゲート、１４はコンタクト拡散領域、１５は保護用絶
縁膜、１６は電極、Ｓは信号入力端子、Ｄはダイオー
ド、ＴｒはＭＯＳ形電界効果トランジスタ、Ｖｃは直流
電源入力端子、Ｇはグランド端子（直流電源入力端子）
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/08 ３３１ Ｆ 27/12 Ｋ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６２３ Ｚ
Claims (3)
- 【請求項１】 第１の導電形を有する半導体基板上に絶
縁膜を介して設けられた薄膜半導体層に集積回路を形成
してなる半導体集積回路装置において、 前記集積回路の信号入力部と信号入力端子との間に電気
的に接続されるように前記半導体基板内に前記第１の導
電形と異なる第２の導電形を有する不純物を拡散するこ
とにより形成された抵抗拡散領域と、 前記集積回路の一対の直流電源入力端子の間に電気的に
逆方向に接続されるように前記半導体基板内に前記第２
の導電形を有する不純物を拡散することにより形成され
たダイオード拡散領域とを設けて構成したことを特徴と
する半導体集積回路装置。 - 【請求項２】 前記抵抗拡散領域および前記ダイオード
拡散領域は隣接する位置に形成されていることを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項３】 前記半導体基板内に前記第２の導電性を
有する不純物を拡散することにより形成したＦＥＴ拡散
領域と、 前記半導体基板内に形成したＦＥＴ拡散領域と前記抵抗
拡散領域との間の表面に絶縁膜を介した状態でそれらの
拡散領域間に跨がるように形成したゲート端子とを具備
し、 前記抵抗拡散領域と前記ゲート端子とを前記信号入力端
子に電気的に接続すると共に前記ＦＥＴ拡散領域を前記
直流電源入力端子の他方に電気的に接続することにより
前記信号入力端子と前記他方の直流電源入力端子との間
に入力保護用のＭＯＳＦＥＴを形成したことを特徴とす
る請求項１または２記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222902A JPH0888323A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路装置 |
| US08/926,997 US5786616A (en) | 1994-09-19 | 1997-09-10 | Semiconductor integrated circuit having an SOI structure, provided with a protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222902A JPH0888323A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888323A true JPH0888323A (ja) | 1996-04-02 |
Family
ID=16789662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222902A Pending JPH0888323A (ja) | 1994-09-19 | 1994-09-19 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5786616A (ja) |
| JP (1) | JPH0888323A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2776124A1 (fr) * | 1998-03-13 | 1999-09-17 | Mitsubishi Electric Corp | Dispositif semiconducteur a diode et procede de fabrication |
| FR2779869A1 (fr) * | 1998-06-15 | 1999-12-17 | Commissariat Energie Atomique | Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit |
| US6376881B1 (en) | 1999-11-18 | 2002-04-23 | Oki Electric Industry Co., Ltd. | Protective element formed in an SOI substrate for preventing a breakdown in an oxide film located below a diffused resistor |
| US6614068B1 (en) | 1998-10-28 | 2003-09-02 | Hyundai Electronics Industries Co., Ltd. | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same |
| JP2007294765A (ja) * | 2006-04-26 | 2007-11-08 | Oki Electric Ind Co Ltd | 半導体装置 |
| CN110649013A (zh) * | 2018-06-26 | 2020-01-03 | 恩智浦美国有限公司 | 用于扩展电压操作的动态衬底偏置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3519214B2 (ja) * | 1996-06-20 | 2004-04-12 | 株式会社半導体エネルギー研究所 | 集積回路およびその作製方法 |
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| KR100302189B1 (ko) | 1999-10-05 | 2001-11-02 | 윤종용 | 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법 |
| US6512662B1 (en) | 1999-11-30 | 2003-01-28 | Illinois Institute Of Technology | Single structure all-direction ESD protection for integrated circuits |
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| US6635931B1 (en) | 2002-04-02 | 2003-10-21 | Illinois Institute Of Technology | Bonding pad-oriented all-mode ESD protection structure |
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| US8762871B2 (en) * | 2008-02-03 | 2014-06-24 | Microsoft Corporation | Dynamic preview of diagram elements to be inserted into a diagram |
| JP6271841B2 (ja) * | 2013-02-13 | 2018-01-31 | ラピスセミコンダクタ株式会社 | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
| JP2016031943A (ja) * | 2014-07-25 | 2016-03-07 | ソニー株式会社 | 静電保護素子および静電保護回路 |
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1994
- 1994-09-19 JP JP6222902A patent/JPH0888323A/ja active Pending
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1997
- 1997-09-10 US US08/926,997 patent/US5786616A/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| US5786616A (en) | 1998-07-28 |
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