JPH0531313B2 - - Google Patents
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- JPH0531313B2 JPH0531313B2 JP58160325A JP16032583A JPH0531313B2 JP H0531313 B2 JPH0531313 B2 JP H0531313B2 JP 58160325 A JP58160325 A JP 58160325A JP 16032583 A JP16032583 A JP 16032583A JP H0531313 B2 JPH0531313 B2 JP H0531313B2
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- effect transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
【発明の詳細な説明】
本発明はMOS型集積回路等のゲート保護回路
に関するものである。
に関するものである。
通常、MOS型集積回路（以下MOS ICと略記
する。）では、入力端子に過大電圧（サージ電圧）
が印加された場合、その入力端子に流れ込む電流
を一定値以下に制限するための保護回路が設けら
れている。
する。）では、入力端子に過大電圧（サージ電圧）
が印加された場合、その入力端子に流れ込む電流
を一定値以下に制限するための保護回路が設けら
れている。
第１図は従来のMOS ICゲート保護回路の一構
成例を示すもので、同図ａは断面図構造図、ｂは
その等価回路である。図において同一符号又は同
一記号のものは同一または均等部分を示すものと
し、かつ便宜上ＮチヤネルMOS ICの場合につい
て示すことにする（以下の図面に於ても同様とす
る）。
成例を示すもので、同図ａは断面図構造図、ｂは
その等価回路である。図において同一符号又は同
一記号のものは同一または均等部分を示すものと
し、かつ便宜上ＮチヤネルMOS ICの場合につい
て示すことにする（以下の図面に於ても同様とす
る）。
第１図の１は入力端子、１はＮ型拡散層抵抗
（保護抵抗）、３はＰ型基板、４は絶縁膜、５は出
力端子、６はゲート７を保護するための電圧クラ
ンプ素子、８は保護されるMOS型電界効果トラ
ンジスタ（以下MOSTと略記する。）で一例とし
てドライバーを示し、９はそのロードトランジス
タである。１０は電源電圧（VCC）の印加端子で
ある。なお、上記電圧クランプ素子６として、
N+P（拡散抵抗、基板）接合の降服電圧をより低
くするためにMOSTのゲートＧとソースＳを短
絡したものが用いられているので、その場合の断
面構造を示してあるが、N+保護抵抗層と出力端
部で接するようにP+層を形成したP+N+接合から
なる保護ダイオードを用いてもかまわない。
（保護抵抗）、３はＰ型基板、４は絶縁膜、５は出
力端子、６はゲート７を保護するための電圧クラ
ンプ素子、８は保護されるMOS型電界効果トラ
ンジスタ（以下MOSTと略記する。）で一例とし
てドライバーを示し、９はそのロードトランジス
タである。１０は電源電圧（VCC）の印加端子で
ある。なお、上記電圧クランプ素子６として、
N+P（拡散抵抗、基板）接合の降服電圧をより低
くするためにMOSTのゲートＧとソースＳを短
絡したものが用いられているので、その場合の断
面構造を示してあるが、N+保護抵抗層と出力端
部で接するようにP+層を形成したP+N+接合から
なる保護ダイオードを用いてもかまわない。
入力にサージ電圧が印加されると、出力端にと
りつけられたドレインＤ接合が降服して出力がク
ランプされる動作を行なう。出力端に現われる電
圧は拡散層抵抗２とMOST（電圧クランプ素子
６）の降服後のソースＳ・ドレインＤ間オン抵抗
との比が大きい程クランプの効果が良くなるため
に、サージ電圧に対するゲート保護効果を大きく
するには拡散層抵抗（保護抵抗）２の抵抗値を大
きくし、上記MOST降服後のオン抵抗を小さく
することが望ましい。しかし拡散層抵抗を大きく
すると信号の伝達速度が遅くなるために拡散層抵
抗を大きくしてゲート保護機能を大きくすること
はできない。
りつけられたドレインＤ接合が降服して出力がク
ランプされる動作を行なう。出力端に現われる電
圧は拡散層抵抗２とMOST（電圧クランプ素子
６）の降服後のソースＳ・ドレインＤ間オン抵抗
との比が大きい程クランプの効果が良くなるため
に、サージ電圧に対するゲート保護効果を大きく
するには拡散層抵抗（保護抵抗）２の抵抗値を大
きくし、上記MOST降服後のオン抵抗を小さく
することが望ましい。しかし拡散層抵抗を大きく
すると信号の伝達速度が遅くなるために拡散層抵
抗を大きくしてゲート保護機能を大きくすること
はできない。
第２図は他の従来例（例えば特公昭51−39513
号公報参照）を示すもので、同図ａは要部構成断
面図、ｂはその等価回路図である。
号公報参照）を示すもので、同図ａは要部構成断
面図、ｂはその等価回路図である。
前述した（第１図参照）Ｎ型拡散層抵抗２の代
りに、ゲートＧを出力端側のソースＳ〔又はドレ
インＤ拡散層〕と短絡したデプレーシヨン型電界
効果トランジスタ２０を保護抵抗として用い、そ
の飽和電流特性を利用している。
りに、ゲートＧを出力端側のソースＳ〔又はドレ
インＤ拡散層〕と短絡したデプレーシヨン型電界
効果トランジスタ２０を保護抵抗として用い、そ
の飽和電流特性を利用している。
第２図ｂの等価回路図中抵抗Rlで示した部分
は、同図ａの断面構造の中にｌで示したドレイン
Ｄ部での電界集中をさけるために設けた部分に相
当する。このような構造ではゲートがソースに接
続されているために、入力電圧に対する入出力間
の抵抗は、第３図に示すＢ線のように変化する。
同図のＡ線は第１図の従来例で用いた拡散層抵抗
の特性を示したものである。第３図から明らかに
なるように第２図に示した回路構成では、保護抵
抗の抵抗値が電圧クランプ素子６の降服電圧BVD
を超えた後は入力電圧にほぼ比例して大きくなる
ため、第１図の従来例よりも大きなゲート保護機
能が得られる。しかしながら、この保護抵抗を構
成するMOST２０自体が、入力にかかつたサー
ジ電圧でゲート絶縁膜が破壊されやすいこと、及
び電界集中を避けるために設けたｌで示した部分
の加工寸法にばらつきが生じるとゲート保護回路
の直列抵抗が大きく変動するなどの問題点が残さ
れていた。
は、同図ａの断面構造の中にｌで示したドレイン
Ｄ部での電界集中をさけるために設けた部分に相
当する。このような構造ではゲートがソースに接
続されているために、入力電圧に対する入出力間
の抵抗は、第３図に示すＢ線のように変化する。
同図のＡ線は第１図の従来例で用いた拡散層抵抗
の特性を示したものである。第３図から明らかに
なるように第２図に示した回路構成では、保護抵
抗の抵抗値が電圧クランプ素子６の降服電圧BVD
を超えた後は入力電圧にほぼ比例して大きくなる
ため、第１図の従来例よりも大きなゲート保護機
能が得られる。しかしながら、この保護抵抗を構
成するMOST２０自体が、入力にかかつたサー
ジ電圧でゲート絶縁膜が破壊されやすいこと、及
び電界集中を避けるために設けたｌで示した部分
の加工寸法にばらつきが生じるとゲート保護回路
の直列抵抗が大きく変動するなどの問題点が残さ
れていた。
本発明は、これら従来の回路構成に於ける問題
点を解消し、保護機能が大きく、かつ通常動作時
に於いては直列抵抗の小さいゲート保護回路を提
供することを目的とするものである。
点を解消し、保護機能が大きく、かつ通常動作時
に於いては直列抵抗の小さいゲート保護回路を提
供することを目的とするものである。
上記の目的を達成するために本発明のゲート保
護回路では、保護抵抗を接合型電界効果トランジ
スタ（以下Ｊ−FETと略記する。）で構成した。
護回路では、保護抵抗を接合型電界効果トランジ
スタ（以下Ｊ−FETと略記する。）で構成した。
以下本発明を実施例によつて詳細に説明する。
第４図は本発明の実施例を示すもので、同図ａ
は要部断面構造図、ｂはその等価回路図である。
保護抵抗部分は、Ｐ型基板３の表面にＮ型不純物
層１１を形成し、その中に入、出力端子１，５と
接続するN+層１２，１３および上記２つのN+層
の間に形成したP+層１４からなり、P+層１４は
端子１５を介して基板と同電位（VBB）にバイア
スされる。等価回路的には、第４図ｂに示すよう
にゲートＧを基板と同電位（VBB）としたＪ−
FETで表わされる。このような構造に於いてゲ
ートＧが基板電位（VBB）にバイアスされたＪ−
FETにより構成された抵抗の特性は第３図に示
すＣ線のようになる。すなわち、入力電圧が電圧
クランプ素子６の降服電圧BVDを超えると第２図
の回路と同じ動作（Ｂ線）を行なうのに対し、通
常動作（信号振幅ｅ）の領域における抵抗は例え
ば1/2程度にすることができる。この通常動作領
域における抵抗の違いは次のように説明できる。
は要部断面構造図、ｂはその等価回路図である。
保護抵抗部分は、Ｐ型基板３の表面にＮ型不純物
層１１を形成し、その中に入、出力端子１，５と
接続するN+層１２，１３および上記２つのN+層
の間に形成したP+層１４からなり、P+層１４は
端子１５を介して基板と同電位（VBB）にバイア
スされる。等価回路的には、第４図ｂに示すよう
にゲートＧを基板と同電位（VBB）としたＪ−
FETで表わされる。このような構造に於いてゲ
ートＧが基板電位（VBB）にバイアスされたＪ−
FETにより構成された抵抗の特性は第３図に示
すＣ線のようになる。すなわち、入力電圧が電圧
クランプ素子６の降服電圧BVDを超えると第２図
の回路と同じ動作（Ｂ線）を行なうのに対し、通
常動作（信号振幅ｅ）の領域における抵抗は例え
ば1/2程度にすることができる。この通常動作領
域における抵抗の違いは次のように説明できる。
保護抵抗を構成する第２図の従来例のデプレー
シヨン型MOSTと本発明のＪ−FETのソース・
ドレイン電流を表す式は共に、通常動作領域（線
形領域）において次の式(1)で近似できる（デプレ
ーシヨン型MOSTについてはA.S.Grove著
「Physics and Technology of Semiconductor
Device」John wiley＆Sons、1967の式（11.10）
を、Ｊ−FETについてはR.D.Middlebrook、
「Asimple derivation of field−effect
transiistor characteristics」、Proc.IEEE、
vol.51、pp.1116−1147、Aug.1963の式(1)を参
照）。
シヨン型MOSTと本発明のＪ−FETのソース・
ドレイン電流を表す式は共に、通常動作領域（線
形領域）において次の式(1)で近似できる（デプレ
ーシヨン型MOSTについてはA.S.Grove著
「Physics and Technology of Semiconductor
Device」John wiley＆Sons、1967の式（11.10）
を、Ｊ−FETについてはR.D.Middlebrook、
「Asimple derivation of field−effect
transiistor characteristics」、Proc.IEEE、
vol.51、pp.1116−1147、Aug.1963の式(1)を参
照）。
IDS≒β（VGSＳ−VTH）VDS ……式(1)
この式(1)に、第２図の従来例のデプレーシヨン
型MOSTの「ゲートとソースが短絡している」
という条件VGS＝０を代表して式を変形すると、 IDS≒β（−VTH）VD−β（−VTH）VS……式(2) が得られる。さらに、式(2)と１／Ｒ＝∂IDS／∂VD
の関係から Ｒ＝１／β（｜−VTH｜） が得られる。よつて、入力出力間抵抗Ｒは一定で
ある。
型MOSTの「ゲートとソースが短絡している」
という条件VGS＝０を代表して式を変形すると、 IDS≒β（−VTH）VD−β（−VTH）VS……式(2) が得られる。さらに、式(2)と１／Ｒ＝∂IDS／∂VD
の関係から Ｒ＝１／β（｜−VTH｜） が得られる。よつて、入力出力間抵抗Ｒは一定で
ある。
一方、式(1)に、本発明のＪ−FETの「ゲート
は固定バイアスに設定されている」という条件
VGS≠０を代表して式を変形すると、 IDS≒β（VG−VD−VTH）（VD−VS） ……式(3) が得られる。さらに、式(3)と１／Ｒ＝∂＝IDS／
∂VDの関係から Ｒ＝１／β（−VD＋VG−VTH） ここで、VD≪VG−VTH が得られる。よつて、入出力間抵抗Ｒは、VDの
増加とともに増加する。
は固定バイアスに設定されている」という条件
VGS≠０を代表して式を変形すると、 IDS≒β（VG−VD−VTH）（VD−VS） ……式(3) が得られる。さらに、式(3)と１／Ｒ＝∂＝IDS／
∂VDの関係から Ｒ＝１／β（−VD＋VG−VTH） ここで、VD≪VG−VTH が得られる。よつて、入出力間抵抗Ｒは、VDの
増加とともに増加する。
以上の式において、
β：チヤネルコンダクタンス
VGS：ゲート・ソース間電圧
VTH：しきい電圧
VDS：ドレイン・ソース間電圧
VD：ドレイン電圧
VS：ソース電圧
VG：ゲート電圧
Ｒ：ソース・ドレイン間抵抗（入出力間抵抗）
である。
以上式により、第２図の従来例と本発明とは通
常動作領域での入出力間抵抗Ｒの変化の仕方が異
なることを説明したが、これを定性的に説明する
と次のようになる。電圧クランプ素子が降服して
いないので、第２図の従来例および本発明の
FETの両者共、ドレインに入力電圧がかかると、
ソースには容量性負荷がかけられる（直流的には
抵抗無限大）。その結果、ソースの電圧は入力電
圧に追随して上昇する。また、FETではゲー
ト・ソース間の電圧を変えてチヤネルの断面積を
変え入出力間抵抗Ｒを制御するが、第２図の従来
例ではゲートとソース間の電圧は0Vなので、チ
ヤネルの電面積は殆ど変化しない。したがつて、
Ｂ線に示すように、入出力間抵抗Ｒは入力電圧の
増加にかかわらず殆ど一定である。これに対し
て、本発明ではゲートが固定バイアスに設定され
ているため、ソースの電位が入力電圧に追随して
上昇すると、その分、ゲートとソース間の電圧は
負の方向に大きくなり、その結果として、チヤネ
ルの断面積もその分だけ小さくなる。したがつ
て、Ｃ線に示すように、入出力間抵抗Ｒは入力電
圧の増加とともに増加する。
常動作領域での入出力間抵抗Ｒの変化の仕方が異
なることを説明したが、これを定性的に説明する
と次のようになる。電圧クランプ素子が降服して
いないので、第２図の従来例および本発明の
FETの両者共、ドレインに入力電圧がかかると、
ソースには容量性負荷がかけられる（直流的には
抵抗無限大）。その結果、ソースの電圧は入力電
圧に追随して上昇する。また、FETではゲー
ト・ソース間の電圧を変えてチヤネルの断面積を
変え入出力間抵抗Ｒを制御するが、第２図の従来
例ではゲートとソース間の電圧は0Vなので、チ
ヤネルの電面積は殆ど変化しない。したがつて、
Ｂ線に示すように、入出力間抵抗Ｒは入力電圧の
増加にかかわらず殆ど一定である。これに対し
て、本発明ではゲートが固定バイアスに設定され
ているため、ソースの電位が入力電圧に追随して
上昇すると、その分、ゲートとソース間の電圧は
負の方向に大きくなり、その結果として、チヤネ
ルの断面積もその分だけ小さくなる。したがつ
て、Ｃ線に示すように、入出力間抵抗Ｒは入力電
圧の増加とともに増加する。
以上の説明から明らかになるように、降服時の
入出力間抵抗が等しい場合、通常動作領域での入
出力間抵抗は本発明の方が小さく、第２図の従来
例に比べ約1/2に小さくできる。従つて、本発明
によれば、第２図の回路と同程度のゲート保護特
性をもち、しかもゲート保護抵抗による信号遅延
が1/2程度のゲート保護回路を実現することがで
きる。また、保護抵抗を構成するＪ−FETは
MOSTに比べ特性の揃つたものが作り易く、か
つサージ電圧によつて破壊されにくいので、従来
の問題点が全て解消できる。
入出力間抵抗が等しい場合、通常動作領域での入
出力間抵抗は本発明の方が小さく、第２図の従来
例に比べ約1/2に小さくできる。従つて、本発明
によれば、第２図の回路と同程度のゲート保護特
性をもち、しかもゲート保護抵抗による信号遅延
が1/2程度のゲート保護回路を実現することがで
きる。また、保護抵抗を構成するＪ−FETは
MOSTに比べ特性の揃つたものが作り易く、か
つサージ電圧によつて破壊されにくいので、従来
の問題点が全て解消できる。
なお、上記実施例では、Ｊ−FETのゲートＧ
（端子１５）を基板と同電圧とし、P+N接合が逆
バイアス状態となる固定バイアスに設定したが、
例えば0Vにバイアスしても同様の効果を得るこ
とができる。
（端子１５）を基板と同電圧とし、P+N接合が逆
バイアス状態となる固定バイアスに設定したが、
例えば0Vにバイアスしても同様の効果を得るこ
とができる。
第５図は本発明の他の実施例を示すもので、同
図ａは断面構造図、ｂは等価回路図である。なお
図面を簡略化するため要部構成のみ示し、保護さ
れるMOS ICのトランジスタ等の図示は省略し
た。
図ａは断面構造図、ｂは等価回路図である。なお
図面を簡略化するため要部構成のみ示し、保護さ
れるMOS ICのトランジスタ等の図示は省略し
た。
本実施例に於いては、図から明らかなように、
保護抵抗部分はＪ−FETで構成し、電圧クラン
プ素子にシヨツトキーダイオード１６を用いてい
る。シヨツトキーダイオード１６はＮ型不純物層
にアルミニウム（Al）等の金属を直接接触させ
て作ることができる。このシヨツトキーダイオー
ドの逆方向耐圧を５〜30V程度に設定すればシヨ
ツトキーダイオードのオン抵抗は第４図の
MOSTを使つた電圧クランプ素子のオン抵抗に
比較して十分小さくすることができるため出力を
効果的にクランプすることができる。
保護抵抗部分はＪ−FETで構成し、電圧クラン
プ素子にシヨツトキーダイオード１６を用いてい
る。シヨツトキーダイオード１６はＮ型不純物層
にアルミニウム（Al）等の金属を直接接触させ
て作ることができる。このシヨツトキーダイオー
ドの逆方向耐圧を５〜30V程度に設定すればシヨ
ツトキーダイオードのオン抵抗は第４図の
MOSTを使つた電圧クランプ素子のオン抵抗に
比較して十分小さくすることができるため出力を
効果的にクランプすることができる。
以上説明したように、本発明によれば過大なサ
ージ電圧によつても保護抵抗、電圧クランプ素子
が破壊されることなく、特に高速用ICに於いて
有用なゲート保護回路が得られる。
ージ電圧によつても保護抵抗、電圧クランプ素子
が破壊されることなく、特に高速用ICに於いて
有用なゲート保護回路が得られる。
なお、以上の説明では便宜上トランジスタの導
電型や各部印加電圧の極性を規定して説明した
が、これに限定されるものではなく、導電型や印
加電圧の極性を反対にした場合にも本発明が適用
されることは勿論である。
電型や各部印加電圧の極性を規定して説明した
が、これに限定されるものではなく、導電型や印
加電圧の極性を反対にした場合にも本発明が適用
されることは勿論である。
第１図及び第２図は従来のゲート保護回路を示
すもので、それぞれａは断面構造図、ｂは等価回
路図である。第３図は保護抵抗の特性図、第４
図、及び第５図は本発明のゲート保護回路を示す
もので、それぞれａは要部断面構造図、ｂは等価
回路図である。 １……入力端子、３……基板、５……出力端
子、６……電圧クランプ素子、７……ゲート、８
……MOS型電界効果トランジスタ、１５……端
子、１６……シヨツトキーダイオード。
すもので、それぞれａは断面構造図、ｂは等価回
路図である。第３図は保護抵抗の特性図、第４
図、及び第５図は本発明のゲート保護回路を示す
もので、それぞれａは要部断面構造図、ｂは等価
回路図である。 １……入力端子、３……基板、５……出力端
子、６……電圧クランプ素子、７……ゲート、８
……MOS型電界効果トランジスタ、１５……端
子、１６……シヨツトキーダイオード。
Claims (1)
- 【特許請求の範囲】 １ 入力端子と、MOS型電界効果トランジスタ
と、該MOS型電界効果トランジスタのゲートに
接続された電圧クランプ素子と、該MOS型電界
効果トランジスタのゲートと上記入力端子との間
に接続された抵抗体を有する該MOS型電界効果
トランジスタのゲート保護回路において、上記抵
抗体は接合型電界効果トランジスタからなり、該
接合型電界効果トランジスタのソースおよびドレ
インの一方が上記MOS型電界効果トランジスタ
のゲートと接続し、他方が上記入力端子と接続
し、かつ上記接合型電界効果トランジスタのゲー
ト電位は固定バイアスに設定されていることを特
徴とするゲート保護回路。 ２ 上記電圧クランプ素子はシヨツトキーダイオ
ードである特許請求の範囲第１項記載のゲート保
護回路。 ３ 上記電圧クランプ素子はゲートとソースが短
絡されたMOS型電界効果トランジスタである特
許請求の範囲第１項記載のゲート保護回路。 ４ 上記電圧クランプ素子はP+N+接合ダイオー
ドである特許請求の範囲第１項記載のゲート保護
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160325A JPS5980973A (ja) | 1983-09-02 | 1983-09-02 | ゲ−ト保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160325A JPS5980973A (ja) | 1983-09-02 | 1983-09-02 | ゲ−ト保護回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022334A Division JP2669245B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980973A JPS5980973A (ja) | 1984-05-10 |
| JPH0531313B2 true JPH0531313B2 (ja) | 1993-05-12 |
Family
ID=15712517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160325A Granted JPS5980973A (ja) | 1983-09-02 | 1983-09-02 | ゲ−ト保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980973A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281553A (en) * | 1987-07-02 | 1994-01-25 | Bull, S.A. | Method for controlling the state of conduction of an MOS transistor of an integrated circuit |
| JPH01262654A (ja) * | 1988-04-14 | 1989-10-19 | Toshiba Corp | 半導体装置 |
| US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
| GB8911360D0 (en) * | 1989-05-17 | 1989-07-05 | Sarnoff David Res Center | Electronic charge protection devices |
| EP0472647A4 (en) * | 1989-05-17 | 1992-12-23 | Sharp Corporation | Voltage stress alterable esd protection structure |
| JPH0376263A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | ウエハスケール集積回路装置 |
| JP2669245B2 (ja) * | 1992-02-07 | 1997-10-27 | 株式会社日立製作所 | 半導体装置 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139513A (ja) * | 1974-10-01 | 1976-04-02 | Ishikawajima Harima Heavy Ind | Kensozaisuratsujiperetaijingusochi |
-
1983
- 1983-09-02 JP JP58160325A patent/JPS5980973A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139513A (ja) * | 1974-10-01 | 1976-04-02 | Ishikawajima Harima Heavy Ind | Kensozaisuratsujiperetaijingusochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5980973A (ja) | 1984-05-10 |
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