KR970053847A - 반도체 장치용 정전기 방지회로 및 그 제조방법 - Google Patents

반도체 장치용 정전기 방지회로 및 그 제조방법 Download PDF

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Abstract

정전기 방지회로는 반도체 집직회로 장치의 성능을 저하시키지 않으면서 고전위의 정전기를 효과적으로 방지 할 수 있다. 이를 위하여, 상기 정전기 방지회로는 제1 및 제2트랜지스터의 사이에 접속된 저항을 이용한다. 상기 제1트랜지스터는 패드상의 전압신호를 바이패스하고, 제2트랜지스터는 상기 패드상에 고전압의 정전기가 유입되었는가를 검출하고 그 결과에 따라 상기 제1트랜지스터를 선택적으로 구동한다. 그리고 상기 저항은 상기 제2트랜지스터로부터 상기 제1트랜지스터쪽으로 인가되는 신호의 전류량을 제한하여, 높은 전압의 정전기를 효과적으로 방지하도록 한다.

Description

반도체 장치용 정전기 방지회로 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 반도체 장치용 정전기 방지회로도.

Claims (8)

  1. 내부 집적회로와 접속된 패드를 갖는 반도체 집적회로 장치에 있어서, 상기 패드상의 전압신호를 바이패스하기 위한 제1트랜지스터와, 상기 패드상에 고전압의정전기가 유입되었는가를 검출하고 그 결과에 따라 상기 제1트랜지스터를 선택적으로 구동하기 위한 제2트랜지스터와, 상기 제2트랜지스터로부터 상기 제1트랜지스터쪽으로 인가되는 신호의 전류량을 제한하기 위한 저항을 구비한 것을 특징으로 하는 정전기 방지회로.
  2. 제1항에 있어서, 상기 저항이 높은 저항값을 갖도록 된 것을 특징으로 하는 정전기 방지회로.
  3. 제1항에 있어서, 상기 제1트랜지스터가 상기 패드에 접속된 드레인, 상기 기저전위에 접속된 소오스 및 상기 저항에 접속된 게이트를 구비하고, 상기 제2트랜지스터가 상기 패드에 공통 접속된 게이트 및 드레인과 그리고 상기 저항을 경유하여 상기 제1NMOS 트랜지스터의 게이트에 접속된 소오스를 구비하는 것을 특징으로 하는 정전기 방지회로.
  4. 제3항에 있어서, 상기 제1트랜지스터가 상기 제2트랜지스터보다 낮은 문턱전압을 갖도록 된 것을 특징으로 하는 정전기 방지회로.
  5. 제4항에 있어서, 상기 제1트랜지스터가 박막의 게이트 산화막을 갖는 NMOS 트랜지스터로 된 것을 특징으로 하는 정전기 방지회로.
  6. 제4항에 있어서, 상기 제2트랜지스터가 필드산화막을 게이트 절연막으로 갖는 NMOS 트랜지스터로된 것을 특징으로 하는 정전기 방지회로.
  7. 반도체 기판위에 집적회로를 형성하기 위한 반도체 집적회로 장치 제조방법에 있어서, 상기 반도체 기판의 상부에 필드산화막 및 산화물 박막을 형성하는 과정과, 상기 필드 산화막과 인접하고 서로 상반된 위치의 상기 반도체 기판의 표면층에 형성된 제1 및 제2불순물 영역들과, 상기 필드산화막과 무관하고 서로 일정간격만큼 이격되도록 상기 반도체 기판의 표면층에 형성된 제3 및 제4불순물 영역들을 형성하는 과정과, 상기 필드산화막의 상부에 위치하는 제1게이트 전극과, 상기 제3 및 제4불순물 확산영역들 사이의 상기 산화물 박막의 상부에 제2게이트 전극을 형성하는 과정과, 상기 게이트 전극들 및 상기 산화물 박막의 상부에 평탄화된 제1절연층을 형성하는 과정과, 상기 절연층의 상부에 저항을 형성하는 과정과, 상기 저항을 상기 제2불순물 확산영역 및 상기 제2게이트 전극에 접속시키는 제1배선과, 상기 제4불순물 확산영역을 기저전위에 접속시키는 제2배선과, 그리고 상기 제1 및 제3불순물 확산영역 및 상기 제1게이트 전극을 접속시키는 제3배선을 형성하는 과정과, 상기 제3배선과 접속되도록 패드를 형성하는 과정을 구비한 것을 특징으로 하는 정전기 방지회로 제조방법.
  8. 제7항에 있어서, 상기 저항이 폴리실리콘에 의하여 형성된 것을 특징으로 하는 정전기 방지회로 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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