JPS6231509B2 - - Google Patents
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- Publication number
- JPS6231509B2 JPS6231509B2 JP55017480A JP1748080A JPS6231509B2 JP S6231509 B2 JPS6231509 B2 JP S6231509B2 JP 55017480 A JP55017480 A JP 55017480A JP 1748080 A JP1748080 A JP 1748080A JP S6231509 B2 JPS6231509 B2 JP S6231509B2
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- JP
- Japan
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- gate
- protection diode
- voltage
- protection
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- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、デユアルゲート、金属―半導体
（MES）電界効果型トランジスタ（FET）の保護
回路に関し、ゲートの耐サージ性を高くすること
を目的とする。
（MES）電界効果型トランジスタ（FET）の保護
回路に関し、ゲートの耐サージ性を高くすること
を目的とする。
デユアルゲートFETは、FETの中で、AGCの
容易さ、帰還容量の低減化のために極めて重要な
位置を占めている。従来は、シリコン（Si）を素
材とする金属―酸化膜―半導体（MOS）FETが
主流であつたが、近年、Siよりも、高周波特性に
優れたガリウムヒ素（GaAs）を素材とする
MESFETの開発が栄んである。ところでこのよ
うなデユアルゲートFETは、民生機器に使用す
る場合、受信フロント・エンドに使用されること
が多いため、かなり大きなサージ・エネルギーが
加えられても、破壊しない必要がある。
MOSFET、MESFET共に、特に高周波トランジ
スタの場合、民生機器において一般に要求される
耐サージエネルギー（約60eng）に比べ、極めて
弱いのが普通である。そこで、Si―MOSFETに
おいては、第１図に示すように第１ゲート１とゲ
ート２、および第２ゲート３とドレイン４間に並
列に、逆直列（バツク・トウ・バツク）に接続さ
れた２個の保護ダイオード５をつないでいる。
容易さ、帰還容量の低減化のために極めて重要な
位置を占めている。従来は、シリコン（Si）を素
材とする金属―酸化膜―半導体（MOS）FETが
主流であつたが、近年、Siよりも、高周波特性に
優れたガリウムヒ素（GaAs）を素材とする
MESFETの開発が栄んである。ところでこのよ
うなデユアルゲートFETは、民生機器に使用す
る場合、受信フロント・エンドに使用されること
が多いため、かなり大きなサージ・エネルギーが
加えられても、破壊しない必要がある。
MOSFET、MESFET共に、特に高周波トランジ
スタの場合、民生機器において一般に要求される
耐サージエネルギー（約60eng）に比べ、極めて
弱いのが普通である。そこで、Si―MOSFETに
おいては、第１図に示すように第１ゲート１とゲ
ート２、および第２ゲート３とドレイン４間に並
列に、逆直列（バツク・トウ・バツク）に接続さ
れた２個の保護ダイオード５をつないでいる。
GaAs MESFETの場合にも、同様に保護ダイ
オードを接続すれば、ゲートの耐サージ性を高め
ることが可能である。しかし、MESFETの場
合、MOSFETとは異なり、ゲート、ソース間の
電圧―電流特性は第２図に示すとおり非対称であ
り、通常逆方向でしか使用しない。このため、第
２図中点線で示すような、順逆共に対称なツエナ
ー電圧を有する保護ダイオードでは、どうして
も、逆方向の耐サージ性に比べ、順方向の耐サー
ジ性の改善が不十分である。これを改善するため
には、２個のダイオードを逆直列に接続せず、負
のゲート電圧が印加された時にのみ働くように１
個のダイオードだけを接続すれば良い。しかしな
がら、デユアルゲートMESFETでは、動作時に
第２ゲート３とソース２との間は＋2V〜3V順方
向にバイアスされることもあるため、この場合に
は、２個の保護ダイオードを、逆直列に接続する
必要があるが、従来のように２個の保護ダイオー
ドを単に逆直列に接続したのでは、前述のよう
に、順方向のサージ耐圧を十分高めることができ
ない。
オードを接続すれば、ゲートの耐サージ性を高め
ることが可能である。しかし、MESFETの場
合、MOSFETとは異なり、ゲート、ソース間の
電圧―電流特性は第２図に示すとおり非対称であ
り、通常逆方向でしか使用しない。このため、第
２図中点線で示すような、順逆共に対称なツエナ
ー電圧を有する保護ダイオードでは、どうして
も、逆方向の耐サージ性に比べ、順方向の耐サー
ジ性の改善が不十分である。これを改善するため
には、２個のダイオードを逆直列に接続せず、負
のゲート電圧が印加された時にのみ働くように１
個のダイオードだけを接続すれば良い。しかしな
がら、デユアルゲートMESFETでは、動作時に
第２ゲート３とソース２との間は＋2V〜3V順方
向にバイアスされることもあるため、この場合に
は、２個の保護ダイオードを、逆直列に接続する
必要があるが、従来のように２個の保護ダイオー
ドを単に逆直列に接続したのでは、前述のよう
に、順方向のサージ耐圧を十分高めることができ
ない。
一方、GaAs MESFETの場合、FETと保護ダ
イオードをモノリシツクに形成することが製作上
難かしいため、FETとは別のチツプ上に保護ダ
イオードを構成し、これをパツケージ上で配線す
る構成がとられている。この場合、MESFETで
は接地電極がソースになるため、保護ダイオード
５は、第３図に示すように、第２ゲート３の方も
ソース２との間に並列に接続される。
イオードをモノリシツクに形成することが製作上
難かしいため、FETとは別のチツプ上に保護ダ
イオードを構成し、これをパツケージ上で配線す
る構成がとられている。この場合、MESFETで
は接地電極がソースになるため、保護ダイオード
５は、第３図に示すように、第２ゲート３の方も
ソース２との間に並列に接続される。
本発明は、デユアルゲートMESFETの保護ダ
イオードに関する以上の不都合に鑑みてなされた
ものである。本発明ではツエナー電圧がV1，V2
（V1＜V2）と異なる２つのダイオードを並直列に
接続し、第３図に示すように、第１ゲートとソー
ス間、および第２ゲートとソース間に並列に接続
する。サージ耐圧は、ツエナー電圧が低い程、保
護ダイオードに吸収されるサージ、エネルギーが
増大するため増大する。従つて、本発明によれば
２個の保護ダイオードが異るツエナー電圧を有す
るため、順方向の耐サージ性を、逆方向と同程度
にまで、向上させることが可能である。
イオードに関する以上の不都合に鑑みてなされた
ものである。本発明ではツエナー電圧がV1，V2
（V1＜V2）と異なる２つのダイオードを並直列に
接続し、第３図に示すように、第１ゲートとソー
ス間、および第２ゲートとソース間に並列に接続
する。サージ耐圧は、ツエナー電圧が低い程、保
護ダイオードに吸収されるサージ、エネルギーが
増大するため増大する。従つて、本発明によれば
２個の保護ダイオードが異るツエナー電圧を有す
るため、順方向の耐サージ性を、逆方向と同程度
にまで、向上させることが可能である。
このような、逆直列保護ダイオードは、単にツ
エナー電圧の異なる２個のｐ―ｎ接合ダイオード
を配線してもよいが、第５図に示すように構成す
ることも可能である。
エナー電圧の異なる２個のｐ―ｎ接合ダイオード
を配線してもよいが、第５図に示すように構成す
ることも可能である。
まずp+（n+）基板６上に成長したｐ（ｎ）―エ
ピタキシヤル層７中に、ｎ（p-）層８、n-（ｐ）
層９を連続に拡散もしくはイオン注入により形成
する。しかるのち電極p+（n+）領域１０を形成す
れば、ツエナー電圧は接合を形成する領域の濃度
が大きい程低くなるから、ｎ層８とp+層１０で
得られるダイオードn-層９とp+層１０で得られ
るダイオードのツエナー電圧は、後者の方が低く
なり、第４図に示すような非対称のツエナー電圧
を有する保護ダイオードが構成できる。
ピタキシヤル層７中に、ｎ（p-）層８、n-（ｐ）
層９を連続に拡散もしくはイオン注入により形成
する。しかるのち電極p+（n+）領域１０を形成す
れば、ツエナー電圧は接合を形成する領域の濃度
が大きい程低くなるから、ｎ層８とp+層１０で
得られるダイオードn-層９とp+層１０で得られ
るダイオードのツエナー電圧は、後者の方が低く
なり、第４図に示すような非対称のツエナー電圧
を有する保護ダイオードが構成できる。
本発明の実施例として、Sip+基板を用いて、
V1＝5V、V2＝8Vに設計した保護ダイオードを試
作し、第３図のようにパツケージ上でハイブリツ
ドに配線した結果、耐サージ・エネルギーは、順
方向、逆方向共に100engにまで向上することが
認められた。
V1＝5V、V2＝8Vに設計した保護ダイオードを試
作し、第３図のようにパツケージ上でハイブリツ
ドに配線した結果、耐サージ・エネルギーは、順
方向、逆方向共に100engにまで向上することが
認められた。
第１図は従来のMOSFETの保護ダイオードの
接続図、第２図はMESFETのゲート―ソース間
電流―電圧特性図、第３図はGaAs MESFETの
保護ダイオードの接続図、第４図は本発明の
MESFETのゲート―ソース間電流―電圧特性
図、第５図は本発明の一実施例を示す構成図であ
る。 １……第１ゲート、２……ソース、３……第２
ゲート、４……ドレイン、５……保護ダイオー
ド、６……p+基板、７……ｐ層、８……ｎ層、
９……n-層、１０……p+層（電極）。
接続図、第２図はMESFETのゲート―ソース間
電流―電圧特性図、第３図はGaAs MESFETの
保護ダイオードの接続図、第４図は本発明の
MESFETのゲート―ソース間電流―電圧特性
図、第５図は本発明の一実施例を示す構成図であ
る。 １……第１ゲート、２……ソース、３……第２
ゲート、４……ドレイン、５……保護ダイオー
ド、６……p+基板、７……ｐ層、８……ｎ層、
９……n-層、１０……p+層（電極）。
Claims (1)
- １ デユアル・ゲート・シヨツトキー障壁型電界
効果型トランジスタの二個のゲートとソース間の
それぞれに、２つのダイオードが互に逆方向に直
列接続されてなる保護ダイオードが、接続され、
前記保護ダイオードのツエナー電圧は、前記ゲー
トに順方向の電圧が印加される方向における値
が、前記ゲートに逆方向の電圧が印加される方向
における値よりも小さいことを特徴とする電界効
果型トランジスタの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1748080A JPS56114373A (en) | 1980-02-14 | 1980-02-14 | Protection circuit of fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1748080A JPS56114373A (en) | 1980-02-14 | 1980-02-14 | Protection circuit of fet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114373A JPS56114373A (en) | 1981-09-08 |
| JPS6231509B2 true JPS6231509B2 (ja) | 1987-07-08 |
Family
ID=11945159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1748080A Granted JPS56114373A (en) | 1980-02-14 | 1980-02-14 | Protection circuit of fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114373A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851577A (ja) * | 1981-09-22 | 1983-03-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS59100579A (ja) * | 1982-12-01 | 1984-06-09 | Matsushita Electronics Corp | 半導体装置 |
| JPS60257174A (ja) * | 1984-06-01 | 1985-12-18 | Nec Corp | 半導体装置 |
| JPS63151090A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electronics Corp | ホ−ル効果半導体装置 |
| KR100266838B1 (ko) * | 1991-11-28 | 2000-09-15 | 이데이 노부유끼 | 전계효과형 트랜지스터 |
-
1980
- 1980-02-14 JP JP1748080A patent/JPS56114373A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114373A (en) | 1981-09-08 |
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