JPS60223167A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60223167A JPS60223167A JP7845084A JP7845084A JPS60223167A JP S60223167 A JPS60223167 A JP S60223167A JP 7845084 A JP7845084 A JP 7845084A JP 7845084 A JP7845084 A JP 7845084A JP S60223167 A JPS60223167 A JP S60223167A
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- gate
- voltage
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- Pending
Links
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、高耐圧ゲートを可能としノイズマージンや論
理振幅を大きくとれる半導体装置に関するものである。
理振幅を大きくとれる半導体装置に関するものである。
［背景技術］
半導体装置、特に電界効果トランジスタ（以下ＦＥＴと
記す）のノイズマージンや論理振幅は、ＦＥＴのしきい
値電圧やゲートの順方向耐圧によって制限される。たと
えばＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ ＴはＳｉト
ランジスタに比べて２倍以上の高速スイッチング速度を
持つが、ＭＥＳＦＥＴとしてショットキ接合をその制御
に使用しているため、ＦＥＴのゲート部分にショットキ
バリアポテンシャル以上の電圧を印加できない。ショッ
トキ接合ゲートを有したＭＥＳＦＥＴのこのような問題
点は、ＰＮ接合ゲートをもつＦ Ｅ Ｔ Ｋ対しても同
様にあてはまる。具体的には、Ｅ（エンハンスメント）
タイプＭＥＳＦＥＴのしきい値電圧は通常０．１ｖ位で
あり、Ｄ（デプレション）タイプＭＥＳＦＥＴのそれは
約−１，０７位である。また、シ旦ットキバリアの順方
向耐圧は約０．７ｖである。このため、ノイズマージン
や論理振幅等が大きくとれず、回路構成やプロセス条件
等の制約が大きかった（たとえば、雑誌［日経エレクト
ロニクス」１９８２年１１月８日号２１０５〜１２７な
ど）。
記す）のノイズマージンや論理振幅は、ＦＥＴのしきい
値電圧やゲートの順方向耐圧によって制限される。たと
えばＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ ＴはＳｉト
ランジスタに比べて２倍以上の高速スイッチング速度を
持つが、ＭＥＳＦＥＴとしてショットキ接合をその制御
に使用しているため、ＦＥＴのゲート部分にショットキ
バリアポテンシャル以上の電圧を印加できない。ショッ
トキ接合ゲートを有したＭＥＳＦＥＴのこのような問題
点は、ＰＮ接合ゲートをもつＦ Ｅ Ｔ Ｋ対しても同
様にあてはまる。具体的には、Ｅ（エンハンスメント）
タイプＭＥＳＦＥＴのしきい値電圧は通常０．１ｖ位で
あり、Ｄ（デプレション）タイプＭＥＳＦＥＴのそれは
約−１，０７位である。また、シ旦ットキバリアの順方
向耐圧は約０．７ｖである。このため、ノイズマージン
や論理振幅等が大きくとれず、回路構成やプロセス条件
等の制約が大きかった（たとえば、雑誌［日経エレクト
ロニクス」１９８２年１１月８日号２１０５〜１２７な
ど）。
［発明の目的］
本発明の目的は、ＰＮ接合ゲートあるいはショットキ接
合ゲートを有するＦＥＴにおいて、ゲート耐圧向上を可
能とした半導体装置を提供するものである。
合ゲートを有するＦＥＴにおいて、ゲート耐圧向上を可
能とした半導体装置を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ＰＮ接合ゲートあるいはショットキ接合ゲー
トを有するＦＥＴを形成した半導体もしくは半絶縁性基
板に容量を形成し、この容量をＰＮ接合ゲートあるいは
ショットキ接合ゲートに対して直列に接続しこの容量を
介してゲートにゲート電圧を印加する構成の半導体装置
としたので、ゲートに印加される電圧はこの容量とゲー
ト接合容量とによって分圧される。したがってゲート高
耐圧化を達成しノイズマージンや論理振幅を大幅に改善
することができる。
トを有するＦＥＴを形成した半導体もしくは半絶縁性基
板に容量を形成し、この容量をＰＮ接合ゲートあるいは
ショットキ接合ゲートに対して直列に接続しこの容量を
介してゲートにゲート電圧を印加する構成の半導体装置
としたので、ゲートに印加される電圧はこの容量とゲー
ト接合容量とによって分圧される。したがってゲート高
耐圧化を達成しノイズマージンや論理振幅を大幅に改善
することができる。
さらに、本発明の好ましい実施態様によれば、ショット
キ接合を形成するゲート金属上に絶縁膜を形成し、この
絶縁膜上にゲート電圧が印加されるゲート電極を形成し
ている。このため、ショットキ接合部分に形成される空
乏層容量と前記絶縁膜による容量とによる分圧効果によ
り実効的にショットキ接合部分の印加電圧を抑えること
ができる。
キ接合を形成するゲート金属上に絶縁膜を形成し、この
絶縁膜上にゲート電圧が印加されるゲート電極を形成し
ている。このため、ショットキ接合部分に形成される空
乏層容量と前記絶縁膜による容量とによる分圧効果によ
り実効的にショットキ接合部分の印加電圧を抑えること
ができる。
［実施例］
以下本発明め半導体装置をＧａＡｓＭＥＳＦＥＴに適用
した好ましい一実施例を図面を参照して説明する。
した好ましい一実施例を図面を参照して説明する。
図において符号１はＧ ａ Ａ ｓ半絶縁性基板である
。この基板の一主面には公知のプロセスを用いてＳｔの
イオン打込みによるＮ型チャネル層２および高濃度Ｎ＋
型層３が形成されている。符号４および５は各々ソース
およびドレイン電極であり、符号６はショットキ接合を
構成するためのゲート金属である。符号７は５ｉ０２．
シリコンナイトライド等の絶縁保護膜である。ソース・
ドレイン電極４，５およびゲート金属６は、Ｔｉ 、Ｗ
、ＷＳｉ２．あるいはＭＯ等を用いることができる。
。この基板の一主面には公知のプロセスを用いてＳｔの
イオン打込みによるＮ型チャネル層２および高濃度Ｎ＋
型層３が形成されている。符号４および５は各々ソース
およびドレイン電極であり、符号６はショットキ接合を
構成するためのゲート金属である。符号７は５ｉ０２．
シリコンナイトライド等の絶縁保護膜である。ソース・
ドレイン電極４，５およびゲート金属６は、Ｔｉ 、Ｗ
、ＷＳｉ２．あるいはＭＯ等を用いることができる。
これまでの構造は従来のＧ ａ Ａ ｓ Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔと同じである。そしてゲート金属６の下方の
Ｎ型ヂャネル層２にはゲート電圧を印加することによっ
て空乏層８が広がることとなる。
Ｆ Ｅ Ｔと同じである。そしてゲート金属６の下方の
Ｎ型ヂャネル層２にはゲート電圧を印加することによっ
て空乏層８が広がることとなる。
本発明の好ましい実施例によれば、ゲート金属６の上部
に絶縁膜９が形成され、さらにこの絶縁膜９の上部にゲ
ート電極１０が形成されている。
に絶縁膜９が形成され、さらにこの絶縁膜９の上部にゲ
ート電極１０が形成されている。
絶縁膜９は、たとえば、５ｉ０２膜、シリコンナイトラ
イド膜等を用い、ゲート電極１０は導電体の金属を用い
ている。プロセスとしては、リフトオフによるゲート電
極１０の形成やドライエツチングによるゲート電極１０
の形成等公知の手段を用いて容易に実現することができ
る。このように従来のＭＥＳＦＥＴ構造のゲート部分に
５ｉ０２等の絶縁膜９を挿入したＭｅｔａｌ・Ｉ ｎｓ
ｕｌａｔｏｒ−Ｍｅ−ｔａｌ −Ｓ ｅｍｉｃｏｎｄｕ
ｃｔｏｒ構造としたのが本実施例の構成である。
イド膜等を用い、ゲート電極１０は導電体の金属を用い
ている。プロセスとしては、リフトオフによるゲート電
極１０の形成やドライエツチングによるゲート電極１０
の形成等公知の手段を用いて容易に実現することができ
る。このように従来のＭＥＳＦＥＴ構造のゲート部分に
５ｉ０２等の絶縁膜９を挿入したＭｅｔａｌ・Ｉ ｎｓ
ｕｌａｔｏｒ−Ｍｅ−ｔａｌ −Ｓ ｅｍｉｃｏｎｄｕ
ｃｔｏｒ構造としたのが本実施例の構成である。
ところで、このようなダブルゲート構造としたＭＥＳＦ
ＥＴにソース・ドレイン電極４，５およびゲート電極１
０の各々の端子１１，１２，１３に１図示するようにゲ
ート電圧Ｖｇｓおよびソース・ドレイン電圧ＶＳＤを印
加することによって、空乏層８が形成される一空乏層８
の容量を０２、また絶縁層９の容量をＣＩとすると、シ
ョットキ接合部にかかる電圧Ｖは、 Ｖ ＝ （Ｃ１／ Ｃ＋ ＋ Ｃ２） Ｖｇｓとしてあ
られすことができる。このため、ショットキ接合部には
ゲート電圧Ｖｇｓが直接かかることなく、２個の直列接
続された容量ＣｌＣ２によって分圧され■のみがかかる
。
ＥＴにソース・ドレイン電極４，５およびゲート電極１
０の各々の端子１１，１２，１３に１図示するようにゲ
ート電圧Ｖｇｓおよびソース・ドレイン電圧ＶＳＤを印
加することによって、空乏層８が形成される一空乏層８
の容量を０２、また絶縁層９の容量をＣＩとすると、シ
ョットキ接合部にかかる電圧Ｖは、 Ｖ ＝ （Ｃ１／ Ｃ＋ ＋ Ｃ２） Ｖｇｓとしてあ
られすことができる。このため、ショットキ接合部には
ゲート電圧Ｖｇｓが直接かかることなく、２個の直列接
続された容量ＣｌＣ２によって分圧され■のみがかかる
。
Ｃ１の値は絶縁膜９の材料、膜厚、面積によって決定さ
れ所望の値をとることができるｓ Ｃ＋の値を小さくす
ればショットキ接合部にかかる電圧を小さくすることが
できるので、ショットキバリアの順方向電圧約０．７ｖ
を越えた任意のＶｇｓをゲートの端子１２に印加するこ
とができる。当然Ｖｇｓを５ｖ程度にまで上げることも
可能である。
れ所望の値をとることができるｓ Ｃ＋の値を小さくす
ればショットキ接合部にかかる電圧を小さくすることが
できるので、ショットキバリアの順方向電圧約０．７ｖ
を越えた任意のＶｇｓをゲートの端子１２に印加するこ
とができる。当然Ｖｇｓを５ｖ程度にまで上げることも
可能である。
ＭＥＳＦＥＴの高速性を損なうことなく、Ｃ１と０２の
容量比を適切に設定するよう絶縁膜９等のパラメータを
決定することが可能である。
容量比を適切に設定するよう絶縁膜９等のパラメータを
決定することが可能である。
本実施例においては、絶縁膜９をゲート金属６の上部に
形成したが、単独で基板１に形成してこの容量を配線に
よって端子１２とゲート金属６との間に直列接続するこ
とも当然可能である。また、ショットキ接合ゲートに限
らずＰＮ接合ゲートの接合型ＦＥＴに対しても同様の実
施例を実現できる。
形成したが、単独で基板１に形成してこの容量を配線に
よって端子１２とゲート金属６との間に直列接続するこ
とも当然可能である。また、ショットキ接合ゲートに限
らずＰＮ接合ゲートの接合型ＦＥＴに対しても同様の実
施例を実現できる。
［効果］
ゲート金属とゲート電圧が印加される端子との間に容量
を介在させたので、この容量とゲート接合容量とによっ
てゲート電圧が分圧されゲート接合容量にかかる実効的
な電圧を低くすることができる。従って、ゲート接合の
耐圧を向上させることができノイズマージンや論理振幅
を大幅に改善しうるという効果が得られる。
を介在させたので、この容量とゲート接合容量とによっ
てゲート電圧が分圧されゲート接合容量にかかる実効的
な電圧を低くすることができる。従って、ゲート接合の
耐圧を向上させることができノイズマージンや論理振幅
を大幅に改善しうるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
ＰＮ接合ゲートやショットキ接合ゲートを有したＦＥＴ
に適用できる。たとえば、５−ＲＡＭ。
に適用できる。たとえば、５−ＲＡＭ。
Ｄ−ＲＡＭ、ゲートアレイ回路、通信用素子や高速化の
必要なＭＥＳＦＥＴに適用できる。
必要なＭＥＳＦＥＴに適用できる。
図は本発明の半導体装置をＧ ａ Ａ ｓ −Ｍ Ｅ
Ｓ ＦＥＴに適用した場合の一実施例を示す素子断面と
その動作を説明するための図である。
Ｓ ＦＥＴに適用した場合の一実施例を示す素子断面と
その動作を説明するための図である。
Claims (1)
- 【特許請求の範囲】 １、ＰＮ接合ゲートまたはショットキ接合ゲートを有す
る電界効果型トランジスタと、ゲート電圧が印加される
端子と前記ゲートとの間に直列接続される容量とを同一
基板上に形成したことを特徴とする半導体装置。 ２、前記ショットキ接合ゲートを構成するゲート金属上
に絶縁膜を形成し、この絶縁膜上に前記端子に接続され
るゲート電極を形成し、もって前記容量をこの絶縁膜に
よって形成したことを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7845084A JPS60223167A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7845084A JPS60223167A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60223167A true JPS60223167A (ja) | 1985-11-07 |
Family
ID=13662370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7845084A Pending JPS60223167A (ja) | 1984-04-20 | 1984-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223167A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350448A (en) * | 1992-04-25 | 1994-09-27 | Merck Patent Gesellschaft Mit Beschrankter Haftung | Electrically conductive pigments |
| EP1199334A1 (de) | 2000-10-19 | 2002-04-24 | MERCK PATENT GmbH | Verfahren zur Herstellung elektrisch leitfähiger Pigmente |
| US6632276B1 (en) | 1994-10-01 | 2003-10-14 | Merck Patent Gesellschaft Mit Beschrankter Haftung | Conductive pigments |
| JP2011187840A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-04-20 JP JP7845084A patent/JPS60223167A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350448A (en) * | 1992-04-25 | 1994-09-27 | Merck Patent Gesellschaft Mit Beschrankter Haftung | Electrically conductive pigments |
| US6632276B1 (en) | 1994-10-01 | 2003-10-14 | Merck Patent Gesellschaft Mit Beschrankter Haftung | Conductive pigments |
| EP1199334A1 (de) | 2000-10-19 | 2002-04-24 | MERCK PATENT GmbH | Verfahren zur Herstellung elektrisch leitfähiger Pigmente |
| JP2011187840A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体装置 |
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