JPH0379874B2 - - Google Patents
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- JPH0379874B2 JPH0379874B2 JP57044814A JP4481482A JPH0379874B2 JP H0379874 B2 JPH0379874 B2 JP H0379874B2 JP 57044814 A JP57044814 A JP 57044814A JP 4481482 A JP4481482 A JP 4481482A JP H0379874 B2 JPH0379874 B2 JP H0379874B2
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- 230000015556 catabolic process Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims 1
- 230000001681 protective effect Effects 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Description
【発明の詳細な説明】
この発明は、絶縁ゲート電界効果トランジスタ
のゲートを保護するためのゲート保護回路に関
し、保護用トランジスタのゲート破壊を防止して
保護機能を向上させたものである。
のゲートを保護するためのゲート保護回路に関
し、保護用トランジスタのゲート破壊を防止して
保護機能を向上させたものである。
従来、静電気充電等によつて絶縁ゲート電界効
果トランジスタのゲート絶縁膜が破壊されるのを
防止するため、第１図乃至第３図に示すような各
種のゲート保護回路が提案されている。
果トランジスタのゲート絶縁膜が破壊されるのを
防止するため、第１図乃至第３図に示すような各
種のゲート保護回路が提案されている。
第１図の回路において、保護されるべき絶縁ゲ
ート電界効果トランジスタＴのゲートには、入力
抵抗Ｒを介して入力端子INが接続されると共に、
保護用の絶縁ゲート電界効果トランジスタT1の
ゲート及びドレインが接続され、トランジスタＴ
及びT1のソースは基準電位点に接続されている。
一般に、トランジスタT1のゲート絶縁膜はトラ
ンジスタＴのゲート絶縁膜より厚く形成されてお
り、トランジスタT1は入力端子INへの通常の入
力に応じてオンしないようになつている。
ート電界効果トランジスタＴのゲートには、入力
抵抗Ｒを介して入力端子INが接続されると共に、
保護用の絶縁ゲート電界効果トランジスタT1の
ゲート及びドレインが接続され、トランジスタＴ
及びT1のソースは基準電位点に接続されている。
一般に、トランジスタT1のゲート絶縁膜はトラ
ンジスタＴのゲート絶縁膜より厚く形成されてお
り、トランジスタT1は入力端子INへの通常の入
力に応じてオンしないようになつている。
入力端子INに過大入力が加わると、トランジ
スタT1がオンし、トランジスタＴのゲートには
入力電圧を入力抵抗Ｒ及びトランジスタT1のオ
ン抵抗で分圧したものに相当する低い電圧が加わ
ることになる。このため、トランジスタＴのゲー
ト絶縁膜は破壊を免れる。
スタT1がオンし、トランジスタＴのゲートには
入力電圧を入力抵抗Ｒ及びトランジスタT1のオ
ン抵抗で分圧したものに相当する低い電圧が加わ
ることになる。このため、トランジスタＴのゲー
ト絶縁膜は破壊を免れる。
しかしながら、第１図の回路では、入力抵抗Ｒ
を大きくするか、トランジスタT1のオン抵抗を
小さくするかしないと、十分な保護効果が得られ
ない欠点がある。特に、高速動作が要求される集
積回路では、入力抵抗Ｒを大きくできないため、
トランジスタT1のサイズを大きくする必要があ
つて、実用的でないものである。
を大きくするか、トランジスタT1のオン抵抗を
小さくするかしないと、十分な保護効果が得られ
ない欠点がある。特に、高速動作が要求される集
積回路では、入力抵抗Ｒを大きくできないため、
トランジスタT1のサイズを大きくする必要があ
つて、実用的でないものである。
第２図の回路は、ゲート絶縁膜の薄い被保護ト
ランジスタＴのゲートにゲート絶縁膜の薄い保護
用電界効果トランジスタT2のドレインを接続す
ると共に、トランジスタT2のゲート及びソース
を基準電位点に接続したもので、入力端子INか
ら入力抵抗Ｒを介して過大入力が加わると、トラ
ンジスタT2がドレイン−ソース間突抜け又はド
レイン接合破壊により入力抵抗Ｒに比べて十分に
低い抵抗となることによりトランジスタＴのゲー
ト保護が達成されるようになつている。
ランジスタＴのゲートにゲート絶縁膜の薄い保護
用電界効果トランジスタT2のドレインを接続す
ると共に、トランジスタT2のゲート及びソース
を基準電位点に接続したもので、入力端子INか
ら入力抵抗Ｒを介して過大入力が加わると、トラ
ンジスタT2がドレイン−ソース間突抜け又はド
レイン接合破壊により入力抵抗Ｒに比べて十分に
低い抵抗となることによりトランジスタＴのゲー
ト保護が達成されるようになつている。
この第２図の回路は高速集積回路等においてか
なりの保護効果を発揮しうるものであるが、プロ
セス技術の進歩に伴つて微細化が進むにつれてゲ
ート絶縁膜の厚さが薄くなつてくると、トランジ
スタT2のドレインに瞬時に高電圧が加わつたと
きにトランジスタT2のゲート−ドレイン間で絶
縁膜が破壊され、保護機能が失われる欠点があ
る。
なりの保護効果を発揮しうるものであるが、プロ
セス技術の進歩に伴つて微細化が進むにつれてゲ
ート絶縁膜の厚さが薄くなつてくると、トランジ
スタT2のドレインに瞬時に高電圧が加わつたと
きにトランジスタT2のゲート−ドレイン間で絶
縁膜が破壊され、保護機能が失われる欠点があ
る。
第３図の回路は、被保護トランジスタＴのゲー
トにゲート絶縁膜の薄い保護用電界効果トランジ
スタT3のドレインを接続すると共に、トランジ
スタT3のソースを基準電位点に接続し、トラン
ジスタT3のゲートには入力端子INにゲート及び
ドレインが接続されたゲート絶縁膜の厚い電界効
果トランジスタT4のソースを接続したものであ
る。この回路においては、入力端子INに過大入
力が加わると、瞬時にトランジスタT4がオンし、
トランジスタT3のゲートにはそのスレツシヨル
ド電圧をVTH、入力電圧をVINとすると、VIN−
VTHなる電圧が加わる。このVIN−VTHなる電圧が
トランジスタT3のスレツシヨルド電圧より十分
高いと、トランジスタT3はオンして低抵抗にな
り、この低抵抗と入力抵抗Ｒとの分圧作用により
トランジスタＴのゲート電圧は低く抑えられ、ゲ
ート保護が達成される。
トにゲート絶縁膜の薄い保護用電界効果トランジ
スタT3のドレインを接続すると共に、トランジ
スタT3のソースを基準電位点に接続し、トラン
ジスタT3のゲートには入力端子INにゲート及び
ドレインが接続されたゲート絶縁膜の厚い電界効
果トランジスタT4のソースを接続したものであ
る。この回路においては、入力端子INに過大入
力が加わると、瞬時にトランジスタT4がオンし、
トランジスタT3のゲートにはそのスレツシヨル
ド電圧をVTH、入力電圧をVINとすると、VIN−
VTHなる電圧が加わる。このVIN−VTHなる電圧が
トランジスタT3のスレツシヨルド電圧より十分
高いと、トランジスタT3はオンして低抵抗にな
り、この低抵抗と入力抵抗Ｒとの分圧作用により
トランジスタＴのゲート電圧は低く抑えられ、ゲ
ート保護が達成される。
しかしながら、第３図の回路においても、入力
電圧が非常に高くなると、VIN−VTHなる電圧が
上昇してトランジスタT3のゲート絶縁破壊を発
生させ、この結果として第３図の回路は等価的に
第２図のようになる。このため、第２図について
前述したと同様にしてトランジスタT3のゲート
−ドレイン間で絶縁膜が破壊され、保護機能が失
われることがある。
電圧が非常に高くなると、VIN−VTHなる電圧が
上昇してトランジスタT3のゲート絶縁破壊を発
生させ、この結果として第３図の回路は等価的に
第２図のようになる。このため、第２図について
前述したと同様にしてトランジスタT3のゲート
−ドレイン間で絶縁膜が破壊され、保護機能が失
われることがある。
この発明の目的は、保護用トランジスタのゲー
ト破壊を防止して保護機能を向上させた新規なゲ
ート保護回路を提供することにある。
ト破壊を防止して保護機能を向上させた新規なゲ
ート保護回路を提供することにある。
この発明によるゲート保護回路は、保護用トラ
ンジスタのゲートにそのゲート破壊電圧より低い
耐圧を有する半導体素子を接続したことを特徴と
するもので、以下、添付図面に示す実施例につい
て詳述する。
ンジスタのゲートにそのゲート破壊電圧より低い
耐圧を有する半導体素子を接続したことを特徴と
するもので、以下、添付図面に示す実施例につい
て詳述する。
第４図は、この発明の一実施例によるゲート保
護回路を示すもので、IN，Ｒ，Ｔは第１図〜第
３図と同様にそれぞれ入力端子、入力抵抗、被保
護トランジスタを示す。
護回路を示すもので、IN，Ｒ，Ｔは第１図〜第
３図と同様にそれぞれ入力端子、入力抵抗、被保
護トランジスタを示す。
トランジスタＴのゲート及び基準電位点にはゲ
ート絶縁膜の薄い保護用電界効果トランジスタ
T5のドレイン及びソースがそれぞれ接続され、
トランジスタT5のゲートには入力端子INにゲー
ト及びドレインが接続されたゲート絶縁膜の厚い
電界効果トランジスタT6のソースが接続されて
いる。また、トランジスタT5のゲートには、ゲ
ート及びソースが基準電位点に接続されたゲート
絶縁膜の薄い電界効果トランジスタT7のドレイ
ンが接続されると共に、ゲート及びソースが基準
電位点に接続されたゲート絶縁膜の薄い電界効果
トランジスタT8のドレインが接続されている。
トランジスタT7はトランジスタT5を保護するた
めのものであつて、T7のドレイン−ソース間突
抜け電圧又はドレイン接合破壊電圧はT5のゲー
ト破壊電圧より低くなつている。なお、トランジ
スタＴ，T5〜T7はいずれもエンハンスメント型
のものであり、トランジスタT8はデプリーシヨ
ン型のものである。
ート絶縁膜の薄い保護用電界効果トランジスタ
T5のドレイン及びソースがそれぞれ接続され、
トランジスタT5のゲートには入力端子INにゲー
ト及びドレインが接続されたゲート絶縁膜の厚い
電界効果トランジスタT6のソースが接続されて
いる。また、トランジスタT5のゲートには、ゲ
ート及びソースが基準電位点に接続されたゲート
絶縁膜の薄い電界効果トランジスタT7のドレイ
ンが接続されると共に、ゲート及びソースが基準
電位点に接続されたゲート絶縁膜の薄い電界効果
トランジスタT8のドレインが接続されている。
トランジスタT7はトランジスタT5を保護するた
めのものであつて、T7のドレイン−ソース間突
抜け電圧又はドレイン接合破壊電圧はT5のゲー
ト破壊電圧より低くなつている。なお、トランジ
スタＴ，T5〜T7はいずれもエンハンスメント型
のものであり、トランジスタT8はデプリーシヨ
ン型のものである。
いま、入力端子INに過大入力が加わるものと
すると、第３図の場合と同様にトランジスタT6
が瞬時にオンし、トランジスタT5は入力電圧か
らトランジスタT6のスレツシヨルド電圧を差引
いた電圧に応じてオンする。このため、トランジ
スタＴのゲートには入力電圧を入力抵抗Ｒとトラ
ンジスタT5のオン抵抗とで分圧した低い電圧が
加わることになり、トランジスタＴのゲート保護
が達成される。
すると、第３図の場合と同様にトランジスタT6
が瞬時にオンし、トランジスタT5は入力電圧か
らトランジスタT6のスレツシヨルド電圧を差引
いた電圧に応じてオンする。このため、トランジ
スタＴのゲートには入力電圧を入力抵抗Ｒとトラ
ンジスタT5のオン抵抗とで分圧した低い電圧が
加わることになり、トランジスタＴのゲート保護
が達成される。
ここで、入力電圧が非常に高いものとすると、
第３図について前述したように、トランジスタ
T5のゲート電圧が上昇してT5のゲート絶縁破壊
が生ずるおそれがある。しかしながら、この発明
によれば、トランジスタT5のゲートにそのゲー
ト破壊電圧より低い耐圧を有するトランジスタ
T7を接続してあるので、T5のゲート絶縁破壊が
未然に防止される。この場合、トランジスタT7
はオン抵抗が小さくなるように形成する必要がな
いので、サイズを小さくすることができ、好都合
である。なお、トランジスタT7の代りに、ダイ
オード等の他の半導体素子を用いることもでき
る。
第３図について前述したように、トランジスタ
T5のゲート電圧が上昇してT5のゲート絶縁破壊
が生ずるおそれがある。しかしながら、この発明
によれば、トランジスタT5のゲートにそのゲー
ト破壊電圧より低い耐圧を有するトランジスタ
T7を接続してあるので、T5のゲート絶縁破壊が
未然に防止される。この場合、トランジスタT7
はオン抵抗が小さくなるように形成する必要がな
いので、サイズを小さくすることができ、好都合
である。なお、トランジスタT7の代りに、ダイ
オード等の他の半導体素子を用いることもでき
る。
トランジスタT8は通常入力に応じてトランジ
スタT5がオンしないようにするために高抵抗の
抵抗素子として挿入されたものであり、他の方法
によつて形成された抵抗素子であつてもよい。
スタT5がオンしないようにするために高抵抗の
抵抗素子として挿入されたものであり、他の方法
によつて形成された抵抗素子であつてもよい。
なお、トランジスタT6のゲート電極はメタル
でも他の電極材料（多結晶シリコン等）でもよ
い。しかし、多結晶シリコンを用いる場合には、
オフセツトゲート構造にするのが好ましい。すな
わち、多結晶シリコンをゲート電極とするシリコ
ンゲートプロセスでは、ソース・ドレイン拡散が
薄いゲート絶縁膜上に配置した多結晶シリコン層
を介して実行されるので、ソース領域及びドレイ
ン領域のゲート近傍部分が薄いゲート絶縁膜を介
してゲート電極と対向することになり、ゲート絶
縁膜の破壊が生じやすくなるが、オフセツトゲー
ト構造を採用すれば、このようなゲート絶縁膜の
破壊を防止できる。
でも他の電極材料（多結晶シリコン等）でもよ
い。しかし、多結晶シリコンを用いる場合には、
オフセツトゲート構造にするのが好ましい。すな
わち、多結晶シリコンをゲート電極とするシリコ
ンゲートプロセスでは、ソース・ドレイン拡散が
薄いゲート絶縁膜上に配置した多結晶シリコン層
を介して実行されるので、ソース領域及びドレイ
ン領域のゲート近傍部分が薄いゲート絶縁膜を介
してゲート電極と対向することになり、ゲート絶
縁膜の破壊が生じやすくなるが、オフセツトゲー
ト構造を採用すれば、このようなゲート絶縁膜の
破壊を防止できる。
以上のように、この発明によれば、保護用トラ
ンジスタのゲート破壊が未然に防止されるので、
高い入力電圧についても十分な保護機能が得られ
る効果がある。
ンジスタのゲート破壊が未然に防止されるので、
高い入力電圧についても十分な保護機能が得られ
る効果がある。
第１図、第２図及び第３図は、それぞれ従来の
ゲート保護回路を示す回路図、第４図は、この発
明の一実施例によるゲート保護回路を示す回路図
である。 IN…入力端子、Ｒ…入力抵抗、Ｔ，T1〜T8…
絶縁ゲート電界効果トランジスタ。
ゲート保護回路を示す回路図、第４図は、この発
明の一実施例によるゲート保護回路を示す回路図
である。 IN…入力端子、Ｒ…入力抵抗、Ｔ，T1〜T8…
絶縁ゲート電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート電界効果トランジスタのゲートを
保護するためのゲート保護回路であつて、 (a) 入力端子と、 (b) 前記トランジスタのゲートと前記入力端子と
の間に接続された入力抵抗と、 (c) 前記トランジスタのゲートと基準電位点との
間に接続された第１の絶縁ゲート電界効果トラ
ンジスタと、 (d) ゲート及びドレインが前記入力端子に接続さ
れると共にソースが前記第１の絶縁ゲート電界
効果トランジスタのゲートに接続され、前記入
力端子への過大入力に応じて前記第１の絶縁ゲ
ート電界効果トランジスタを導通させる第２の
絶縁ゲート電界効果トランジスタと、 (e) 前記第１の絶縁ゲート電界効果トランジスタ
のゲートと前記基準電位点との間に接続され、
前記第１の絶縁ゲート電界効果トランジスタの
ゲート破壊電圧より低い耐圧を有する半導体素
子と、 (f) 前記第１の絶縁ゲート電界効果トランジスタ
のゲートと前記基準電位点との間に接続され、
前記入力端子への通常入力に応じて前記第１の
絶縁ゲート電界効果トランジスタがオンしない
ようにする抵抗素子と をそなえたゲート保護回路。 ２ 特許請求の範囲第１項に記載のゲート保護回
路であつて、 前記半導体素子が前記第１の絶縁ゲート電界効
果トランジスタのゲート破壊電圧より低い突抜け
電圧又は接合破壊電圧を有する第３の絶縁ゲート
電界効果トランジスタからなり、この第３の絶縁
ゲート電界効果トランジスタのゲート及びソース
が前記基準電位点に且つドレインが前記第１の絶
縁ゲート電界効果トランジスタのゲートにそれぞ
れ接続されているゲート保護回路。 ３ 特許請求の範囲第１項又は第２項に記載のゲ
ート保護回路であつて、 前記抵抗素子がデプリーシヨン型の第４の絶縁
ゲート電界効果トランジスタからなり、この第４
の絶縁ゲート電界効果トランジスタのゲート及び
ソースが前記基準電位点に且つドレインが前記第
１の絶縁ゲート電界効果トランジスタのゲートに
それぞれ接続されているゲート保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044814A JPS58162065A (ja) | 1982-03-20 | 1982-03-20 | ゲ−ト保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044814A JPS58162065A (ja) | 1982-03-20 | 1982-03-20 | ゲ−ト保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58162065A JPS58162065A (ja) | 1983-09-26 |
| JPH0379874B2 true JPH0379874B2 (ja) | 1991-12-20 |
Family
ID=12701893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57044814A Granted JPS58162065A (ja) | 1982-03-20 | 1982-03-20 | ゲ−ト保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58162065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4571703B1 (ja) * | 2009-09-02 | 2010-10-27 | 久雄 泉 | 家庭用ろ過湯貯湯槽装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| JPS63157472A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 入力端子保護回路 |
| JPH061894B2 (ja) * | 1987-10-31 | 1994-01-05 | 日本電気株式会社 | サンプルホールド回路 |
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
| JP4221991B2 (ja) * | 2002-10-07 | 2009-02-12 | 富士電機デバイステクノロジー株式会社 | 半導体集積回路装置 |
-
1982
- 1982-03-20 JP JP57044814A patent/JPS58162065A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4571703B1 (ja) * | 2009-09-02 | 2010-10-27 | 久雄 泉 | 家庭用ろ過湯貯湯槽装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58162065A (ja) | 1983-09-26 |
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