JPS63157472A - 入力端子保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置における入力端子保護回路に関す
るものである。

従来の技術 近年、半導体集積回路の大規模化、高集積化に伴い、Ｍ
Ｏ８型半導体集積回路素子の微細化、薄膜化への動きが
著しい。ＭＯ８型半導体集積回路では、一般に、微細化
に際して、トランジスタ特性を維持するために比例縮小
側により、ゲート絶縁膜を薄（、ソース、ドレイン拡散
の拡散深さを小さくする。その結果、ゲートおよび拡散
層の破壊耐圧が低くなり、特に入出力端子の静電破壊耐
圧（サージ耐圧）が低下する。このように、高集積化さ
れたＭＯ８型半導体集積回路においては、入出力端子の
静電破壊に対する耐性をいかにして維持または向上せし
めるかが、高信頼性化への一要件となっている。

以下に、従来の入力端子保護回路について説明する。（
以下では、ＮチャネルＭＯ８の場合について全て例示す
る） 第３図は、従来の入力端子保護回路の構成をブロック１
に、被保護回路２およびサージ発生回路３と共に示す。

第４図は、第３図の回路における各ノードＮ１．Ｎ２の
波形を模式的に示した図である。

第３図において、ブロック１で示される入力端子保護回
路は、トランジスタＱＩと抵抗Ｒ１とによって構成され
る。ノードＮ１は入力端子であり、これに対しノードＮ
２が保護回路を通った後の内部人力ノードである。ブロ
ック２は、内部人力ノードＮ２に接続される入力回路す
なわち、被保護回路を例示したもので、トランジスタＱ
２．Ｑ３からなり、ここでは、ノードＮ２にトランジス
タＱ２のゲート電極が接続されている。ここで、入力端
子（ノードＮ＋）にサージ電圧が印加された場合につい
て、第３図の入力端子保護回路の動作を説明すると次の
ようになる。第３図におけるブロック３は、入力端子の
ノードＮ１へのサージ電圧印加の様子を示すための等価
回路である。ブロック３は、コンデンサＣｓ、一定電圧
の電源ｖＳ、スイッチＳｔ、ｓ２により構成される。こ
こで、第４図の時刻ｔｏ以前においてスイッチＳ１がオ
ン、Ｓ２がオフ状態であり、時刻ｔｏ以後スイッチＳ１
がオフ、Ｓ２がオンとなる場合を考える。すなわち、時
刻ｔｏ以前においてコンデンサＣＳに充電された電圧Ｖ
Ｓに相当する電荷が、時刻ｔｏにおいて入力端子Ｎ１に
印加されることになる。（電圧ＶＳのサージが印加され
る。）もし、ブロック１の保護回路がなく、ノードＮ１
が直接トランジスタＱ２のゲートに接続されていれば、
時刻ｔｏにおいて電圧ＶｓがそのままトランジスタＱ２
のゲートに印加されることになり、このときｖｓがトラ
ンジスタＱ２のゲート耐圧より大きければ、トランジス
タＱ２のゲート絶縁膜が破壊されることになる。しかし
ながら、第３図の保護回路を用いることで、第４図の時
刻ｔｏ−ｔ、では、抵抗Ｒ１とノードＮ２の浮遊容ｌ１
Ｌ（トランジスタＱ２のゲート容量、トランジスタＱ１
のドレイン拡散容量、配線容量等の総和で構成される）
値とで決まる時定数により、ノードＮ２の電位上昇が抑
えられ、ノードＮ２の電位がトランジスタＱ１のドレイ
ン耐圧（Ｖ２）に達する時刻ｔ１以降は、トランジスタ
Ｑ１のドレイン・基板間またはドレイン・ソース間に流
れるブレークダウン電流により、ノードＮ２の電位はｖ
２以上には上昇しない。ここで、トランジスタＱ１のド
レイン耐圧が、トランジスタＱ２．のゲート耐圧よりも
低い値であれば、ノードＮ２の電位はトランジスタＱ２
のゲート耐圧以下に抑えられることになり、前述のよう
なゲート絶縁膜の破壊は生じなくなる。また、抵抗Ｒ１
の値を充分大きくすることで、抵抗Ｒ１およびトランジ
スタＱＩに流れる電流が制限されるため、この保護回路
に過大な電流が流れることも防止できる。

以上説明した従来の構成によれば、入力端子保護回路を
付加したことによる機能、すなわち、ゲート耐圧に比べ
てはるかに高いサージ耐圧を実現できる。しかしながら
、第４図でノードＮ　Ｉ　＊　Ｎ　２の波形を示すよう
に、この回路では、ノードＮ１にサージ電圧が印加され
た初期段階すなわち時刻ｔｏ＝ｔ＋におけるノードＮ２
の電位上昇の抑制効果および時刻ｔ１以降での抵抗Ｒ＋
による電流制限効果にサージ耐圧が大きく依存しており
、抵抗Ｒ１の抵抗値、材質、形状などがサージ耐圧に多
大の影響をおよぼす。すなわち、もし抵抗Ｒ１の抵抗値
が小さければ、ノードＮ２の電位がトランジスタＱ２の
ゲート耐圧以上に上昇し、ゲート破壊が生ずる、もしく
は、トランジスタＱ１のブレークダウン時に抵抗Ｒ１に
過大な電流が流れ抵抗Ｒ＋そのものが破壊（溶断その他
）するなどの原因により、サージ耐圧が低下するおそれ
がある。これらの問題は、抵抗Ｒ＋の抵抗値を充分に太
き（すれば、解消するものであるが、Ｒ１の値を大きく
すると、通常動作時において、第３図のＲＩとノードＮ
２の浮遊容量で決まる時定数が無視できなくなり、回路
の動作スピードなどへの悪影響が出るという不都合が生
ずる。

第５図は、従来の入力端子保護回路の構成、第６図は、
第３図における各ノードの波形を模式的に示したもので
ある。第５図の回路は、第３図の回路中のブロック１に
相当する部分のみをぬき出したものであり、入力端子の
ノードＮ１にドレインを結合した保護トランジスタＱ４
が追加されたことの相違点を除けば、他は第３図の回路
と同様である。

この回路では、第６図のノードＮ＋、Ｎ：の波形に示す
ように時刻ｔｏでサージ電圧が印加された時点で、トラ
ンジスタＱ４のブレークダウンが開始（Ｖｓ＞Ｖ２と仮
定、ｖ２はトランジスタＱ１．Ｑ４のドレイン耐圧）さ
れるため、ノードＮ！の電位は、トランジスタＱ４を流
れる電流により、第４図の場合に比べて、すみやかに下
降する。従って、その分、抵抗Ｒ１およびトランジスタ
Ｑ１を通じて放電すべき電荷量が少なくなり、また第４
図と比べて同一時刻でのノードＮＩの電位も低い。

従って、第５図の回路では、抵抗Ｒ＋が比較的小さな値
でも、第３図の回路において得られたものと同様の波形
をノードＮ２において得ることができ、サージ耐圧も同
じ値となる。

発明が解決しようとする問題点 上記のような入力端子ノードＮ１に保護トランジスタが
付加された従来の構成では、第５図の従来例で述べたト
ランジスタＱ４に、トランジスタＱ１の場合における抵
抗Ｒ１のような電流制限抵抗が全くなく、入力端子ノー
ドＮ　、　Ｊ：ｌ：直接ドレインが接続されているため
、サージ印加の際の瞬時電流が、トランジスタＱ１に比
べてはるかに大きくなる。従って、トランジスタＱ４の
電流容量が小さいと、第６図に示したような、ノードＮ
１のすみやかな電位降下が期待できな（なり、結局抵抗
Ｒ１、トランジスタＱ１を通じて放電される電荷量の増
加をまねき、ノードＮ２の電位上昇による内部ゲートの
破壊に至ることになる。そこで、トランジスタＱ４は、
電流容量を太き（するために、そのゲート幅を太き（す
る必要が生ずる。その結果、入力保護回路の面精が第３
図の回路に比べ大幅に増大するという間圧が生ずる。

本発明は、上記の問題点を解消するもので、サージ耐圧
の強化を、入力端子ノードＮ１に直接保護トランジスタ
を入れるという形で図っても、レイアウト面精の増大を
きたすことがない入力端子保護回路を提供することを目
的とする。

問題点を解決するための手段 本発明は、ドレインが入力端子に接続され、ソースが固
定電位の電源に接続された第１のトランジスタと、ドレ
インが抵抗を介して前記入力端子に接続され、ソースが
前記電源に接続された第２のトランジスタの両方もしく
はどちらか一方を備え、前記第１・第２のトランジスタ
のゲートが有限の抵抗値を有する素子を介して前記電源
に接続された入力端子保護回路である。

作用 本発明によれば、半導体装置の入力端子保護回路におい
て、保護トランジスタを用いた場合に、レイアウト面精
の増大をきたすことな（高いサージ耐圧が実現できる。

実施例 第１図は、本発明の入力端子保護回路の構成、第２図は
、第１図における各ノードの波形を模式的に示したもの
である。第１図の回路は、第３図の回路中ブロック１に
相当する部分のみに対応したものである。

第１図で示す本発明の回路においては、第５図と同様に
入力端子ノードＮ１には、保護トランジスタＱ４のドレ
インおよび抵抗Ｒ１の一端が接続され、さらに抵抗Ｒ１
の他端には、保護トランジスタＱ１のドレインが接続さ
れる。ここで、トランジスタＱ１および同Ｑ４のゲート
は、第５図の従来例では接地電位に固定されていたが、
第１図の回路では、トランジスタＱ１．Ｑ４のゲートは
トランジスタＱ５のドレインに接続され、トランジスタ
Ｑ５はソースが接地され、ゲートが正の固定電圧の電源
ｖｃｃへ接続される。

このような構成により、保護トランジスタのＱｌｌ　Ｑ
４のゲートのノードＮ４は、有限のインピーダンス（抵
抗値）を有するトランジスタＱ５を介して接地されるこ
とになる。このため、第２図に示すようなサージ電圧Ｖ
ｓが入力端子のノードＮ＋に印加された場合、時刻ｔｏ
において、ノードＮ４は、いったんトランジスタＱ４の
ドレイン・ゲート間容量とノードＮ４の浮遊容量の比で
決まる電圧ｖ４に昇圧され、その後、トランジスタＱ５
のインピーダンスとノードＮ４の浮遊容量の精として定
義される特定数に従って接地電位まで放電される。その
際、時刻ｔｏから始まってノードＮ４が接地電位に復帰
するまでの期間の中で、ノードＮ４の電位がトランジス
タＱ４のしきい値電圧より高い部分においては、トラン
ジスタＱ４は導通状態となり、トランジスタＱ４のドレ
イン・ソース間を電流が流れ、この電流によってノード
Ｎ１に印加されたサージ電荷が放電される。トランジス
タＱ１についても、ゲートがトランジスタＱ４と共通で
あるため、同様にドレイン・ソース間の電流が流れる。

ここで、トランジスタＱ４のゲート幅がトランジスタＱ
１のゲート幅に比べて十分に大きいとすれば、サージ印
加時のトランジスタＱ４およびＱｌの電流容量は、Ｑ４
のゲート・ドレイン間容量、ノードＮ４の浮遊容量、ト
ランジスタＱ５のインピーダンスの王者により決まるノ
ードＮ４の電位によって決まる。従って、前記の三つの
パラメータを適切な値に設定することで、第５図の従来
例の回路の場合に比べて、トランジスタＱ４゜Ｑｌの電
流容量を容易に拡大することができ、従って、トランジ
スタＱ４．Ｑｌのゲート幅を小さくすることが可能とな
る。ただし、その際、通常動作（例えば、ノードＮ！の
電位がＯＶ〜ＩＯＶ程度での動作）時にトランジスタＱ
４．Ｑｌが導通（入力リークとなる）しないように、入
力端子ノードＮ１の電位が低い領域ではノードＮ４の電
位がトランジスタＱ４（Ｑｌ）のしきい値電位未満にな
るよう配慮する必要がある。また、第１図において、ト
ランジスタＱ５は、エンハンスメント型、デプレッショ
ン型いずれでもよいが、デプレッション型の場合の方が
、電源電圧ＶＣＣがＯｖでも有限のインピーダンスが確
保できるため有利である。なお、デプレッション型の場
合、トランジスタＱ５のゲートは接地電位でもよい。

以上のように、本実施例の回路によれば、サージ電圧印
加時において、保護トランジスタＱ４およびＱｌのゲー
ト電圧が昇圧され、トランジスタが一時的に導通状態と
なる。従って、第３図、第５図の従来例の回路において
、サージにより印加された電荷を放電するのに利用して
いた保護トランジスタのブレークダウン電流に加え、新
たにドレイン・ソース間を流れるオン電流が加わること
になり、保護トランジスタの電流容量を飛躍的に大きく
できる。その結果、従来と同等の能力を有していながら
、レイアウト面積の小さな入力保護回路が実現できるこ
とになる。

発明の効果 本発明の入力端子保護回路は、入力端子に印加された高
電圧のサージ電圧を感知して、入力保護トランジスタの
ゲート電圧を昇圧することで、トランジスタの電流容量
を大きくしたものであり、これにより、高いサージ耐圧
を維持しながら、レイアウト面積の小さい入力保護回路
が実現でき、半導体装置の小型化、高集積化への対応を
容易にするなどその実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の入力端子保護回路の構成を示す回路図
、第２図は第１図の回路中における各ノードの波形模式
図、第３図は従来の入力端子保護回路を含む構成を示す
等価回路図、第４図は第３図の回路中における各ノード
の波形模式図、第５図は別の従来例の回路構成を示す回
路図、第６図は第５図の回路中における各ノードの波形
模式図である。 １．２．３・・・・・・回路ブロック、Ｑ１〜Ｑ５・・
・・・・ＭＯＳトランジスタ、Ｒ１・・・・・・抵抗、
Ｃ５・・・・・・コンデンサ、Ｎ＋・・・・・・入力端
子ノード、Ｎ２．　Ｎ３．　Ｎ４・・・・・・回路メー
ト、ｓｌ、　ｓ２・・・・・・スイッチ。 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 第２図 ↑

Claims (1)

【特許請求の範囲】
1. 　ドレインが入力端子に接続され、ソースが固定電位の
   電源に接続された第１のトランジスタと、ドレインが抵
   抗を介して前記入力端子に接続され、ソースが前記電源
   に接続された第２のトランジスタの両方もしくはどちら
   か一方を備え、前記第１・第２のトランジスタのゲート
   が有限の抵抗値を有する素子を介して前記電源に接続さ
   れたことを特徴とする入力端子保護回路。