JPS6043026B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6043026B2 JPS6043026B2 JP54173701A JP17370179A JPS6043026B2 JP S6043026 B2 JPS6043026 B2 JP S6043026B2 JP 54173701 A JP54173701 A JP 54173701A JP 17370179 A JP17370179 A JP 17370179A JP S6043026 B2 JPS6043026 B2 JP S6043026B2
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- JP
- Japan
- Prior art keywords
- transistor
- drain
- inverter circuit
- speed
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000012535 impurity Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置、特にＭＯＳ型トランジスタを用
いた論理回路の改良に関するものである。
いた論理回路の改良に関するものである。
この種の論理回路として、１つのＭＯＳ型負荷トランジ
スタと、１つのＭＯＳ型ドライバトランジスタとを用い
たインバータ回路があり、この回路ではそのドライバト
ランジスタとＧＮＤとの間に、直列あるいは並列にトラ
ンジスタを付加させることによつて種々の論理を実現し
ている。
スタと、１つのＭＯＳ型ドライバトランジスタとを用い
たインバータ回路があり、この回路ではそのドライバト
ランジスタとＧＮＤとの間に、直列あるいは並列にトラ
ンジスタを付加させることによつて種々の論理を実現し
ている。
従来例によるインバータ回路を第１図に示してある。こ
の従来例は、ＭＯＳ型ドライバトランジスタＱ、とＭＯ
Ｓ型負荷トランジスタＱ。としてのデプレツシヨン型ト
ランジスタとを用い、トランジスタＱ１のドレインとト
ランジスタＱ２のソースとを接続させ、かつトランジス
タＱ２のゲートをそのソースに直結して構成する。こゝ
でこのインバータ回路が集積回路中で多くの論理回路と
共に用いられる場合、その出力信号が遅れる要因に、次
段論理回路のゲートのもつ容量および配線などのもつ容
量からなる負荷容量があり、このようにインバータ回路
の出力にこの種の容量Ｃが付加されると、この容量Ｃへ
の電荷の充、放電が出力信号のスピードを決定する大き
なファクタとなる。
の従来例は、ＭＯＳ型ドライバトランジスタＱ、とＭＯ
Ｓ型負荷トランジスタＱ。としてのデプレツシヨン型ト
ランジスタとを用い、トランジスタＱ１のドレインとト
ランジスタＱ２のソースとを接続させ、かつトランジス
タＱ２のゲートをそのソースに直結して構成する。こゝ
でこのインバータ回路が集積回路中で多くの論理回路と
共に用いられる場合、その出力信号が遅れる要因に、次
段論理回路のゲートのもつ容量および配線などのもつ容
量からなる負荷容量があり、このようにインバータ回路
の出力にこの種の容量Ｃが付加されると、この容量Ｃへ
の電荷の充、放電が出力信号のスピードを決定する大き
なファクタとなる。
すなわち、今インバータ回路の入力端子に’’Ｈ’’レ
ベルが入力されて、トランジスタＱ、がオン状態にある
とすると、このとき出力点ＡはＣＮＤ近傍のレベルとな
つて、負荷容量Ｃからは”電荷が放電される。
ベルが入力されて、トランジスタＱ、がオン状態にある
とすると、このとき出力点ＡはＣＮＤ近傍のレベルとな
つて、負荷容量Ｃからは”電荷が放電される。
そしてこの状態で入力端子が’’Ｌ’’レベルに変化す
ると、トランジスタＱ、がオフ状態になり、トランジス
タＱ。を通して容量Ｃへの充電が開始される。こ）でこ
の充電スピードはトランジスタＱ２のインピーダンスと
容量Ｃの大きさできまり、この充電レベルがある値以上
になると次段トランジスタをオンすることになつて、ス
ピードとして重要な意味をもつものであり、また、通常
、スピードを上げるには、トランジスタＱ２のサイズを
変更して、チャネル長を短くすること、およびチャネル
幅を大きくすることによつて達成される。続いて、入力
が’’Ｌ’’レベルから’’Ｈ’’レベルに変化すると
、トランジスタＱ、がオン状態になり、充電状態にある
容量ｃの電荷は、このトランジスタＱ、を通して放電さ
れる。
ると、トランジスタＱ、がオフ状態になり、トランジス
タＱ。を通して容量Ｃへの充電が開始される。こ）でこ
の充電スピードはトランジスタＱ２のインピーダンスと
容量Ｃの大きさできまり、この充電レベルがある値以上
になると次段トランジスタをオンすることになつて、ス
ピードとして重要な意味をもつものであり、また、通常
、スピードを上げるには、トランジスタＱ２のサイズを
変更して、チャネル長を短くすること、およびチャネル
幅を大きくすることによつて達成される。続いて、入力
が’’Ｌ’’レベルから’’Ｈ’’レベルに変化すると
、トランジスタＱ、がオン状態になり、充電状態にある
容量ｃの電荷は、このトランジスタＱ、を通して放電さ
れる。
そしてこの放電により出力は’’Ｌ’’レベルになり、
これに接続された次段トランジスタをオフ状態にする。
このスピードについても、トランジスタＱ１のオン抵抗
と容量Ｃの大きさで決まり、こ）でもまたこのスピード
を上げるには、トランジスタＱ１のサイズを変更して、
チャネル幅を大きくしかつオン状態のインピーダンスを
小さくすればよいのであるが、一方ではこれらの手段に
よると、消費電力の増大およびサイズ変更による集積回
路構成上の占有面積の増大を招くという不都合があつた
。この発明は従来のこのような実情に鑑み、ドライバト
ランジスタを通して放電する場合の高速化をサイズの変
更なしに行なえるようにしたものである。以下この発明
の一実施例につき、第２図Ａ，ｂおよび第３図Ａ，ｂを
参照して詳細に説明する。
これに接続された次段トランジスタをオフ状態にする。
このスピードについても、トランジスタＱ１のオン抵抗
と容量Ｃの大きさで決まり、こ）でもまたこのスピード
を上げるには、トランジスタＱ１のサイズを変更して、
チャネル幅を大きくしかつオン状態のインピーダンスを
小さくすればよいのであるが、一方ではこれらの手段に
よると、消費電力の増大およびサイズ変更による集積回
路構成上の占有面積の増大を招くという不都合があつた
。この発明は従来のこのような実情に鑑み、ドライバト
ランジスタを通して放電する場合の高速化をサイズの変
更なしに行なえるようにしたものである。以下この発明
の一実施例につき、第２図Ａ，ｂおよび第３図Ａ，ｂを
参照して詳細に説明する。
第２図Ａ，ｂはこの実施例を適用したインバータ回路の
レイアウト図、およびこれに対応して示した回路図であ
つて、これらの図中、２１ないし２３は例えばＮ＋領域
による一連の不純物拡散領域２４および２５はトランジ
スタＱ２，Ｑｌのチャネル領域を示しており、この実施
例ではトランジスタＱ１がオンするときの容量Ｃからの
電荷引き抜きを効果的に行なうために、特別に不純物領
域２７を設けたものである。つまりドライバトランジス
タＱ１のドレインに接する一部分に、ドレインを形成す
る不純物とは反対の導電形の不純物を注入させて、この
部分でのジャンクション耐圧を下げるようにしたもので
ある。なお２６はコンタクトを示している。前記構成で
の効果について述べる。
レイアウト図、およびこれに対応して示した回路図であ
つて、これらの図中、２１ないし２３は例えばＮ＋領域
による一連の不純物拡散領域２４および２５はトランジ
スタＱ２，Ｑｌのチャネル領域を示しており、この実施
例ではトランジスタＱ１がオンするときの容量Ｃからの
電荷引き抜きを効果的に行なうために、特別に不純物領
域２７を設けたものである。つまりドライバトランジス
タＱ１のドレインに接する一部分に、ドレインを形成す
る不純物とは反対の導電形の不純物を注入させて、この
部分でのジャンクション耐圧を下げるようにしたもので
ある。なお２６はコンタクトを示している。前記構成で
の効果について述べる。
第３図ａにおいて、トランジスタＱ１のドレイン３２に
電圧を印加したま）で、ゲート入力３１に電圧を印加し
てその値を増大させると、トランジスタＱ１のしきい値
に達した時点でチャネル電流が流れ始め、ドレイン空乏
層に電荷が注入されて第３図ｂに実線で示す従来に比較
して点線で示すようにソフトなブレークダウン現象を生
じ、その基板に流れる電流が増大し、みかけ上のブレー
クダウン電圧がこの点で非常に下がるわけである（第３
図ｂ）。今、前記したようにドレインに反対の導電形の
不純物領域をもたせると、さらにこのアバランシ工電圧
を低下させることができ、そして容量Ｃが充電されてい
るＡ点の電位では、ゲートが“゜Ｌ゛のときブレークダ
ウン現象は現われず、ゲートが゜“Ｈ゛になつてトラン
ジスタＱ１がオン状態になつた瞬間にのみ、Ａ点の電位
でもブレークダウン現象を生ずるように、前記不純物の
濃度を制御することは容易であり、このブレークダウン
現象によつて多量の電荷が基板に放電され、こ）にスピ
ードアップを図ることができるのである。
電圧を印加したま）で、ゲート入力３１に電圧を印加し
てその値を増大させると、トランジスタＱ１のしきい値
に達した時点でチャネル電流が流れ始め、ドレイン空乏
層に電荷が注入されて第３図ｂに実線で示す従来に比較
して点線で示すようにソフトなブレークダウン現象を生
じ、その基板に流れる電流が増大し、みかけ上のブレー
クダウン電圧がこの点で非常に下がるわけである（第３
図ｂ）。今、前記したようにドレインに反対の導電形の
不純物領域をもたせると、さらにこのアバランシ工電圧
を低下させることができ、そして容量Ｃが充電されてい
るＡ点の電位では、ゲートが“゜Ｌ゛のときブレークダ
ウン現象は現われず、ゲートが゜“Ｈ゛になつてトラン
ジスタＱ１がオン状態になつた瞬間にのみ、Ａ点の電位
でもブレークダウン現象を生ずるように、前記不純物の
濃度を制御することは容易であり、このブレークダウン
現象によつて多量の電荷が基板に放電され、こ）にスピ
ードアップを図ることができるのである。
このようにしてこの発明では、回路を構成するトランジ
スタのサイズに大きな変更を加えることなしに動作スピ
ードを高めることができるのであり、しかも注入される
不純物領域は、チャネル領域のドレイン近傍のごく一部
を占めるだけでよく容易に構成し得るものである。
スタのサイズに大きな変更を加えることなしに動作スピ
ードを高めることができるのであり、しかも注入される
不純物領域は、チャネル領域のドレイン近傍のごく一部
を占めるだけでよく容易に構成し得るものである。
なお前記実施例はインバータ回路について説明したが、
ドライバトランジスタとして、これを並列はたは直列も
しくはその双方の組み合わせて構成される論理回路にあ
つて、このドライバトランジスタの一部または全部のド
レイン部分に同様の不純物領域を形成した場合にも、部
分的にあるいは全面的に放電スピードを速め得ることは
勿論である。
ドライバトランジスタとして、これを並列はたは直列も
しくはその双方の組み合わせて構成される論理回路にあ
つて、このドライバトランジスタの一部または全部のド
レイン部分に同様の不純物領域を形成した場合にも、部
分的にあるいは全面的に放電スピードを速め得ることは
勿論である。
第１図は従来例によるインバータ回路の説明図、第２図
Ａ，ｂはこの発明の一実施例を適用し”たインバータ回
路のレイアウトおよびこれに対応する回路の説明図、第
３図Ａ，ｂは同上動作の説明図である。 Ｑ１・・・・・・ドライバトランジスタ、Ｑ２・・・・
・・負荷トランジスタ、Ｃ・・・・・・容量、Ａ・・・
・・・接続点、２１ないし２３・・・・・・拡散領域、
２４，２５・・・・・・各トランジスタのチャネル領域
、２６・・・・・・コンタクト、２７・・・・・不純物
領域。
Ａ，ｂはこの発明の一実施例を適用し”たインバータ回
路のレイアウトおよびこれに対応する回路の説明図、第
３図Ａ，ｂは同上動作の説明図である。 Ｑ１・・・・・・ドライバトランジスタ、Ｑ２・・・・
・・負荷トランジスタ、Ｃ・・・・・・容量、Ａ・・・
・・・接続点、２１ないし２３・・・・・・拡散領域、
２４，２５・・・・・・各トランジスタのチャネル領域
、２６・・・・・・コンタクト、２７・・・・・不純物
領域。
Claims (1)
- １ 同一基板内に形成されるＭＯＳ型負荷トランジスタ
のソースと、ＭＯＳ型ドライバトランジスタのドレイン
とを結合して構成したインバータ回路において、前記ド
ライバトランジスタのドレイン近傍のドレインに接する
部分の一部に、ドレインを形成する不純物とは反対の導
電形の不純物領域を形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173701A JPS6043026B2 (ja) | 1979-12-26 | 1979-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173701A JPS6043026B2 (ja) | 1979-12-26 | 1979-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5693361A JPS5693361A (en) | 1981-07-28 |
| JPS6043026B2 true JPS6043026B2 (ja) | 1985-09-26 |
Family
ID=15965513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54173701A Expired JPS6043026B2 (ja) | 1979-12-26 | 1979-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043026B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114313A (ja) * | 1986-10-30 | 1988-05-19 | Nec Corp | 直流クランプ回路 |
| JPS63114315A (ja) * | 1986-10-30 | 1988-05-19 | Nec Corp | 直流クランプ回路 |
| JPH01188018A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | 直流クランプ回路 |
-
1979
- 1979-12-26 JP JP54173701A patent/JPS6043026B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114313A (ja) * | 1986-10-30 | 1988-05-19 | Nec Corp | 直流クランプ回路 |
| JPS63114315A (ja) * | 1986-10-30 | 1988-05-19 | Nec Corp | 直流クランプ回路 |
| JPH01188018A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | 直流クランプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5693361A (en) | 1981-07-28 |
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