JPS5916421B2 - Ｓｏｓ ｃｍｏｓ インバ−タ - Google Patents
Ｓｏｓ ｃｍｏｓ インバ−タInfo
- Publication number
- JPS5916421B2 JPS5916421B2 JP50123549A JP12354975A JPS5916421B2 JP S5916421 B2 JPS5916421 B2 JP S5916421B2 JP 50123549 A JP50123549 A JP 50123549A JP 12354975 A JP12354975 A JP 12354975A JP S5916421 B2 JPS5916421 B2 JP S5916421B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- gate
- drain
- cmos inverter
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＳＯＳＣＭＯＳインバータに関し、集積回路に
おける高密度化に適した５０５シングルゲートＣＭＯＳ
インバータを提供するものである。
おける高密度化に適した５０５シングルゲートＣＭＯＳ
インバータを提供するものである。
ＣＭＯＳ（相補形ＭＯＳ）インバータでは、ゲート電圧
とドレイン電流の関係が逆極性であるため、一方がＯＮ
の時他方がＯＦＦとなク、ＯＮ時には非飽和状態で動作
する。
とドレイン電流の関係が逆極性であるため、一方がＯＮ
の時他方がＯＦＦとなク、ＯＮ時には非飽和状態で動作
する。
このようにいずれか一方のトランジスタが必ずＯＦＦ状
態であるためインバータに流れる電流はｐチャンネル素
子を通して負荷容量を充電する電流だけであり、定常状
態ではリーク電流しか流れないので回路の消費電力はき
わめて小さい。しかしながら、ｎ形バルクシリコンを基
板とし： てＣＭＯＳインバータを構成すると、ｎチャ
ンネルトランジスタを形成するためにｐウェルが必要と
なるのでｎチャンネル、ｐチャンネルの２つのトランジ
スタを接近させることが困難であり、また各々のトラン
ジスタのドレイン、ゲートはそれ０ ぞれメタル配線路
で短絡せねばならず、素子の小型化はなかなか困難であ
つた。
態であるためインバータに流れる電流はｐチャンネル素
子を通して負荷容量を充電する電流だけであり、定常状
態ではリーク電流しか流れないので回路の消費電力はき
わめて小さい。しかしながら、ｎ形バルクシリコンを基
板とし： てＣＭＯＳインバータを構成すると、ｎチャ
ンネルトランジスタを形成するためにｐウェルが必要と
なるのでｎチャンネル、ｐチャンネルの２つのトランジ
スタを接近させることが困難であり、また各々のトラン
ジスタのドレイン、ゲートはそれ０ ぞれメタル配線路
で短絡せねばならず、素子の小型化はなかなか困難であ
つた。
そこで本発明においては、５０５単結晶シリコン膜の厚
みが約１μｍ程度ときわめて薄いことに注目してｎチャ
ンネル、ｐチャンネル両トランジ５ スタのドレインを
チャンネル部中に埋め込むことにより上記の問題点を解
決せんとするものであわ、以下本発明の一実施例の詳細
について図面とともに説明する。
みが約１μｍ程度ときわめて薄いことに注目してｎチャ
ンネル、ｐチャンネル両トランジ５ スタのドレインを
チャンネル部中に埋め込むことにより上記の問題点を解
決せんとするものであわ、以下本発明の一実施例の詳細
について図面とともに説明する。
第１図には本発明の一実施例によるＣＭＯＳイ’０ ン
バータの断面図を示す。
バータの断面図を示す。
１〜６より成る台形の島領域が絶縁性基板１００である
サファイアなどの上に形成されている。
サファイアなどの上に形成されている。
領域１〜３はそれぞれｎチャンネルＭＯＳトランジスタ
のソース、チャンネル、ドレインであわ、領域４〜６は
それぞれｐ’５ チャンネルＭＯＳトランジスタのドレ
イン、チャンネル、ソースであり、Ｔは絶縁用酸化シリ
コン、９は多結晶シリコンゲートもしくはメタルゲート
、１０はゲート酸化膜であわ、８、１１、１２はソース
電極に接続されたメタル配線路である。ｉ０さて、この
構造のＣＭＯＳインバータは絶縁性基板１００上にたと
えばｎ型単結晶シリコン膜を形成し、ゲート酸化膜１０
の形成に先立つて、ｎチャンネルトランジスタのチャン
ネル２となるｐウェル形成後に、ｐチャンネルとｎチャ
ンネルのｊ５境界面にｐ＋拡散とＮ＋拡散を行つてＰ＋
Ｎ＋接合を形成し、ドレイン領域３、４を形成させる。
５０５単結晶シリコン膜は１μｍときわめて薄いので、
第１図に示されるように絶縁性基板１００まで拡散を侵
入させることは容易にできる。
のソース、チャンネル、ドレインであわ、領域４〜６は
それぞれｐ’５ チャンネルＭＯＳトランジスタのドレ
イン、チャンネル、ソースであり、Ｔは絶縁用酸化シリ
コン、９は多結晶シリコンゲートもしくはメタルゲート
、１０はゲート酸化膜であわ、８、１１、１２はソース
電極に接続されたメタル配線路である。ｉ０さて、この
構造のＣＭＯＳインバータは絶縁性基板１００上にたと
えばｎ型単結晶シリコン膜を形成し、ゲート酸化膜１０
の形成に先立つて、ｎチャンネルトランジスタのチャン
ネル２となるｐウェル形成後に、ｐチャンネルとｎチャ
ンネルのｊ５境界面にｐ＋拡散とＮ＋拡散を行つてＰ＋
Ｎ＋接合を形成し、ドレイン領域３、４を形成させる。
５０５単結晶シリコン膜は１μｍときわめて薄いので、
第１図に示されるように絶縁性基板１００まで拡散を侵
入させることは容易にできる。
ついでゲート酸化膜１０ひきつづき多結晶シリコンゲー
ト９を形成し、ソース拡散を行つてソース領域１，６を
構成させる。なお多結晶シリコンゲート９にもソース拡
散時にドープ原子を拡散させて多結晶シリコンゲートの
抵抗を小さくする。ついで全面に酸化シリコンを堆積さ
せて絶縁用酸化シリコン７を形成し、電極取り出し用の
窓を設けてメタル配線１１，１２を形成する。この時同
時に多結晶シリコンゲート９およびＰ＋Ｎ＋接合部にも
それぞれゲート配線と出力端子配線が形成される。第２
図は第１図のＭＯＳインバータの要部平面図を示し、Ａ
−Ａ″線上の断面図か第１図に対応している。１５はｎ
チヤンネルのソース１の、６′はｐチヤンネルのソース
６の、１４は多結晶シリコンゲートの電極取り出し用窓
であり、絶縁用酸化シリコン膜７に形成された開口部で
ある。
ト９を形成し、ソース拡散を行つてソース領域１，６を
構成させる。なお多結晶シリコンゲート９にもソース拡
散時にドープ原子を拡散させて多結晶シリコンゲートの
抵抗を小さくする。ついで全面に酸化シリコンを堆積さ
せて絶縁用酸化シリコン７を形成し、電極取り出し用の
窓を設けてメタル配線１１，１２を形成する。この時同
時に多結晶シリコンゲート９およびＰ＋Ｎ＋接合部にも
それぞれゲート配線と出力端子配線が形成される。第２
図は第１図のＭＯＳインバータの要部平面図を示し、Ａ
−Ａ″線上の断面図か第１図に対応している。１５はｎ
チヤンネルのソース１の、６′はｐチヤンネルのソース
６の、１４は多結晶シリコンゲートの電極取り出し用窓
であり、絶縁用酸化シリコン膜７に形成された開口部で
ある。
Ｐ＋Ｎ＋接合すなわちドレイン３，４の境界面で両者を
短絡すべく設けられた窓が１３であり、同じく酸化シリ
コン膜７に形成された開口部である。ｎチヤンネルのソ
ース１を電源の低電位側に、またｐチヤンネルのソース
６を電源の高電位側に接続し、多結晶シリコンゲート１
０を入力端子として、さらにソース３，４を短絡して出
力端子として用いることにより本発明によるＣＭＯＳイ
ンバータを動作させる。第３図には本発明の他の実施例
を示す。
短絡すべく設けられた窓が１３であり、同じく酸化シリ
コン膜７に形成された開口部である。ｎチヤンネルのソ
ース１を電源の低電位側に、またｐチヤンネルのソース
６を電源の高電位側に接続し、多結晶シリコンゲート１
０を入力端子として、さらにソース３，４を短絡して出
力端子として用いることにより本発明によるＣＭＯＳイ
ンバータを動作させる。第３図には本発明の他の実施例
を示す。
本発明ではソースはゲート酸化膜と多結晶シリコンゲー
トによつて自己整合的に形成されるが、ドレインはゲー
ト酸化膜形成以前に形成されるため、自己整合とはなら
ず、第１図より明らかなようにドレイン３，４と多結晶
シリコンゲートは重なり合つている。そこで第３図に示
すように多結晶シリコンゲートとドレイン３，４の重な
り合つた部分で横線を施した１５の領域の多結晶シリコ
ンを取り去ると重なり合いが大幅に減少するので、ゲー
トとドレイン間の静電容量が小さくなり高周波特性が改
善される。な｝、多結晶シリコンゲートの代わりに金属
ゲートを用いることもできる。以上の説明からも明らか
なように、本発明によるＣＭＯＳインバータでは電極は
最小限度の４つであり、従来のｐチヤンネルトランジス
タとｎチヤンネルトランジスタの組み合わせによるＣＭ
ＯＳインバータのように冗長な電極は存在せず、しかも
構造上２つのトランジスタが隣接しているので、素子の
大きさは従来の半分以下とすることができ、高密度化の
点からはきわめて意義深いと言わねばならない。
トによつて自己整合的に形成されるが、ドレインはゲー
ト酸化膜形成以前に形成されるため、自己整合とはなら
ず、第１図より明らかなようにドレイン３，４と多結晶
シリコンゲートは重なり合つている。そこで第３図に示
すように多結晶シリコンゲートとドレイン３，４の重な
り合つた部分で横線を施した１５の領域の多結晶シリコ
ンを取り去ると重なり合いが大幅に減少するので、ゲー
トとドレイン間の静電容量が小さくなり高周波特性が改
善される。な｝、多結晶シリコンゲートの代わりに金属
ゲートを用いることもできる。以上の説明からも明らか
なように、本発明によるＣＭＯＳインバータでは電極は
最小限度の４つであり、従来のｐチヤンネルトランジス
タとｎチヤンネルトランジスタの組み合わせによるＣＭ
ＯＳインバータのように冗長な電極は存在せず、しかも
構造上２つのトランジスタが隣接しているので、素子の
大きさは従来の半分以下とすることができ、高密度化の
点からはきわめて意義深いと言わねばならない。
またＳＯＳ構造であるので当然ながらチヤンネルストツ
パ一も不要なことは言うまでもない。
パ一も不要なことは言うまでもない。
第１図は本発明の一実施例にかかるＳＯＳシングルゲー
トＣＭＯＳインバータの構造断面図、第２図は第１図の
要部平面図、第３図は本発明の他の実施例の要部平面図
である。 １，２，３・・・・・・ｎチヤンネルトランジスタのソ
ース、チヤンネル、ドレイン、４，５，６・・・・・・
ｐチヤンネルトランジスタのドレイン、チヤンネル、ソ
ース、９・・・・・・多結晶シリコンゲート、１０・・
・・・・ゲート酸化膜、１３・・・・・・２つのドレイ
ンをメタルで短絡するための窓、１５・・・・・・ドレ
インと重なり合つた部分の多結晶シリコンゲートを除去
した状態を示す領域。
トＣＭＯＳインバータの構造断面図、第２図は第１図の
要部平面図、第３図は本発明の他の実施例の要部平面図
である。 １，２，３・・・・・・ｎチヤンネルトランジスタのソ
ース、チヤンネル、ドレイン、４，５，６・・・・・・
ｐチヤンネルトランジスタのドレイン、チヤンネル、ソ
ース、９・・・・・・多結晶シリコンゲート、１０・・
・・・・ゲート酸化膜、１３・・・・・・２つのドレイ
ンをメタルで短絡するための窓、１５・・・・・・ドレ
インと重なり合つた部分の多結晶シリコンゲートを除去
した状態を示す領域。
Claims (1)
- １ 絶縁性基板上にｎチャンネルトランジスタのドレイ
ンとｐチャンネルトランジスタのドレインとがＰ＋Ｎ＋
接合を形成するように接して配置されるとともにそのＰ
＋Ｎ＋接合部が上記絶縁性基板に達する深さに形成され
、前記ｎ、ｐチャンネルトランジスタに共通のゲート酸
化膜とゲート電極を上記両トランジスタのチャンネル部
上に設け、前記Ｐ＋Ｎ＋接合部を外部で接続して得られ
る端子を出力端子とすることを特徴とするＳＯＳＣＭＯ
Ｓインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123549A JPS5916421B2 (ja) | 1975-10-13 | 1975-10-13 | Ｓｏｓ ｃｍｏｓ インバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123549A JPS5916421B2 (ja) | 1975-10-13 | 1975-10-13 | Ｓｏｓ ｃｍｏｓ インバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5247380A JPS5247380A (en) | 1977-04-15 |
| JPS5916421B2 true JPS5916421B2 (ja) | 1984-04-16 |
Family
ID=14863340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50123549A Expired JPS5916421B2 (ja) | 1975-10-13 | 1975-10-13 | Ｓｏｓ ｃｍｏｓ インバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916421B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336558A (ja) * | 1986-07-31 | 1988-02-17 | Asahi Chem Ind Co Ltd | 相補型集積回路 |
| JPH0143424Y2 (ja) * | 1987-07-11 | 1989-12-15 |
-
1975
- 1975-10-13 JP JP50123549A patent/JPS5916421B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5247380A (en) | 1977-04-15 |
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