JPS6336558A - 相補型集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、絶縁ゲートトランジスタにより構成された相
補型の集積回路に関する。

［従来の技術］ 従来、ＭＯＳＦＥＴのような絶縁ケート型電界効果トラ
ンジスタ（ＩＧＦＥＴ）により相補型回路を集積回路と
して構成する場合、たとえば第６図に示すような構造が
知られている。

第６図において、１はＮ型基板領域、２はＮ型基板領域
１に埋め込まれたＰ型基板領域である。

３および４は、それぞれ、Ｎ型基板領域１に拡散により
形成されたＰチャネルソース領域およびＰチャネルトレ
イン領域である。５および６は、そわぞれ、Ｐ型基板領
域２に拡散により形成されたＮチャネルソース領域およ
びＮチャネルトレイン領域である。

Ｎ型およびＰ型基板領域１および２の表面にはソースお
よびドレイン用の窓７，９および８．１０を有する５ｉ
０２などの絶縁層、すなわち誘電体層１１を配置する。

この絶縁層１１上には、ソース領域３および５とドレイ
ン領域４および６との間の基板領域１および２の各上方
を覆うようにしてゲート層１２を配置する。さらに、絶
縁層ｌｌ上には、窓７．８．９および１０をもち、かつ
ゲート層１２を覆って第２の絶縁層１３を配置する。

窓７にはＰチャネルソース電極３とオーミック接触する
Ｐチャネルソースｔ　Ｊｌ４１４を形成する。窓８およ
び９にはＰチャネルドレイン電８ｉ４およびＮチャネル
ドレイン電極６とオーミック接触し、かつ共通接続され
た出力電極１５を形成する。窓１０にはＮヂャネルソー
ス領域５とオーミック接触するＮチャネルソース電極１
６を形成する。

１７および１８は、それぞれソース領域３および５とド
レイン領域４および６との間に形成されたＰ型およびＮ
型チャネル領域である。

第６図の構造を等価回路で示すと第７図のようになる。

第７図において、第６図と対応する個所には同一符号を
付しである。ここで、Ｃ１はＰ型チャネル領域１７の容
量（ＭＯ５容Ｊ１ｍ）、Ｃ２はＮ型チャネル領域１８の
ＭＯ９容量である。

ＪｌおよびＪ２は、それぞれ、Ｐ型チャネル領域１７お
よびＮ型チャネル領域１８を流れる電流を示す電流源で
ある。

ＤｌおよびＤ２は、それぞれ、Ｐチャネルのソース領域
３およびドレイン領域４とＮ型基板１との間の各接合に
形成されるダイオードを示す。

Ｄ３およびＤ４は、それぞれ、Ｎチャネルのソース領域
５およびドレイン領域６とＰ型基板領域２との間の各接
合に形成されるダイオードを示す。

ゲート１２に低レベルの電圧が印加されると、Ｐチャネ
ルのソース領域３とドレイン領域４との間の誘電体層１
１を介して、ゲート１２と対向するＮ型基板領域ｌの表
面近傍にＰ型のチャネル領域１７が形成され、出力電極
１５はＰチャネルソース電極１４と導通し、出力電極１
５に接続された外部回路を充電する。

他方、ゲート１２に高レベルの電圧が印加されると、Ｎ
チャネルのソース領域５とドレイン値°域６との間の言
ス電体層１１を介して、ゲート１２と対向するＰ型基板
領域２の表面近傍にＮ型のチャネル領域１８が形成され
、出力電極１５はＮチャネルソース電極１６と導通し、
出力電極１５に接続された外部回路を放電する。

この場合、ＰチャネルトランジスタのドレインはＮ型基
板領域１内のＰ型拡散層４で形成され、Ｎチャネルトラ
ンジスタのドレインはＰ型基板領域２内のＮ型拡散層６
で形成されている。したがって、これら領域を製造する
工程の都合上、および両ソース領域間に生じる寄生サイ
リスタによるいわゆるラッチアップの防止のために、両
ドレイン領域４および６は、大きな間隔、典型的には２
〜２０μｍをとる必要がある。

［発明が解決しようとする問題点］ このように、従来は、ＰチャネルおよびＮチャネルの両
ドレイン領域４と６の間隔を大きくとる必要があり、こ
のことは、相補型回路を構成するトランジスタの配置に
制約を与え、回路の集積度を高める上で支障となる。

そこで、本発明の目的は、トランジスタをより高密度に
配置して相補回路を構成し、以て回路の集積度の向上を
図った相補型集積回路を提供することにある。

［問題点を解決するための手段］ このような目的を達成するために、本発明は、第１の導
電型の第１の領域と、第１０導電型とは対の極性を有す
る第２の導電型の第２の領域とを、第１の電極の両側に
、第１の電極に接触させて配置し、第１および第２の領
域の双方の表面にわたって、絶縁層を介在させて単一の
制御電極を配置し、第１および第２の領域の表面近傍に
、第１の電極に端を有する少なくとも２つ以上のチャネ
ル領域が形成されるようになし、チャネル領域が、第１
の電極とは電気的に絶縁されている単一の制御電極によ
り相補的にスイッチングされるようにしたことを特徴と
する。

［作　用］ 本発明では、出力電極を不純物濃度の低い基板領域に接
触して配置したので、この出力電極は、基板領域とショ
ットキー接合して、いわゆるショットキートレインを形
成し、ＰチャネルおよびＮチャネルトランジスタのトレ
インを兼ねるので、両トランジスタの間隔を小さくでき
る。しかもまた、本発明では、ドレイン拡散領域を省い
たことにより、寄生サイリスタによるラッチアップ現象
を防止することもできる。

［実施例］ 以下に、図面を参照して、本発明の詳細な説明する。

第１図および第２図に、本発明の一実施例を示す。本例
は相補型回路素子、たとえばＣＭＯ５Ｉ−ランシスタに
よる１人力１出力のインバータである。

第１図は第２図に示した線Ａ−Ａでこのインバータを切
って示す断面である。

ここて、Ｎ型およびＰ型基板領域は、共に半導体基板表
面に露出部を有する。

Ｐチャネルソース領域３は、Ｎ型基板領域１の基板表面
近傍に、その基板表面に露出部をもち、しかも、Ｐ型基
板領域２とは接触しないようにして、拡散により形成さ
れる。同様に、Ｎチャネルソース領域５は、Ｐ型基板領
域２の基板表面近傍に、その基板表面に露出部をもち、
しかもＮ型基板領域１とは接触しないようにして、拡散
により形成される。

基板領域１と２の境界に接するようにし、しかも、半導
体基板表面とも接触するようにして、出力電極２１を基
板領域１と２の境界に配置する。

窓７および８の部分を除いて、半導体基板表面を覆うよ
うに絶縁層１１を配置し、この絶縁層１１の上面には、
ソース領域３と５との間にわたってゲート電極２２を配
置する。

すなわち、ゲート電極２２は、絶縁層１１を介して、半
導体基板表面上のソース領域３の露出部から、基板領域
１の露出部、出力電極２１の露出部、基板領域２の露出
部を経て、ソース領域５の露出部に至る露出表面部分と
対峙している。

絶縁層ｌｌ上には、ゲート電８ｉ２２を覆い、かつ窓７
および１０をあけて、第２の絶縁層１３を配置する。

第２図において、２３および２４は出力電極２１および
ケート電極２２にオーミック接触させたコンタクトであ
る。

本例において、第２図かられかるように、出力電極２１
およびゲート２２は、第１図の断面、つまり紙面に垂直
な方向に延在し、コンタクト２３および２４を介して、
他の回路と接続させる。

本例では、出力電極２１は、基板領域１および２との間
に、それぞれショットキー接合を形成し、それによりシ
ョットキードレインを構成する。すなわち、出力電極２
１はＰチャネルおよびＮチャネルの両トランジスタのド
レインを兼ね、両トランジスタのチャネル１７および１
８に共に接する。

かかる構成の本実施例の等価回路は第３図のようになり
、Ｎ型基板領域ｌおよびＰ型基板領域２と出力電極２１
との各間に、上述のショットキー接合によるショットキ
ーバリアダイオード５ＢＤＩおよびＳ［ｌＤ２が、それ
ぞれ、接続され、トレイン領域４および６なしに、２つ
の電流源Ｊ１およびＪ２が出力電圧２１に接続されてい
る。

ケート２２に低レベル電圧が印加されると、ソース領域
３と出力電極２１との間の、誘電体層１１を介してゲー
ト２２と対向するＮ型基板領域１の表面近傍にＰ型のチ
ャネル１７が形成され、出力電極２１はソース電極１４
と導通し、出力電極２１に接続された外部回路を充電す
る。

他方、ケート２２に高レベル電圧が印加されると、ソー
ス領域５と出力電極２１との間の、誘電体層１１を介し
てケート２２と対向するＰ型基板領域２の表面近傍にＮ
型のチャネル１８が形成され、出力電極２１はソース電
極１６と導通し、出力電極２１に接続された外部回路を
放電する。

このように、本実施例では、出力電極２１に端を有する
２つのヂャネル領１５１７および１８か、この出力電極
２１とは電気的に絶縁された１つのケート２２により、
相補的にスイッチングされるように制御される。

ここで、ソース領域３および４によるラッチアップは、
出力電極２１が寄生サイリスタの効率を低下させること
によって、抑制される。

上述した領域１〜４は、シリコン単結晶、ＧａＡｓ、　
ＩｎＰなどの化合物半導体の単結晶などによる半導体基
板に、ポロン、リン、ヒ素、アンチモン、亜鉛、カドミ
ウム、硫黄、セレン、テルルなと、所望の不純物を所望
の不純物濃度でトープすることにより、Ｐ型あるいはＮ
型半導体として構成する。

出力電極２１の電極材料としては、アルミニウム、タン
グステンなどの金属、あるいはそれら金属とシリコンと
の合金などを用いる。ゲート２２のケート材料としては
、アルミニウム、タングステン、モリブデンなどの金属
、それら金属とシリコンとの合金、ポリシリコン等を用
いる。

本発明による別のインバータの実施例を第４図および第
５図に示す。第４図は第５図のＢ−Ｂ線に沿った断面で
の断面構造を示す。

本例では、上例の出力型Ｖｉ２１に代えて、薄い出力電
極２５を基板領域１と２の境界に、半導体基板表面とも
接触させて、配置する。この場合、出力電極２５は薄い
ので、その下方に誘電体層２６を配置して、基板領域１
と２がその境界部分において直接に接触するのを阻止す
る。

出力電極２５が薄いので、上例の出力電極２１よつも作
りやすく、しかもその下部を誘電体層２６で分離するよ
うにしたので、この誘電体層２６がソース領域３．５に
よるラッチアップを抑制する。

ここで、誘電体層２６の材料としては、５ｉ０２などの
酸化物、５ｉ２Ｎ、などの窒化物、あるいはこれら酸化
物や窒化物とノンドープポリシリコンとの組合せなどを
用いることができる。

［発明の効果］ 以上から明らかなように、本発明によれは、出力電極を
不純物濃度の低い基板領域に接触して配置したので、こ
の出力電極は、基板領域とショットキー接合して、いわ
ゆるショットキードレインを形成し、Ｐチャネルおよび
Ｎチャネルトラ゛ンジスタのドレインを兼ねるので、相
補回路を構成するＰチャネルおよびＮチャネルの両トラ
ンジスタのソース領域、およびソース領域同志の間隔を
省略でき、きわめて高密度に集積したトランジスタ配置
が可能であり、回路の集積度を向上させることができる
。

しかもまた、本発明では、ドレイン拡散領域を省いたこ
とにより、寄生サイリスタによるラッチアップ現象を防
止することもできる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図はその
斜視図、 第３図はその等価回路図、 第４図は本発明の他の実施例を示す断面図、第５図はそ
の斜視図、 第６図は従来例を示す断面図、 第７図はその等価回路図である。 １・・・Ｎ型基板領域、 ２・・・Ｐ型基板領域、 ３・・・Ｐチャネルソース領域、 ４・・・Ｐチャネルドレイン領域、 ５・・・Ｎチャネルソース領域、 ６・・・Ｎチャネルドレイン領域、 ７．８．９．１０・・・窓、 １１、１３・・・絶縁層（誘電体層）、１２・・・ケー
ト、 １４・・・Ｐチャネルソース電極、 １５・・・出力電極、 １６・・・Ｎチャネルソース電極、 １７・・・Ｐ型チャネル領域、 １８・・・Ｎ型チャネル領域、 ２１・・・出力電極、 ２２・・・ケート、 ２３、２４・・・窓、 ２５・・・出力電極、 ２６・・・誘電体層。 じす（ＩＱ　　ｐ４　　大２ケさ一イ列　−）　新ネ蛇
−口笛２図 ネ診咽大オ乞ダ４０打面図 第４図 本を朗勤送例の新規図 第５図

Claims (1)

【特許請求の範囲】
1. 第１の導電型の第１の領域と、前記第１の導電型とは対
   の極性を有する第２の導電型の第２の領域とを、第１の
   電極の両側に、該第１の電極に接触させて配置し、前記
   第１および第２の領域の双方の表面にわたって、絶縁層
   を介在させて単一の制御電極を配置し、前記第１および
   第２の領域の表面近傍に、前記第１の電極に端を有する
   少なくとも２つ以上のチャネル領域が形成されるように
   なし、該チャネル領域が、前記第１の電極とは電気的に
   絶縁されている前記単一の制御電極により相補的にスイ
   ッチングされるようにしたことを特徴とする相補型集積
   回路。