JP2785271B2 - 半導体装置 - Google Patents
半導体装置Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝導度変調型MOSFETのようにスイッチング
を制御するゲート電極への入力のために接続が同一半導
体基板上のゲートパッド部を通じて行われる半導体装置
に関する。
を制御するゲート電極への入力のために接続が同一半導
体基板上のゲートパッド部を通じて行われる半導体装置
に関する。
伝導度変調型MOSFETのように半導体基板上の広い部分
にわたってゲート電極が設けられる半導体装置において
は、ゲート電極への入力のための外部との接続導線を同
一半導体基板上のゲート電極の延長部に形成されるゲー
トパッド部へ接続する。第２図はそのようなゲートパッ
ド部との活性領域との境界部を示す。伝導度変調型MOSF
ETは、Ｎ形基板１の表面層に形成されたＰ形チャネル層
２にさらに高不純物濃度のN+ソース層３を形成し、ソー
ス層３と基板本来のＮベース層１との間のチャネル層２
のチャネル形成領域21の上に、ゲート酸化膜４を介して
多結晶シリコンゲート５を設けることにより構成され
る。多結晶シリコンゲート５への信号の入力によりスイ
ッチングされる主電流は、チャネル層２にチャネル形成
領域21以外の部分で重なるP+ウエル層６とソース層３と
に接触するエミッタ電極７とＮ形基板１の他面側にN+層
８およびP+層16を介して接触するコレクタ電極９との間
に流れる。詳しくは、エミッタ電極７からｎチャネルを
経て注入される電子に呼応してコレクタ電極側から正孔
が注入されるようにし、N-ベース層１が伝導度変調を起
こすようにする。ゲートパッド部30は、このような活性
領域20に隣接して図の右側に酸化膜４の上のゲート５の
延長部51に絶縁膜10の開口部で接触する金属ゲート電極
11として設けられ、ゲート端子12と導電13で接続され
る。
にわたってゲート電極が設けられる半導体装置において
は、ゲート電極への入力のための外部との接続導線を同
一半導体基板上のゲート電極の延長部に形成されるゲー
トパッド部へ接続する。第２図はそのようなゲートパッ
ド部との活性領域との境界部を示す。伝導度変調型MOSF
ETは、Ｎ形基板１の表面層に形成されたＰ形チャネル層
２にさらに高不純物濃度のN+ソース層３を形成し、ソー
ス層３と基板本来のＮベース層１との間のチャネル層２
のチャネル形成領域21の上に、ゲート酸化膜４を介して
多結晶シリコンゲート５を設けることにより構成され
る。多結晶シリコンゲート５への信号の入力によりスイ
ッチングされる主電流は、チャネル層２にチャネル形成
領域21以外の部分で重なるP+ウエル層６とソース層３と
に接触するエミッタ電極７とＮ形基板１の他面側にN+層
８およびP+層16を介して接触するコレクタ電極９との間
に流れる。詳しくは、エミッタ電極７からｎチャネルを
経て注入される電子に呼応してコレクタ電極側から正孔
が注入されるようにし、N-ベース層１が伝導度変調を起
こすようにする。ゲートパッド部30は、このような活性
領域20に隣接して図の右側に酸化膜４の上のゲート５の
延長部51に絶縁膜10の開口部で接触する金属ゲート電極
11として設けられ、ゲート端子12と導電13で接続され
る。
このような縦型の伝導度変調型MOSFETではゲートパッ
ド部30の直下までP+ウエル層６が延長されている。Ｅ電
極７に高電圧を印加したときは、N-ベース層１に空乏層
が広がり耐圧をもつ。ウエル層６のゲートパッド部直下
までの延長は、この空乏層をゲートパッド部直下にまで
一様に広げるためである。一方導通時の主電流はチャネ
ル21を通ってエミッタ電極７の接触部71へと流れるもの
と、Ｐ層２やP+ウエル層６への正孔が流れ、これも接触
部71へ集められる。一方、上記のように高圧印加時に
は、ゲートパッド部30直下のP+層６とN-ベース層１の間
に広がった空乏層はコンデンサ（容量）とみなされ、こ
のコンデンサを充電するためにP+層６内を電流が流れ
る。この電流もやはり接触部71へ流れこむ。すなわち、
エミッタ電極７の接触部71へは、導通時には主電流が流
れ、オフ状態で高圧印加時には充電電流が流れる。
ド部30の直下までP+ウエル層６が延長されている。Ｅ電
極７に高電圧を印加したときは、N-ベース層１に空乏層
が広がり耐圧をもつ。ウエル層６のゲートパッド部直下
までの延長は、この空乏層をゲートパッド部直下にまで
一様に広げるためである。一方導通時の主電流はチャネ
ル21を通ってエミッタ電極７の接触部71へと流れるもの
と、Ｐ層２やP+ウエル層６への正孔が流れ、これも接触
部71へ集められる。一方、上記のように高圧印加時に
は、ゲートパッド部30直下のP+層６とN-ベース層１の間
に広がった空乏層はコンデンサ（容量）とみなされ、こ
のコンデンサを充電するためにP+層６内を電流が流れ
る。この電流もやはり接触部71へ流れこむ。すなわち、
エミッタ電極７の接触部71へは、導通時には主電流が流
れ、オフ状態で高圧印加時には充電電流が流れる。
以上は半導体装置の通常動作の場合である。しかしな
がら、半導体装置の負荷側の回路が破壊して短絡する
と、オン状態でありながら電源電圧が直接印加される場
合が生じうる。このような場合も外部回路によって半導
体装置がオフされるまで、半導体装置が破壊せず、正常
に動作しなければならない。この耐量のことを、短絡時
の耐量ということで短絡耐量とよぶ。この耐量は、当然
印加電圧が大きくなればきびしくなる。
がら、半導体装置の負荷側の回路が破壊して短絡する
と、オン状態でありながら電源電圧が直接印加される場
合が生じうる。このような場合も外部回路によって半導
体装置がオフされるまで、半導体装置が破壊せず、正常
に動作しなければならない。この耐量のことを、短絡時
の耐量ということで短絡耐量とよぶ。この耐量は、当然
印加電圧が大きくなればきびしくなる。
短絡時の半導体装置の破壊場所を調べると、主として
二つの個所で破壊が起きることがわかった。一つは、エ
ミッタ電極７とエミッタ端子14との間の導線15のボンデ
ィング個所の直下である。これはボンディング個所へと
主電流が流れるため、その直下で他より温度が上昇する
ためである。この破壊を防ぐためには、ボンディングの
ための導線15を太くする，導線15の数を多くする，電極
金属７を厚くすることなどにより対策ができる。他の一
つはゲートパッド部30と活性領域20との境界部である。
この個所の破壊は、短絡時にはオン状態でさらに電圧も
印加されることから、主電流の他に充電電流も加わり、
この電流が近接するエミッタ電極７の接触部71へとすべ
て流れて電流集中が起こることによる。
二つの個所で破壊が起きることがわかった。一つは、エ
ミッタ電極７とエミッタ端子14との間の導線15のボンデ
ィング個所の直下である。これはボンディング個所へと
主電流が流れるため、その直下で他より温度が上昇する
ためである。この破壊を防ぐためには、ボンディングの
ための導線15を太くする，導線15の数を多くする，電極
金属７を厚くすることなどにより対策ができる。他の一
つはゲートパッド部30と活性領域20との境界部である。
この個所の破壊は、短絡時にはオン状態でさらに電圧も
印加されることから、主電流の他に充電電流も加わり、
この電流が近接するエミッタ電極７の接触部71へとすべ
て流れて電流集中が起こることによる。
本発明の課題は、このような負荷側回路短絡時にゲー
トパッド部と活性領域の境界での電流集中による破壊を
防止し、高圧印加時の短絡耐量の大きい半導体装置を提
供することにある。
トパッド部と活性領域の境界での電流集中による破壊を
防止し、高圧印加時の短絡耐量の大きい半導体装置を提
供することにある。
上記の課題の解決のために、本発明は、課題半導体基
板の第一導電形のベース層の一方の表面に第二導電形半
導体層を有し、前記ベース層の他方の表面層に選択的に
第二導電形のチャネル層を有し、前記チャネル層は表面
に選択的に該チャネル層と前記ベース層との接合表面部
との間にチャネル形成領域をはさむ第一導電形のソース
層を有し、該チャネル形成領域の上には酸化膜を介して
ゲートが設けられ、前記ベース層の他方の表面層に前記
ソース層にチャネル形成領域より遠い側で隣接する高不
純物濃度の第二導電形のウェル層を有し、該ウェル層と
前記ソース層とに接触する主電極を有する活性領域に隣
接して一面が前記ゲートの延長部に接触し、他面がゲー
ト端子に接続されるゲートパッドを同一半導体基板上に
備え、前記ウェル層が前記ゲート延長部下を通り前記ゲ
ートパッドの下を含む個所まで延長して形成されたもの
において、前記ゲート延長部下で前記ウェル層が分離さ
れ、前記分離された分離ウェル層には主電極と個別の補
助電極が接触し、該補助電極は主電極と接続されたもの
とする。
板の第一導電形のベース層の一方の表面に第二導電形半
導体層を有し、前記ベース層の他方の表面層に選択的に
第二導電形のチャネル層を有し、前記チャネル層は表面
に選択的に該チャネル層と前記ベース層との接合表面部
との間にチャネル形成領域をはさむ第一導電形のソース
層を有し、該チャネル形成領域の上には酸化膜を介して
ゲートが設けられ、前記ベース層の他方の表面層に前記
ソース層にチャネル形成領域より遠い側で隣接する高不
純物濃度の第二導電形のウェル層を有し、該ウェル層と
前記ソース層とに接触する主電極を有する活性領域に隣
接して一面が前記ゲートの延長部に接触し、他面がゲー
ト端子に接続されるゲートパッドを同一半導体基板上に
備え、前記ウェル層が前記ゲート延長部下を通り前記ゲ
ートパッドの下を含む個所まで延長して形成されたもの
において、前記ゲート延長部下で前記ウェル層が分離さ
れ、前記分離された分離ウェル層には主電極と個別の補
助電極が接触し、該補助電極は主電極と接続されたもの
とする。
ゲートパッド部下のウエル層には補助電極が設けられ
ているので、第二導電形のウエル層と第一導電形のベー
ス層との間のPN接合より広がる空乏層が形成するコンデ
サに短絡時に印加される電圧によって充電される電荷に
よる充電電流は補助電極を通じて流れ、主電流と分離さ
れて電流集中ガ避けられ、短絡耐量が増大する。この作
用は伝導度変調型MOSFETでも同様である。
ているので、第二導電形のウエル層と第一導電形のベー
ス層との間のPN接合より広がる空乏層が形成するコンデ
サに短絡時に印加される電圧によって充電される電荷に
よる充電電流は補助電極を通じて流れ、主電流と分離さ
れて電流集中ガ避けられ、短絡耐量が増大する。この作
用は伝導度変調型MOSFETでも同様である。
第１図は本発明の一実施例のゲートパッド部とMOSFET
の活性領域との境界部を示し、第２図と共通の部分には
同一の符号が付されている。第２図と比較すれば明らか
なようにエミッタ電極７に接続されるP+ウエル層６ゲー
トパッド部30の下では分割されてP+ウエル層61が形成さ
れている。エミッタ電極７は、活性領域20のP+ウエル６
とは接触部71で接触し、ゲートパッド部の下の分割ウエ
ル層61には別個に絶縁膜10の開口部に設けられた補助接
触部72で接触する。従ってゲートパッド部の下のP+ウエ
ル層61を通る充電電流はすべて接触部72を通じてエミッ
タ電極７へ流れるため、接触部71へ流れこむことはな
い。P+ウエル層６を分割しないで接触部72を別個に設け
ることによっても充電電流の主電流との合流はかなり避
けられる。しかし、図示の実施例のようにウエル層を分
割することにより電流集中の防止効果は高い。P+ウエル
層6,61の間隙はせまいのでN-ベース層１に広がる空乏層
は連続して耐圧に対する効果は変わらない。なお、分割
ウエル層61に接触する補助電極を個別に設けて、エミッ
タ電極７と基板と絶縁された別個で接続してもよい。
の活性領域との境界部を示し、第２図と共通の部分には
同一の符号が付されている。第２図と比較すれば明らか
なようにエミッタ電極７に接続されるP+ウエル層６ゲー
トパッド部30の下では分割されてP+ウエル層61が形成さ
れている。エミッタ電極７は、活性領域20のP+ウエル６
とは接触部71で接触し、ゲートパッド部の下の分割ウエ
ル層61には別個に絶縁膜10の開口部に設けられた補助接
触部72で接触する。従ってゲートパッド部の下のP+ウエ
ル層61を通る充電電流はすべて接触部72を通じてエミッ
タ電極７へ流れるため、接触部71へ流れこむことはな
い。P+ウエル層６を分割しないで接触部72を別個に設け
ることによっても充電電流の主電流との合流はかなり避
けられる。しかし、図示の実施例のようにウエル層を分
割することにより電流集中の防止効果は高い。P+ウエル
層6,61の間隙はせまいのでN-ベース層１に広がる空乏層
は連続して耐圧に対する効果は変わらない。なお、分割
ウエル層61に接触する補助電極を個別に設けて、エミッ
タ電極７と基板と絶縁された別個で接続してもよい。
本発明によれば、活性領域のチャネル層に隣接して設
けられるウエル層のゲートパッド部の下の部分に主電極
を別個に接触させることにより、主電極への電圧印加の
際に分離ウエル層の下に広がる空乏層によって生ずる充
電電流の短絡時の主電流との合流による電流集中が緩和
され、また、ウエル層の分離ウエル層に対向する表面層
にはソース層を設けないため、導通時にゲートパッド近
傍にある正孔がゲートパッド周辺のセルに流れ込むこと
による正孔電流の増加によるラッチアップを抑制し、短
絡耐量の向上した破壊しにくい半導体装置が得られる。
けられるウエル層のゲートパッド部の下の部分に主電極
を別個に接触させることにより、主電極への電圧印加の
際に分離ウエル層の下に広がる空乏層によって生ずる充
電電流の短絡時の主電流との合流による電流集中が緩和
され、また、ウエル層の分離ウエル層に対向する表面層
にはソース層を設けないため、導通時にゲートパッド近
傍にある正孔がゲートパッド周辺のセルに流れ込むこと
による正孔電流の増加によるラッチアップを抑制し、短
絡耐量の向上した破壊しにくい半導体装置が得られる。
第１図は本発明の一実施例の伝導度変調型MOSFETの活性
領域とゲートパッド部との境界部の断面図、第２図は従
来の伝導度変調型MOSFETの第１図に対応する部分の断面
図である。 1:N形半導体基板（ベース層）、2:P形チャネル層、21:
チャネル形成領域、3:N+ソース層、4:ゲート酸化膜、5:
多結晶Siゲート、51:ゲート延長部、6,61:P+ウエル層、
7:エミッタ電極、71,72:接触部、11:ゲート電極、20:MO
SFET活性領域、30:ゲートパッド部。
領域とゲートパッド部との境界部の断面図、第２図は従
来の伝導度変調型MOSFETの第１図に対応する部分の断面
図である。 1:N形半導体基板（ベース層）、2:P形チャネル層、21:
チャネル形成領域、3:N+ソース層、4:ゲート酸化膜、5:
多結晶Siゲート、51:ゲート延長部、6,61:P+ウエル層、
7:エミッタ電極、71,72:接触部、11:ゲート電極、20:MO
SFET活性領域、30:ゲートパッド部。
Claims (1)
- 【請求項１】半導体基板の第一導電形のベース層の一方
の表面に第二導電形半導体層を有し、前記ベース層の他
方の表面層に選択的に第二導電形のチャネル層を有し、
前記チャネル層は表面に選択的に該チャネル層と前記ベ
ース層との接合表面部との間にチャネル形成領域をはさ
む第一導電形のソース層を有し、該チャネル形成領域の
上には酸化膜を介してゲートが設けられ、前記ベース層
の他方の表面層に前記ソース層にチャネル形成領域より
遠い側で隣接する高不純物濃度の第二導電形のウェル層
を有し、該ウェル層と前記ソース層とに接触する主電極
を有する活性領域に隣接して一面が前記ゲートの延長部
に接触し、他面がゲート端子に接続されるゲートパッド
を同一半導体基板上に備え、前記ウェル層が前記ゲート
延長部下を通り前記ゲートパッドの下を含む個所まで延
長して形成されたものにおいて、前記ゲート延長部下で
前記ウェル層が分離され、前記分離された分離ウェル層
には主電極と個別の補助電極が接触し、該補助電極は主
電極と接続されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106190A JP2785271B2 (ja) | 1988-04-28 | 1988-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106190A JP2785271B2 (ja) | 1988-04-28 | 1988-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276770A JPH01276770A (ja) | 1989-11-07 |
| JP2785271B2 true JP2785271B2 (ja) | 1998-08-13 |
Family
ID=14427275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106190A Expired - Fee Related JP2785271B2 (ja) | 1988-04-28 | 1988-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785271B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| CN102870217B (zh) * | 2010-04-06 | 2016-08-03 | 三菱电机株式会社 | 功率用半导体装置及其制造方法 |
| JP5692227B2 (ja) * | 2010-06-30 | 2015-04-01 | 三菱電機株式会社 | 電力用半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184865A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体装置 |
| US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
-
1988
- 1988-04-28 JP JP63106190A patent/JP2785271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01276770A (ja) | 1989-11-07 |
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