JPS6184865A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6184865A JPS6184865A JP59206554A JP20655484A JPS6184865A JP S6184865 A JPS6184865 A JP S6184865A JP 59206554 A JP59206554 A JP 59206554A JP 20655484 A JP20655484 A JP 20655484A JP S6184865 A JPS6184865 A JP S6184865A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- channel length
- semiconductor device
- source region
- region adjacent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000002184 metal Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000012141 concentrate Substances 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000003475 lamination Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000005669 field effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/0865—Disposition
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にシリコンゲート電極層
とAl等の金属配線層が複層された金属ゲート電極を有
する絶縁ゲート型電界効果トランジスタを含む半導体装
置に関する。
とAl等の金属配線層が複層された金属ゲート電極を有
する絶縁ゲート型電界効果トランジスタを含む半導体装
置に関する。
従来の二重拡散型MIS FE’I’は高周波、高出力
用の絶縁ゲート型電界効果トランジスタ(以下MIS
’rRと記す)として使用されその構造は第2図(a
) 、 (blに示すとおりである。第2図[alは上
面図、第2図(blはA−A/部部面面図ある。第2図
(a)。
用の絶縁ゲート型電界効果トランジスタ(以下MIS
’rRと記す)として使用されその構造は第2図(a
) 、 (blに示すとおりである。第2図[alは上
面図、第2図(blはA−A/部部面面図ある。第2図
(a)。
(bl において、1は半導体基板でMIS TRのド
レイン領域となる。2はペース領域でチャネル形成領域
である。又3及び3′はソース領域、4は多結晶シリコ
ンゲート電極、5は絶縁膜、6はソース電極、7は金属
ゲート電極層でこの部分では金属ゲート電極は第1層の
シリコンゲート電極層とAl等の金属配線層の積層構造
となっている。8はチャネル形成部、9はゲート絶縁膜
である。以上のようにソース電極6と半導体基板lの間
に並列に形成された複数個の二重拡散型MO8FETに
より構成される。MIS ’rRのスイッチング・スピ
ードは、そのMIS T、を構成する半導体装置の主表
面に選択的に積層形成される材料とバタンによって決ま
る入力容量(C15s )とゲート抵抗(几G)によっ
て決定され、スピードを上げるためには、入力容量とゲ
ート抵抗を小さくしなければならない。
レイン領域となる。2はペース領域でチャネル形成領域
である。又3及び3′はソース領域、4は多結晶シリコ
ンゲート電極、5は絶縁膜、6はソース電極、7は金属
ゲート電極層でこの部分では金属ゲート電極は第1層の
シリコンゲート電極層とAl等の金属配線層の積層構造
となっている。8はチャネル形成部、9はゲート絶縁膜
である。以上のようにソース電極6と半導体基板lの間
に並列に形成された複数個の二重拡散型MO8FETに
より構成される。MIS ’rRのスイッチング・スピ
ードは、そのMIS T、を構成する半導体装置の主表
面に選択的に積層形成される材料とバタンによって決ま
る入力容量(C15s )とゲート抵抗(几G)によっ
て決定され、スピードを上げるためには、入力容量とゲ
ート抵抗を小さくしなければならない。
ゲート電極として多結晶シリコンに不純物拡散した電極
層を用いる構造のMIS ’rRにおいては、一般に多
結晶シリコンの電気抵抗率が高いためにゲート抵抗が大
きくな)、スイッチングスピードが遅くなる。そのため
多結晶のシリコンをゲート電極層として使用する場合は
そのゲート抵抗を下げるためAl等の電気抵抗率の小さ
い金属配線層を選択的に積層する方法がとられる。Al
等の金属層と多結晶シリコンの層抵抗は金属の方が3桁
程度小さいため、MIS ’r几にゲート信号を入力し
スイッチングをさせる場合、初期のスイッチング電流は
多結晶シリコンゲート電極上に選択的に積層配線され友
金属配線層の付近から流れ始める。
層を用いる構造のMIS ’rRにおいては、一般に多
結晶シリコンの電気抵抗率が高いためにゲート抵抗が大
きくな)、スイッチングスピードが遅くなる。そのため
多結晶のシリコンをゲート電極層として使用する場合は
そのゲート抵抗を下げるためAl等の電気抵抗率の小さ
い金属配線層を選択的に積層する方法がとられる。Al
等の金属層と多結晶シリコンの層抵抗は金属の方が3桁
程度小さいため、MIS ’r几にゲート信号を入力し
スイッチングをさせる場合、初期のスイッチング電流は
多結晶シリコンゲート電極上に選択的に積層配線され友
金属配線層の付近から流れ始める。
ゲート信号が高速になる程この傾向が強くなる。
従来は第2図(a) 、 ib)に例を示すように、ゲ
ート電極の金属配線層7に隣接した部分にもソース領域
3′を形成していたため製造工程中に生じる8の部分の
チャネル形成部のチャネル長のバラツキで、チャネル長
の短くなった部分に電流が集中しやすく、高速スイッチ
ングが必要な高周波で使用すると、スイッチングの初期
の段階でこのチャネルの短い部分に電流集中が生じ半導
体装置が破壊することがあった。
ート電極の金属配線層7に隣接した部分にもソース領域
3′を形成していたため製造工程中に生じる8の部分の
チャネル形成部のチャネル長のバラツキで、チャネル長
の短くなった部分に電流が集中しやすく、高速スイッチ
ングが必要な高周波で使用すると、スイッチングの初期
の段階でこのチャネルの短い部分に電流集中が生じ半導
体装置が破壊することがあった。
本発明はこれらの問題点を除去改良する構造を提供する
ことを目的とする。
ことを目的とする。
C問題点を解決するための手段〕
本発明の半導体装置は、シリコンゲート電極を有する複
数個の二重拡散MIS FET より構成され、該二重
拡散MIS PETの一部がシリコンゲート電極層とA
l等の金属配線層の積層された金属ゲート電極を備えて
なる半導体装置において、前記積層された金属ゲート電
極に隣接したソース領域が削除されていることを特徴と
して構成される。
数個の二重拡散MIS FET より構成され、該二重
拡散MIS PETの一部がシリコンゲート電極層とA
l等の金属配線層の積層された金属ゲート電極を備えて
なる半導体装置において、前記積層された金属ゲート電
極に隣接したソース領域が削除されていることを特徴と
して構成される。
次に、本発明について、図面を参照して説明する。
第1図(a)、 [blは本発明の一実施例の上面図及
びそのB−B/部の断面図である。第1図(at 、
(bl において従来例の第2図(al 、 (blと
同一部分は同一番号を付しである。第1図(at 、
(b)かられかるように、シリコンゲート電極4上に選
択積層配線された金属電極層7に隣接した部分のソース
領域(第2図(a)。
びそのB−B/部の断面図である。第1図(at 、
(bl において従来例の第2図(al 、 (blと
同一部分は同一番号を付しである。第1図(at 、
(b)かられかるように、シリコンゲート電極4上に選
択積層配線された金属電極層7に隣接した部分のソース
領域(第2図(a)。
(blの3′相当部分)を削除した構造となっている。
このような削除した構造にすることによシ従来構造で発
生したチャネル長のバラツキで、チャネル長の短くなっ
た部分に電流が集中しやすく、高速スイッチングが必要
な高周波で使用すると、スイッチングの初期の段階でこ
のチャネルの短い部分に電流が集中し半導体装置を破壊
したが、この部分を削除することにより高周波で安定動
作が可能となった。
生したチャネル長のバラツキで、チャネル長の短くなっ
た部分に電流が集中しやすく、高速スイッチングが必要
な高周波で使用すると、スイッチングの初期の段階でこ
のチャネルの短い部分に電流が集中し半導体装置を破壊
したが、この部分を削除することにより高周波で安定動
作が可能となった。
以上説明したとおシ、本発明によれば、従来構造に比較
して電流集中現象が起こルにくくなり、高周波で安定動
作が可能な絶縁ゲート型電界効果トランジスタが得られ
る。
して電流集中現象が起こルにくくなり、高周波で安定動
作が可能な絶縁ゲート型電界効果トランジスタが得られ
る。
第1図(at 、 (blは本発明の一実施例の上面図
及びそのB−B/部折断面図第2図(al 、 ib)
は従来の二重拡散型MO8FETの上面図及びそのA−
A’断面図である。 ■・・・・・・半導体基板、2・・・・・・ベース領域
、3,3/・・・・・・ソース領域、4・・・・・・多
結晶シリコンゲート電極、5・・・・・・絶縁膜、6・
・・・・・ソース電極、7・川・・金属ゲート電極層、
8・・・・・・チャネル形成部、9・川・・ゲート絶縁
膜。 代理人 弁理士 内 原 −パ′−″゛ミj ゝ・− 第 2 凹
及びそのB−B/部折断面図第2図(al 、 ib)
は従来の二重拡散型MO8FETの上面図及びそのA−
A’断面図である。 ■・・・・・・半導体基板、2・・・・・・ベース領域
、3,3/・・・・・・ソース領域、4・・・・・・多
結晶シリコンゲート電極、5・・・・・・絶縁膜、6・
・・・・・ソース電極、7・川・・金属ゲート電極層、
8・・・・・・チャネル形成部、9・川・・ゲート絶縁
膜。 代理人 弁理士 内 原 −パ′−″゛ミj ゝ・− 第 2 凹
Claims (1)
- シリコンゲート電極を有する複数個の二重拡散型MI
S−FETより構成され、該二重拡散型MIS−FET
の一部がシリコンゲート電極層とAl等の金属配線層の
積層された金属ゲート電極を備えてなる半導体装置にお
いて、前記積層された金属ゲート電極に隣接したソース
領域が削除されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59206554A JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59206554A JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6184865A true JPS6184865A (ja) | 1986-04-30 |
JPH0469435B2 JPH0469435B2 (ja) | 1992-11-06 |
Family
ID=16525310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59206554A Granted JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6184865A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01276770A (ja) * | 1988-04-28 | 1989-11-07 | Fuji Electric Co Ltd | 半導体装置 |
JPH01290265A (ja) * | 1988-05-18 | 1989-11-22 | Fuji Electric Co Ltd | Mos型半導体装置 |
JPH0312970A (ja) * | 1989-06-12 | 1991-01-21 | Hitachi Ltd | 半導体装置 |
US5023691A (en) * | 1989-05-26 | 1991-06-11 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
JPH05198816A (ja) * | 1991-09-27 | 1993-08-06 | Nec Corp | 半導体装置 |
EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
US5544038A (en) * | 1992-09-21 | 1996-08-06 | General Electric Company | Synchronous rectifier package for high-efficiency operation |
EP0987766A1 (de) * | 1998-09-18 | 2000-03-22 | Siemens Aktiengesellschaft | Randstruktur für einen Feldeffekttransistor mit einer Vielzahl von Zellen |
-
1984
- 1984-10-02 JP JP59206554A patent/JPS6184865A/ja active Granted
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01276770A (ja) * | 1988-04-28 | 1989-11-07 | Fuji Electric Co Ltd | 半導体装置 |
JPH01290265A (ja) * | 1988-05-18 | 1989-11-22 | Fuji Electric Co Ltd | Mos型半導体装置 |
US5023691A (en) * | 1989-05-26 | 1991-06-11 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
US5170239A (en) * | 1989-05-26 | 1992-12-08 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor having high short-circuit SOA and high latch-up current |
US5391898A (en) * | 1989-05-26 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor having high short-circuit and latch-up withstandability |
JPH0312970A (ja) * | 1989-06-12 | 1991-01-21 | Hitachi Ltd | 半導体装置 |
JPH05198816A (ja) * | 1991-09-27 | 1993-08-06 | Nec Corp | 半導体装置 |
EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
US5445978A (en) * | 1992-04-23 | 1995-08-29 | Siliconix Incorporated | Method of making power device with buffered gate shield region |
US5544038A (en) * | 1992-09-21 | 1996-08-06 | General Electric Company | Synchronous rectifier package for high-efficiency operation |
EP0987766A1 (de) * | 1998-09-18 | 2000-03-22 | Siemens Aktiengesellschaft | Randstruktur für einen Feldeffekttransistor mit einer Vielzahl von Zellen |
Also Published As
Publication number | Publication date |
---|---|
JPH0469435B2 (ja) | 1992-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920022372A (ko) | 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 | |
JPS6184865A (ja) | 半導体装置 | |
JPS6292370A (ja) | 薄膜トランジスタ | |
JPS62136877A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
EP0724293A2 (en) | Gate compacting structure of power MOS transistor | |
JPH0222868A (ja) | 絶縁ゲート電界効果トランジスタ | |
JPH05235339A (ja) | Misトランジスタ | |
KR100611743B1 (ko) | 멀티플 게이트 박막 트랜지스터 | |
JP2978504B2 (ja) | Mosトランジスタ | |
JPH07153951A (ja) | 複合型半導体素子およびその製造方法 | |
JPH05110075A (ja) | 絶縁ゲート型電界効果トランジスタ | |
JPH03283466A (ja) | 薄膜トランジスタ | |
TW518697B (en) | Production-method of field-effect-transistors in integrated semiconductor-circuits and an integrated semiconductor-circuit produced with such a field-effect-transistor | |
JPH0541523A (ja) | 半導体装置 | |
JPH02264477A (ja) | 半導体集積回路装置 | |
JPH08186255A (ja) | 半導体集積回路 | |
JPS61289658A (ja) | 半導体集積回路 | |
JPH0580821B2 (ja) | ||
JPH02109369A (ja) | 半導体装置 | |
JPH01235275A (ja) | Mos型半導体装置 | |
JPH0251266A (ja) | Mis型半導体装置 | |
JPS63293882A (ja) | 半導体集積回路装置 | |
JPH07122743A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH01125865A (ja) | 半導体装置 | |
Barsan et al. | Nonoverlapping dual‐gate bucket‐brigade devices |