JPH02264477A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02264477A JPH02264477A JP1085951A JP8595189A JPH02264477A JP H02264477 A JPH02264477 A JP H02264477A JP 1085951 A JP1085951 A JP 1085951A JP 8595189 A JP8595189 A JP 8595189A JP H02264477 A JPH02264477 A JP H02264477A
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- JP
- Japan
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- gate
- semiconductor integrated
- integrated circuit
- electrode
- electrodes
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に多段直列接
続されたトランジスタ回路の構成方法に関するものであ
る。
続されたトランジスタ回路の構成方法に関するものであ
る。
第６図は、例えば１９８４年２月７日ＵＳＰ ４４３０
５８３号に記載されている従来の構成方法による、第７
図の回路図に示す多段のトランジスタ回路の構成を示す
半導体集積回路装置の平面図である。図において、（１
）、（３）は電源電極、（２）は出力電極、（４）〜（
８）はゲート電極、（９）、叩はトランジスタを形成す
る拡散領域であるり トランジスタを多段直列接続して
構成する多入力ゲートなどでは、ゲート遅延時間を短縮
するため第６図に示すように電源電極（３）に近い側の
トランジスタのゲート幅が太き（、出力電極（２）に近
い側のトランジスタのゲート幅が小さくなるようトラン
ジスタのゲート幅、すなわちトランジスタを形成する拡
散領域の幅を段階的に変化させていた。
５８３号に記載されている従来の構成方法による、第７
図の回路図に示す多段のトランジスタ回路の構成を示す
半導体集積回路装置の平面図である。図において、（１
）、（３）は電源電極、（２）は出力電極、（４）〜（
８）はゲート電極、（９）、叩はトランジスタを形成す
る拡散領域であるり トランジスタを多段直列接続して
構成する多入力ゲートなどでは、ゲート遅延時間を短縮
するため第６図に示すように電源電極（３）に近い側の
トランジスタのゲート幅が太き（、出力電極（２）に近
い側のトランジスタのゲート幅が小さくなるようトラン
ジスタのゲート幅、すなわちトランジスタを形成する拡
散領域の幅を段階的に変化させていた。
従来の多段ゲート回路は以上のよう１こ構成されている
ので、多段ゲートを構成するトランジスタのゲート電極
は、半導体集積回路製造過程で許される最小のゲート間
隔では配置することができず、第８図に示す、単体のト
ランジスタが必要とする、ゲート電極（４）と拡散領域
（９）の端部までの距離Ｄ１と、拡散領域（９）の端部
と隣接するゲート電極（５）とを分離するために必要な
距離Ｄ２とを併せた以上の間隔をおいて配置する必要が
あった。
ので、多段ゲートを構成するトランジスタのゲート電極
は、半導体集積回路製造過程で許される最小のゲート間
隔では配置することができず、第８図に示す、単体のト
ランジスタが必要とする、ゲート電極（４）と拡散領域
（９）の端部までの距離Ｄ１と、拡散領域（９）の端部
と隣接するゲート電極（５）とを分離するために必要な
距離Ｄ２とを併せた以上の間隔をおいて配置する必要が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、拡散領域の端部と相隣接するゲート電極とを
分離するために必要な空隙をなくし、占有面積の汁さな
多段のトランジスタ回路の半導体集積回路装置を得るこ
とを目的とする。
たもので、拡散領域の端部と相隣接するゲート電極とを
分離するために必要な空隙をなくし、占有面積の汁さな
多段のトランジスタ回路の半導体集積回路装置を得るこ
とを目的とする。
この発明による多段ゲートの構成法は、拡散領域の、ゲ
ート電極が横切る二辺の幅を連続的に変化させるもので
ある。
ート電極が横切る二辺の幅を連続的に変化させるもので
ある。
拡散領域の、ゲート電極が横切る二辺の幅を連続的に変
化させることにより、隣接するトランジスタ間に拡散領
域の端部と隣接するゲート電極とを分離する空隙をおく
必要をなくし、半導体集積回路製造過程で許される最小
の間隔でゲート電極を配置することができる。
化させることにより、隣接するトランジスタ間に拡散領
域の端部と隣接するゲート電極とを分離する空隙をおく
必要をなくし、半導体集積回路製造過程で許される最小
の間隔でゲート電極を配置することができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図は、第７図に示す回路図のトランジスタ回路をこの発
明による方法によって配置した半導体集積回路装置の平
面図である。図において、（１）、（３）は電源電極、
（２）は出力電極、（４）〜（８）はゲート電極、（９
）、ＱＯ，はトランジスタを形成する拡散領域である。
図は、第７図に示す回路図のトランジスタ回路をこの発
明による方法によって配置した半導体集積回路装置の平
面図である。図において、（１）、（３）は電源電極、
（２）は出力電極、（４）〜（８）はゲート電極、（９
）、ＱＯ，はトランジスタを形成する拡散領域である。
拡散領域ＱＯの幅は、電源電極（３）に接する部分が最
も大きく、出力電極０１に向かって連続的に減小してゆ
く。拡散領域α１を上記のように配置することにより、
隣接するトランジスタ間に１拡散領域とゲート電極とを
分離する空隙を設ける必要がなくなり、隣接するゲート
電極を、半導体集積回路製造過程で散される最小の間隔
で配置することができる。第２図ないし第５図は第７図
に示す回路図のトランジスタ回路をこの発明の他の実施
例によって配置した半導体集積回路の平面図で、第２図
は拡散領域ＱＯの、ゲート電極（５）〜（８）が横切る
二辺の内一方がゲート電極（５）〜（８）に直交するよ
うに配置した場合を示す。また、第３図に示すように、
拡散領域ａ０の、ゲート電極（５）〜（８）が横切る二
辺の内一方、あるいは双方が曲線状にその幅を変化させ
ても良い。
も大きく、出力電極０１に向かって連続的に減小してゆ
く。拡散領域α１を上記のように配置することにより、
隣接するトランジスタ間に１拡散領域とゲート電極とを
分離する空隙を設ける必要がなくなり、隣接するゲート
電極を、半導体集積回路製造過程で散される最小の間隔
で配置することができる。第２図ないし第５図は第７図
に示す回路図のトランジスタ回路をこの発明の他の実施
例によって配置した半導体集積回路の平面図で、第２図
は拡散領域ＱＯの、ゲート電極（５）〜（８）が横切る
二辺の内一方がゲート電極（５）〜（８）に直交するよ
うに配置した場合を示す。また、第３図に示すように、
拡散領域ａ０の、ゲート電極（５）〜（８）が横切る二
辺の内一方、あるいは双方が曲線状にその幅を変化させ
ても良い。
あるいは、第４図、第５図に示すようにゲート電極（５
）〜（８）を屈曲させ、ゲート電極（５）〜（８）と、
拡散領域Ｑ０の、ゲート電極（５）〜（８）が横切る二
辺とが直交するように配置しても良い。
）〜（８）を屈曲させ、ゲート電極（５）〜（８）と、
拡散領域Ｑ０の、ゲート電極（５）〜（８）が横切る二
辺とが直交するように配置しても良い。
以上のように、この発明によれば、多段ゲートを構成す
る複数のトランジスタのゲート電極を、半導体集積回路
製造の際に許される最小の間隔で配置するすることが可
能であり、多段ゲートが半導体基板上で占有する面積を
減少する効果がある。
る複数のトランジスタのゲート電極を、半導体集積回路
製造の際に許される最小の間隔で配置するすることが可
能であり、多段ゲートが半導体基板上で占有する面積を
減少する効果がある。
第１図は、この発明の一実施例による、多段のトランジ
スタ回路の構成を示す半導体集積回路装置の平面図、第
２図ないし第５図は、この発明の他の実施例による半導
体集積回路装置の平面図、第６図は従来の多段のトラン
ジスタ回路の構成を示す半導体集積回路装置の平面図、
第７図は多段のトランジスタ回路の構成を示す回路図、
第８図は従来の単体のトランジスタの配置を示す平面図
である。図において、（１）、（３）は電源電極、（２
）は出力電極、（４）〜（８）はゲート電極、（９）、
ＱＱは拡散領域である。なお、図中、同一符号は同一、
または相当部分を示す。
スタ回路の構成を示す半導体集積回路装置の平面図、第
２図ないし第５図は、この発明の他の実施例による半導
体集積回路装置の平面図、第６図は従来の多段のトラン
ジスタ回路の構成を示す半導体集積回路装置の平面図、
第７図は多段のトランジスタ回路の構成を示す回路図、
第８図は従来の単体のトランジスタの配置を示す平面図
である。図において、（１）、（３）は電源電極、（２
）は出力電極、（４）〜（８）はゲート電極、（９）、
ＱＱは拡散領域である。なお、図中、同一符号は同一、
または相当部分を示す。
Claims (1)
- ゲート電極と拡散領域からなる多段のトランジスタ回路
において、上記ゲート電極が横切る上記拡散領域の二辺
が平行にならないよう配置したことを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085951A JPH02264477A (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085951A JPH02264477A (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02264477A true JPH02264477A (ja) | 1990-10-29 |
Family
ID=13873068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085951A Pending JPH02264477A (ja) | 1989-04-05 | 1989-04-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02264477A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317204A (en) * | 1991-04-12 | 1994-05-31 | Hewlett-Packard Company | Mitigating the adverse effects of charge sharing in dynamic logic circuits |
| US7777294B2 (en) | 2003-02-07 | 2010-08-17 | Renesas Technology Corp. | Semiconductor device including a high-breakdown voltage MOS transistor |
| JP2023058483A (ja) * | 2014-02-21 | 2023-04-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-04-05 JP JP1085951A patent/JPH02264477A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317204A (en) * | 1991-04-12 | 1994-05-31 | Hewlett-Packard Company | Mitigating the adverse effects of charge sharing in dynamic logic circuits |
| US7777294B2 (en) | 2003-02-07 | 2010-08-17 | Renesas Technology Corp. | Semiconductor device including a high-breakdown voltage MOS transistor |
| JP2023058483A (ja) * | 2014-02-21 | 2023-04-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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