JPH05251479A - 高周波用電界効果トランジスタ - Google Patents
高周波用電界効果トランジスタInfo
- Publication number
- JPH05251479A JPH05251479A JP33597991A JP33597991A JPH05251479A JP H05251479 A JPH05251479 A JP H05251479A JP 33597991 A JP33597991 A JP 33597991A JP 33597991 A JP33597991 A JP 33597991A JP H05251479 A JPH05251479 A JP H05251479A
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- JP
- Japan
- Prior art keywords
- gate
- drain
- bus line
- source
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 高周波用電界効果トランジスタにおける位相
差による出力の低下、及び出力の合成損失を低減させ
る。 【構成】 半導体基板１１上に配設したゲート電極１、
ソース電極２及びドレイン電極３からチップの短辺方向
に延びるゲートバスライン５、ソースバスライン７、及
びドレインバスライン６を所要の間隔をおいて平行に配
設し、ゲートバスライン５とドレインバスライン６との
間に活性層４を形成し、ゲートバスライン５からチップ
の長辺方向に向けて活性層４上にゲートフィンガ８を突
出させ、ソースバスライン７及びドレインバスライン６
から夫々突出されたソースフィンガ１０及びドレインフ
ィンガ９をゲートフィンガ８の両側に交互に配置する。
差による出力の低下、及び出力の合成損失を低減させ
る。 【構成】 半導体基板１１上に配設したゲート電極１、
ソース電極２及びドレイン電極３からチップの短辺方向
に延びるゲートバスライン５、ソースバスライン７、及
びドレインバスライン６を所要の間隔をおいて平行に配
設し、ゲートバスライン５とドレインバスライン６との
間に活性層４を形成し、ゲートバスライン５からチップ
の長辺方向に向けて活性層４上にゲートフィンガ８を突
出させ、ソースバスライン７及びドレインバスライン６
から夫々突出されたソースフィンガ１０及びドレインフ
ィンガ９をゲートフィンガ８の両側に交互に配置する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴと称する）に関し、特にマイクロ波で使
用される高周波用のＦＥＴの構造に関する。
（以下、ＦＥＴと称する）に関し、特にマイクロ波で使
用される高周波用のＦＥＴの構造に関する。
【０００２】
【産業上の利用分野】従来の高周波ＦＥＴを図３及び図
４に示す。図３はＦＥＴチップの全体構成を示す概略平
面図、図４はその一部の拡大平面図である。図示のよう
に、ＦＥＴチップの全体形状はＹ方向に対してＸ方向に
長い矩形状の半導体基板１１で形成され、Ｙ方向にドレ
イン電極３とソース電極２を対向配置し、かつソース電
極の間にゲート電極１を配設している。そして、これら
の対向する電極間にはＸ方向に伸びる活性層４を配設
し、この活性層４に沿ってＸ方向に延設されて前記ゲー
ト電極１につながるゲートバスライン５から突出された
ゲートフィンガ８を活性層４上にＹ方向に配設してい
る。又、このゲートフィンガ８を挟むように、前記ドレ
イン電極３及びソース電極２から夫々突出されたドレイ
ンフィンガ９及びソースフィンガ１０をＹ方向に配設し
ている。
４に示す。図３はＦＥＴチップの全体構成を示す概略平
面図、図４はその一部の拡大平面図である。図示のよう
に、ＦＥＴチップの全体形状はＹ方向に対してＸ方向に
長い矩形状の半導体基板１１で形成され、Ｙ方向にドレ
イン電極３とソース電極２を対向配置し、かつソース電
極の間にゲート電極１を配設している。そして、これら
の対向する電極間にはＸ方向に伸びる活性層４を配設
し、この活性層４に沿ってＸ方向に延設されて前記ゲー
ト電極１につながるゲートバスライン５から突出された
ゲートフィンガ８を活性層４上にＹ方向に配設してい
る。又、このゲートフィンガ８を挟むように、前記ドレ
イン電極３及びソース電極２から夫々突出されたドレイ
ンフィンガ９及びソースフィンガ１０をＹ方向に配設し
ている。
【０００３】
【発明が解決しようとする課題】この従来の高周波用Ｆ
ＥＴでは、ゲートバスライン５がＦＥＴチップのＸ方向
に長く延設されているため、図３に示すゲートバスライ
ン５の長さＬがλｇ／４（λｇ：ＦＥＴチップ内での波
長）に近づくにつれてＦＥＴチップ内での位相差により
出力の低下が生じるという問題がある。
ＥＴでは、ゲートバスライン５がＦＥＴチップのＸ方向
に長く延設されているため、図３に示すゲートバスライ
ン５の長さＬがλｇ／４（λｇ：ＦＥＴチップ内での波
長）に近づくにつれてＦＥＴチップ内での位相差により
出力の低下が生じるという問題がある。
【０００４】又、図４に示すように、同一セル内におい
ても、中心部を通過するマイクロ波の経路Ａ２と、周辺
部を通過するマイクロ波の経路Ｂ２との間に距離の差が
生じ、その結果位相差による合成損失を生じ、出力の低
下及び効率の低下を引き起こすという問題がある。本発
明の目的は、位相差による出力の低下、及び出力の合成
損失を低減させる高周波用ＦＥＴを提供することにあ
る。
ても、中心部を通過するマイクロ波の経路Ａ２と、周辺
部を通過するマイクロ波の経路Ｂ２との間に距離の差が
生じ、その結果位相差による合成損失を生じ、出力の低
下及び効率の低下を引き起こすという問題がある。本発
明の目的は、位相差による出力の低下、及び出力の合成
損失を低減させる高周波用ＦＥＴを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の高周波用ＦＥＴ
は、半導体基板上に配設したゲート電極、ソース電極及
びドレイン電極からチップの短辺方向に延びるゲートバ
スライン，ソースバスライン、及びドレインバスライン
を所要の間隔をおいて平行に配設し、ゲートバスライン
とドレインバスラインとの間に活性層を形成し、ゲート
バスラインからチップの長辺方向に向けて活性層上にゲ
ートフィンガを突出させ、ソースバスライン及びドレイ
ンバスラインから夫々突出されたソースフィンガ及びド
レインフィンガをゲートフィンガの両側に交互に配置す
る。この場合、ソース電極にソースバスラインを設ける
ことなく、ソース電極から直接ソースフィンガを突出さ
せるように構成してもよい。
は、半導体基板上に配設したゲート電極、ソース電極及
びドレイン電極からチップの短辺方向に延びるゲートバ
スライン，ソースバスライン、及びドレインバスライン
を所要の間隔をおいて平行に配設し、ゲートバスライン
とドレインバスラインとの間に活性層を形成し、ゲート
バスラインからチップの長辺方向に向けて活性層上にゲ
ートフィンガを突出させ、ソースバスライン及びドレイ
ンバスラインから夫々突出されたソースフィンガ及びド
レインフィンガをゲートフィンガの両側に交互に配置す
る。この場合、ソース電極にソースバスラインを設ける
ことなく、ソース電極から直接ソースフィンガを突出さ
せるように構成してもよい。
【０００６】
【作用】チップ長に対するゲートバスラインの長さを短
くして位相差による出力の低下を抑制し、かつ対向配置
したゲートバスラインとドレインバスラインによりゲー
ト電極とドレイン電極との間の経路を均一化し、位相差
による合成損失を低減させる。
くして位相差による出力の低下を抑制し、かつ対向配置
したゲートバスラインとドレインバスラインによりゲー
ト電極とドレイン電極との間の経路を均一化し、位相差
による合成損失を低減させる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の要部平面図である。半導
体基板１１上のＹ方向にはゲート電極１とソース電極２
を対向配置し、かつソース電極２間にドレイン電極３を
配設している。そして、ゲート電極１及びドレイン電極
３からは夫々Ｙ方向にゲートバスライン５、ドレインバ
スライン６を突出させている。この場合、ゲートバスラ
イン５は隣接配置されるセルに夫々対応する２本のゲー
トバスライン５を所要の間隔で配設し、かつこれらバス
ライン５の間にソース電極２から突出されたソースバス
ライン７をＹ方向に延設させている。
る。図１は本発明の一実施例の要部平面図である。半導
体基板１１上のＹ方向にはゲート電極１とソース電極２
を対向配置し、かつソース電極２間にドレイン電極３を
配設している。そして、ゲート電極１及びドレイン電極
３からは夫々Ｙ方向にゲートバスライン５、ドレインバ
スライン６を突出させている。この場合、ゲートバスラ
イン５は隣接配置されるセルに夫々対応する２本のゲー
トバスライン５を所要の間隔で配設し、かつこれらバス
ライン５の間にソース電極２から突出されたソースバス
ライン７をＹ方向に延設させている。
【０００８】前記ゲートバスライン５とドレインバスラ
イン６の間の半導体基板には活性層４を形成する。した
がって、この活性層４はＦＥＴチップのＸ方向に小寸法
で区画された状態で形成される。そして、この活性層４
上には前記ゲートバスライン５からＸ方向に突出された
ゲートフィンガ８を延設し、このゲートフィンガ８の両
側には前記ドレインバスライン６からＸ方向に突出され
たドレインフィンガ９と、ソースバスライン７からＸ方
向に突出されたソースフィンガ１０とを交互に延設して
いる。
イン６の間の半導体基板には活性層４を形成する。した
がって、この活性層４はＦＥＴチップのＸ方向に小寸法
で区画された状態で形成される。そして、この活性層４
上には前記ゲートバスライン５からＸ方向に突出された
ゲートフィンガ８を延設し、このゲートフィンガ８の両
側には前記ドレインバスライン６からＸ方向に突出され
たドレインフィンガ９と、ソースバスライン７からＸ方
向に突出されたソースフィンガ１０とを交互に延設して
いる。
【０００９】尚、ソースフィンガ１０は一部においてゲ
ートバスライン５と交差しているが、ソースフィンガ１
０はゲートバスライン５とは多重配線構造として形成さ
れており、両者が短絡されることはない。又、活性層４
のＸ方向の寸法は、ＦＥＴに必要とされる電力に応じて
ゲートバスライン５とドレインバスライン６の間隔を設
定することで、任意に設定することができる。
ートバスライン５と交差しているが、ソースフィンガ１
０はゲートバスライン５とは多重配線構造として形成さ
れており、両者が短絡されることはない。又、活性層４
のＸ方向の寸法は、ＦＥＴに必要とされる電力に応じて
ゲートバスライン５とドレインバスライン６の間隔を設
定することで、任意に設定することができる。
【００１０】この構成によれば、ＦＥＴチップはゲート
バスライン５がＹ方向に延設されているため、ＦＥＴチ
ップのＸ方向の長さがλｇ／４に近づいてもＦＥＴチッ
プ全体としての位相差による出力の低下を抑えることが
できる。又、各セル内においても、図１のように一辺側
を通過するマイクロ波の経路Ａ１と、他辺側を通過する
マイクロ波の経路Ｂ１とを等しくすることができ、各セ
ルの位相差による出力の合成損失を低減させることがで
きる。
バスライン５がＹ方向に延設されているため、ＦＥＴチ
ップのＸ方向の長さがλｇ／４に近づいてもＦＥＴチッ
プ全体としての位相差による出力の低下を抑えることが
できる。又、各セル内においても、図１のように一辺側
を通過するマイクロ波の経路Ａ１と、他辺側を通過する
マイクロ波の経路Ｂ１とを等しくすることができ、各セ
ルの位相差による出力の合成損失を低減させることがで
きる。
【００１１】図２は本発明の他の実施例の要部平面図で
ある。この実施例では隣接するセルに対応したゲートバ
スライン５の間隔を大きくし、その間にソース電極２を
配設している。そして、このソース電極２から直接ソー
スフィンガ１０を突出させ、活性層４上に延設させてい
る。このソース電極２は、図示は省略するが、裏面側に
バイアホールを設け、半導体基板１１の裏面に設けた接
地金属膜に接続している。
ある。この実施例では隣接するセルに対応したゲートバ
スライン５の間隔を大きくし、その間にソース電極２を
配設している。そして、このソース電極２から直接ソー
スフィンガ１０を突出させ、活性層４上に延設させてい
る。このソース電極２は、図示は省略するが、裏面側に
バイアホールを設け、半導体基板１１の裏面に設けた接
地金属膜に接続している。
【００１２】この構成においても、図１の実施例と同様
にＦＥＴチップにおける出力の低下を抑え、かつ各セル
における出力の合成損失を低減する効果を得ることがで
きる。又、この構成ではソースバスラインが不要となっ
てソースの接地線長が短くされるため、接地インダクタ
ンスを低減して高周波での出力低下を防止することがで
きる。
にＦＥＴチップにおける出力の低下を抑え、かつ各セル
における出力の合成損失を低減する効果を得ることがで
きる。又、この構成ではソースバスラインが不要となっ
てソースの接地線長が短くされるため、接地インダクタ
ンスを低減して高周波での出力低下を防止することがで
きる。
【００１３】
【発明の効果】以上説明したように本発明は、チップの
短辺方向に複数本のゲートバスラインとドレインバスラ
インを延設し、かつ各バスラインから夫々チップの長辺
方向に延びるフィンガを突出させることで、ＦＥＴチッ
プ長に対するゲートバスラインの長さを短くし、ＦＥＴ
チップにおける位相差による出力の低下を抑えることが
できる。又、各セルにおいては、ゲート電極とドレイン
電極との間の経路を均一化し、位相差による出力の合成
損失を低減させることができる効果がある。
短辺方向に複数本のゲートバスラインとドレインバスラ
インを延設し、かつ各バスラインから夫々チップの長辺
方向に延びるフィンガを突出させることで、ＦＥＴチッ
プ長に対するゲートバスラインの長さを短くし、ＦＥＴ
チップにおける位相差による出力の低下を抑えることが
できる。又、各セルにおいては、ゲート電極とドレイン
電極との間の経路を均一化し、位相差による出力の合成
損失を低減させることができる効果がある。
【図１】本発明の高周波用ＦＥＴの一実施例の要部の平
面図である。
面図である。
【図２】本発明の他の実施例の要部の平面図である。
【図３】従来のＦＥＴのチップ全体構成を示す概略平面
図である。
図である。
【図４】従来のＦＥＴの一部の平面図である。
１ ゲート電極 ２ ソース電極 ３ ドレイン電極 ４ 活性層 ５ ゲートバスライン ６ ドレインバスライン ７ ソースバスライン ８ ゲートフィンガ ９ ドレインフィンガ １０ ソースフィンガ １１ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｅ
Claims (2)
- 【請求項１】 半導体基板上にゲート電極、ソース電極
及びドレイン電極を配設し、これら各電極からチップの
短辺方向に延びる複数本のゲートバスライン、ソースバ
スライン、及びドレインバスラインを所要の間隔をおい
て平行に配設し、前記各ゲートバスラインとドレインバ
スラインとの間に活性層を形成し、前記ゲートバスライ
ンからチップの長辺方向に延びるゲートフィンガを活性
層上に突出させ、前記ソースバスライン及びドレインバ
スラインから夫々ソースフィンガ及びドレインフィンガ
を前記ゲートフィンガの両側位置に交互に突出させたこ
とを特徴とする高周波用電界効果トランジスタ。 - 【請求項２】 半導体基板上にゲート電極、ソース電極
及びドレイン電極を配設し、前記ゲート電極及びドレイ
ン電極からチップの短辺方向に延びる複数本のゲートバ
スライン及びドレインバスラインを所要の間隔をおいて
平行に配設し、前記各ゲートバスラインとドレインバス
ラインとの間に活性層を形成し、前記ゲートバスライン
からチップの長辺方向に延びるゲートフィンガを活性層
上に突出させ、前記ソース電極及びドレインバスライン
から夫々ソースフィンガ及びドレインフィンガを前記ゲ
ートフィンガの両側位置に交互に突出させたことを特徴
とする高周波用電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33597991A JPH05251479A (ja) | 1991-11-27 | 1991-11-27 | 高周波用電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33597991A JPH05251479A (ja) | 1991-11-27 | 1991-11-27 | 高周波用電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251479A true JPH05251479A (ja) | 1993-09-28 |
Family
ID=18294444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33597991A Pending JPH05251479A (ja) | 1991-11-27 | 1991-11-27 | 高周波用電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251479A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106994A (ja) * | 1995-10-13 | 1997-04-22 | Nec Corp | マイクロ波トランジスタ |
| EP0862224A1 (en) * | 1997-02-28 | 1998-09-02 | Nec Corporation | Semiconductor device |
| US7250642B2 (en) | 2004-07-29 | 2007-07-31 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor |
| KR100898474B1 (ko) * | 2007-08-29 | 2009-05-21 | 주식회사 동부하이텍 | 반도체 소자 |
| JP2012009615A (ja) * | 2010-06-24 | 2012-01-12 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2012049547A (ja) * | 2003-06-17 | 2012-03-08 | Microsoft Corp | 三次元及び色彩検出における電荷管理のための方法及び装置 |
| WO2012043334A1 (ja) * | 2010-10-01 | 2012-04-05 | シャープ株式会社 | 窒化物半導体装置 |
| WO2013008382A1 (ja) * | 2011-07-12 | 2013-01-17 | パナソニック株式会社 | 窒化物半導体装置 |
-
1991
- 1991-11-27 JP JP33597991A patent/JPH05251479A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106994A (ja) * | 1995-10-13 | 1997-04-22 | Nec Corp | マイクロ波トランジスタ |
| EP0862224A1 (en) * | 1997-02-28 | 1998-09-02 | Nec Corporation | Semiconductor device |
| KR100292904B1 (ko) * | 1997-02-28 | 2001-07-12 | 가네꼬 히사시 | 반도체장치 |
| CN1123933C (zh) * | 1997-02-28 | 2003-10-08 | Nec化合物半导体器件株式会社 | 半导体器件 |
| JP2012049547A (ja) * | 2003-06-17 | 2012-03-08 | Microsoft Corp | 三次元及び色彩検出における電荷管理のための方法及び装置 |
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| JP5707413B2 (ja) * | 2010-10-01 | 2015-04-30 | シャープ株式会社 | 窒化物半導体装置 |
| WO2013008382A1 (ja) * | 2011-07-12 | 2013-01-17 | パナソニック株式会社 | 窒化物半導体装置 |
| US8866231B2 (en) | 2011-07-12 | 2014-10-21 | Panasonic Corporation | Nitride semiconductor device |
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