JPH0729919A - 高出力電界効果トランジスタ - Google Patents
高出力電界効果トランジスタInfo
- Publication number
- JPH0729919A JPH0729919A JP16927093A JP16927093A JPH0729919A JP H0729919 A JPH0729919 A JP H0729919A JP 16927093 A JP16927093 A JP 16927093A JP 16927093 A JP16927093 A JP 16927093A JP H0729919 A JPH0729919 A JP H0729919A
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- JP
- Japan
- Prior art keywords
- unit
- gate
- width
- drain
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 チップサイズを大きくすることなく、高出力
化が可能な高出力電界効果トランジスタを提供すること
を目的とする。 【構成】 単位ゲート3が60μm間隔で櫛歯状に形成
されており、その間に組合わさるようにして各単位トラ
ンジスタのドレイン5とソース4が形成されている。中
央部に位置する単位ゲート3の幅は200μm、周辺部
に位置する単位ゲート3の幅は300μmであり、ゲー
ト幅は中央から周辺部にかけて徐々に大きくなってい
る。ゲート・ボンディング・パッド1とドレイン・ボン
ディング・パッド2はゲート配列のほぼ中央部を挟むよ
うに配置されている。各ドレイン5はエアーブリッジ6
によって互いに接続され、各ソース4は電極の引き出し
線によって互いに接続されている。
化が可能な高出力電界効果トランジスタを提供すること
を目的とする。 【構成】 単位ゲート3が60μm間隔で櫛歯状に形成
されており、その間に組合わさるようにして各単位トラ
ンジスタのドレイン5とソース4が形成されている。中
央部に位置する単位ゲート3の幅は200μm、周辺部
に位置する単位ゲート3の幅は300μmであり、ゲー
ト幅は中央から周辺部にかけて徐々に大きくなってい
る。ゲート・ボンディング・パッド1とドレイン・ボン
ディング・パッド2はゲート配列のほぼ中央部を挟むよ
うに配置されている。各ドレイン5はエアーブリッジ6
によって互いに接続され、各ソース4は電極の引き出し
線によって互いに接続されている。
Description
【0001】
【産業上の利用分野】本発明は、高出力化してマイクロ
波帯で使用する高出力電界効果トランジスタに関するも
のである。
波帯で使用する高出力電界効果トランジスタに関するも
のである。
【0002】
【従来の技術】従来、高出力電界効果トランジスタ(以
下、高出力FETと称する)は、ゲート幅を大きくし、
ドレイン電流を大きくとって高出力化する。高出力FE
Tは、小さなゲート幅を有する複数のFETを並べて、
各ゲート幅の総和によってゲート幅の大きなFETとな
っている。この構造の高出力FETは、マルチフィンガ
ータイプトランジスタと呼ばれており、各トランジスタ
は単位トランジスタ、各ゲートは単位ゲートと呼ばれて
いる。
下、高出力FETと称する)は、ゲート幅を大きくし、
ドレイン電流を大きくとって高出力化する。高出力FE
Tは、小さなゲート幅を有する複数のFETを並べて、
各ゲート幅の総和によってゲート幅の大きなFETとな
っている。この構造の高出力FETは、マルチフィンガ
ータイプトランジスタと呼ばれており、各トランジスタ
は単位トランジスタ、各ゲートは単位ゲートと呼ばれて
いる。
【0003】図2にその一例を示す。同図は高出力FE
Tの構成を示す斜視図である。サイズが約800μm×
800μmのGaAsチップ上に、1つの高出力FET
が形成されている。同図において、ゲート幅WU 200
μmの単位ゲート3が60μm間隔で櫛歯状に配列され
ている。各単位トランジスタのソース4とドレイン5
は、櫛歯状に配列された単位ゲート3の間に組合わさる
ように形成されている。ゲート・ボンディング・パッド
1とドレイン・ボンディング・パッド2はゲート配列の
ほぼ中央部を挟むように配置されている。各ドレイン5
はエアーブリッジ6によって互いに接続され、各ソース
4は電極の引き出し線によって互いに接続されている。
Tの構成を示す斜視図である。サイズが約800μm×
800μmのGaAsチップ上に、1つの高出力FET
が形成されている。同図において、ゲート幅WU 200
μmの単位ゲート3が60μm間隔で櫛歯状に配列され
ている。各単位トランジスタのソース4とドレイン5
は、櫛歯状に配列された単位ゲート3の間に組合わさる
ように形成されている。ゲート・ボンディング・パッド
1とドレイン・ボンディング・パッド2はゲート配列の
ほぼ中央部を挟むように配置されている。各ドレイン5
はエアーブリッジ6によって互いに接続され、各ソース
4は電極の引き出し線によって互いに接続されている。
【0004】単位ゲート幅と単位ゲートを並べる間隔
は、各単位トランジスタから発生する熱量を考慮するこ
とによって決定している。熱量を抑えるには、単位ゲー
ト幅を小さくし、並べる間隔を大きくする必要がある。
は、各単位トランジスタから発生する熱量を考慮するこ
とによって決定している。熱量を抑えるには、単位ゲー
ト幅を小さくし、並べる間隔を大きくする必要がある。
【0005】
【発明が解決しようとする課題】高出力FETの中央部
では、各FETで発生した熱が重ね合わされ、周辺部に
比べてチップ表面温度が上昇することが赤外線顕微鏡に
より実測されている。800μm×800μmのチップ
の中央部と周辺部では約40℃の差がみられた。中央部
の温度によって単位ゲート幅と並べる間隔を決定する
と、チップの周辺部においては単位ゲート幅、単位ゲー
ト間隔がその発生熱量に対して余裕がある。つまり、周
辺部に対しては余分なチップ面積を使っていることにな
る。そして、中央部の発熱温度を上昇させずに一層の高
出力化を図るには、単位ゲート幅を大きくすることがで
きないので、単位ゲート数を多くするしか方法がなく、
このためチップ面積の増大につながりコスト高になって
しまっていた。
では、各FETで発生した熱が重ね合わされ、周辺部に
比べてチップ表面温度が上昇することが赤外線顕微鏡に
より実測されている。800μm×800μmのチップ
の中央部と周辺部では約40℃の差がみられた。中央部
の温度によって単位ゲート幅と並べる間隔を決定する
と、チップの周辺部においては単位ゲート幅、単位ゲー
ト間隔がその発生熱量に対して余裕がある。つまり、周
辺部に対しては余分なチップ面積を使っていることにな
る。そして、中央部の発熱温度を上昇させずに一層の高
出力化を図るには、単位ゲート幅を大きくすることがで
きないので、単位ゲート数を多くするしか方法がなく、
このためチップ面積の増大につながりコスト高になって
しまっていた。
【0006】そこで本発明は以上の問題点を解決するた
めになされたものであり、熱量を抑えることができ、且
つチップ面積を増やさずに高出力化が可能な高出力電界
効果トランジスタを提供することを目的とする。
めになされたものであり、熱量を抑えることができ、且
つチップ面積を増やさずに高出力化が可能な高出力電界
効果トランジスタを提供することを目的とする。
【0007】
【課題を解決するための手段】本発明の高出力電界効果
トランジスタは、複数の単位トランジスタのゲート同
士、ソース同士およびドレイン同士をそれぞれ共通に接
続しており、各単位トランジスタのゲートが櫛歯状に配
列されており、ゲート配列の中央部に位置する単位トラ
ンジスタのゲート幅が周辺部に位置する単位トランジス
タのゲート幅よりも小さいことを特徴とする。
トランジスタは、複数の単位トランジスタのゲート同
士、ソース同士およびドレイン同士をそれぞれ共通に接
続しており、各単位トランジスタのゲートが櫛歯状に配
列されており、ゲート配列の中央部に位置する単位トラ
ンジスタのゲート幅が周辺部に位置する単位トランジス
タのゲート幅よりも小さいことを特徴とする。
【0008】単位トランジスタのゲート幅は、ゲート配
列の中央部から周辺部に向かって徐々に大きくすること
ができる。
列の中央部から周辺部に向かって徐々に大きくすること
ができる。
【0009】
【作用】本発明の高出力電界効果トランジスタは、ゲー
ト配列の中央部に位置する単位トランジスタのゲート幅
が周辺部に位置する単位トランジスタのゲート幅よりも
小さいため、熱量の発生が大きい中央部においては熱量
を抑えられる。そして、周辺部においては、ゲート幅を
大きくしてチップ面積を有効に利用することができる。
従って、全体としてチップ面積を増やすことなく総ゲー
ト幅を増大でき、高出力化が可能になる。
ト配列の中央部に位置する単位トランジスタのゲート幅
が周辺部に位置する単位トランジスタのゲート幅よりも
小さいため、熱量の発生が大きい中央部においては熱量
を抑えられる。そして、周辺部においては、ゲート幅を
大きくしてチップ面積を有効に利用することができる。
従って、全体としてチップ面積を増やすことなく総ゲー
ト幅を増大でき、高出力化が可能になる。
【0010】
【実施例】以下、添付図面を参照して本発明の実施例を
説明する。なお、図面の説明において同一の要素には同
一符号を付し、重複する説明を省略する。
説明する。なお、図面の説明において同一の要素には同
一符号を付し、重複する説明を省略する。
【0011】図1は実施例の高出力FETの構成を示す
斜視図である。約800μm×800μmのGaAsチ
ップ上に、1つの高出力FETが形成されている。チッ
プ面積は図2に示す従来のFETと同一である。同図に
おいて、単位ゲート3が60μm間隔で櫛歯状に形成さ
れており、その間に組合わさるようにして各単位トラン
ジスタのドレイン5とソース4が形成されている。中央
部に位置する単位ゲート3の幅は200μm、周辺部に
位置する単位ゲート3の幅は300μmであり、ゲート
幅は中央から周辺部にかけて徐々に大きくなっている。
ゲート・ボンディング・パッド1とドレイン・ボンディ
ング・パッド2はゲート配列のほぼ中央部を挟むように
配置されている。各単位トランジスタのドレイン5はエ
アーブリッジ6によって互いに接続され、ソース4は電
極の引き出し線によって互いに接続されている。
斜視図である。約800μm×800μmのGaAsチ
ップ上に、1つの高出力FETが形成されている。チッ
プ面積は図2に示す従来のFETと同一である。同図に
おいて、単位ゲート3が60μm間隔で櫛歯状に形成さ
れており、その間に組合わさるようにして各単位トラン
ジスタのドレイン5とソース4が形成されている。中央
部に位置する単位ゲート3の幅は200μm、周辺部に
位置する単位ゲート3の幅は300μmであり、ゲート
幅は中央から周辺部にかけて徐々に大きくなっている。
ゲート・ボンディング・パッド1とドレイン・ボンディ
ング・パッド2はゲート配列のほぼ中央部を挟むように
配置されている。各単位トランジスタのドレイン5はエ
アーブリッジ6によって互いに接続され、ソース4は電
極の引き出し線によって互いに接続されている。
【0012】図1中に示すように、この実施例のFET
は従来のFETと比べて単位ゲート幅が△WU 分増大し
ており、全体で400μm増大している。従って、同一
のチップサイズ上にて、従来のFETよりも最大出力を
上げることができ、チップ面積を有効に利用するので、
コストの低減化にもつながる。また、中央部においては
単位ゲート幅を小さくしているので、熱量を抑えること
ができる。
は従来のFETと比べて単位ゲート幅が△WU 分増大し
ており、全体で400μm増大している。従って、同一
のチップサイズ上にて、従来のFETよりも最大出力を
上げることができ、チップ面積を有効に利用するので、
コストの低減化にもつながる。また、中央部においては
単位ゲート幅を小さくしているので、熱量を抑えること
ができる。
【0013】本発明は上記実施例に限定されることはな
く、様々な変形が可能である。
く、様々な変形が可能である。
【0014】例えば、実施例では各単位ゲート3の幅が
中央から周辺部にかけて徐々に大きくなっているが、一
定率でゲート幅を大きくする必要はなく、周辺部に位置
する単位ゲートの幅が中央に位置するそれよりも大きけ
れば高出力化が実現できる。
中央から周辺部にかけて徐々に大きくなっているが、一
定率でゲート幅を大きくする必要はなく、周辺部に位置
する単位ゲートの幅が中央に位置するそれよりも大きけ
れば高出力化が実現できる。
【0015】また、各ドレイン5はエアーブリッジ6に
よって接続されているが、絶縁膜を介して各ソース4の
上にバスを通して接続してもよい。
よって接続されているが、絶縁膜を介して各ソース4の
上にバスを通して接続してもよい。
【0016】
【発明の効果】以上詳細に説明した通り、本発明の高出
力電界効果トランジスタによれば、中央に位置する単位
トランジスタのゲート幅が周辺部に位置するそれよりも
小さいので、FETの中央部の発生熱量を抑える事がで
き、チップ面積を大きくせずに総ゲート幅を増大できる
ので、コストの低減化ができ、より一層の高出力化が実
現できる。
力電界効果トランジスタによれば、中央に位置する単位
トランジスタのゲート幅が周辺部に位置するそれよりも
小さいので、FETの中央部の発生熱量を抑える事がで
き、チップ面積を大きくせずに総ゲート幅を増大できる
ので、コストの低減化ができ、より一層の高出力化が実
現できる。
【図1】実施例の高出力FETの構成を示すパターン図
である。
である。
【図2】従来の高出力FETの構成を示すパターン図で
ある。
ある。
1…ゲート・ボンディング・パッド、2…ドレイン・ボ
ンディング・パッド、3…単位ゲート、4…ソース、5
…ドレイン、6…エアーブリッジ。
ンディング・パッド、3…単位ゲート、4…ソース、5
…ドレイン、6…エアーブリッジ。
フロントページの続き (72)発明者 福井 二郎 神奈川県横浜市栄区田谷町1番地 住友電 気工業株式会社横浜製作所内 (72)発明者 坂本 良二 神奈川県横浜市栄区田谷町1番地 住友電 気工業株式会社横浜製作所内
Claims (2)
- 【請求項1】 複数の単位トランジスタのゲート同士、
ソース同士およびドレイン同士をそれぞれ共通に接続し
てなる高出力電界効果トランジスタにおいて、 前記単位トランジスタのゲートが櫛歯状に配列されてお
り、前記単位トランジスタのゲート配列の中央部に位置
する前記単位トランジスタのゲート幅が周辺部に位置す
る前記単位トランジスタのゲート幅よりも小さいことを
特徴とする高出力電界効果トランジスタ。 - 【請求項2】 前記単位トランジスタのゲート幅が、前
記ゲート配列の中央部から周辺部に向かって徐々に大き
くなることを特徴とする請求項1記載の高出力電界効果
トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16927093A JPH0729919A (ja) | 1993-07-08 | 1993-07-08 | 高出力電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16927093A JPH0729919A (ja) | 1993-07-08 | 1993-07-08 | 高出力電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0729919A true JPH0729919A (ja) | 1995-01-31 |
Family
ID=15883398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16927093A Pending JPH0729919A (ja) | 1993-07-08 | 1993-07-08 | 高出力電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0729919A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08330332A (ja) * | 1995-05-27 | 1996-12-13 | Nec Corp | 半導体装置 |
EP0750352A3 (de) * | 1995-06-20 | 1998-04-08 | Siemens Aktiengesellschaft | Halbleiter-Bauelement-Konfiguration |
EP2629329A3 (en) * | 2012-02-15 | 2017-07-12 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
CN107195673A (zh) * | 2017-05-19 | 2017-09-22 | 北京华进创威电子有限公司 | 一种非均匀栅长GaNHEMT栅极结构及器件 |
-
1993
- 1993-07-08 JP JP16927093A patent/JPH0729919A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08330332A (ja) * | 1995-05-27 | 1996-12-13 | Nec Corp | 半導体装置 |
EP0750352A3 (de) * | 1995-06-20 | 1998-04-08 | Siemens Aktiengesellschaft | Halbleiter-Bauelement-Konfiguration |
EP2629329A3 (en) * | 2012-02-15 | 2017-07-12 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
CN107195673A (zh) * | 2017-05-19 | 2017-09-22 | 北京华进创威电子有限公司 | 一种非均匀栅长GaNHEMT栅极结构及器件 |
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