JPH0729919A - 高出力電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 チップサイズを大きくすることなく、高出力
化が可能な高出力電界効果トランジスタを提供すること
を目的とする。 【構成】 単位ゲート３が６０μｍ間隔で櫛歯状に形成
されており、その間に組合わさるようにして各単位トラ
ンジスタのドレイン５とソース４が形成されている。中
央部に位置する単位ゲート３の幅は２００μｍ、周辺部
に位置する単位ゲート３の幅は３００μｍであり、ゲー
ト幅は中央から周辺部にかけて徐々に大きくなってい
る。ゲート・ボンディング・パッド１とドレイン・ボン
ディング・パッド２はゲート配列のほぼ中央部を挟むよ
うに配置されている。各ドレイン５はエアーブリッジ６
によって互いに接続され、各ソース４は電極の引き出し
線によって互いに接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高出力化してマイクロ
波帯で使用する高出力電界効果トランジスタに関するも
のである。

【０００２】

【従来の技術】従来、高出力電界効果トランジスタ（以
下、高出力ＦＥＴと称する）は、ゲート幅を大きくし、
ドレイン電流を大きくとって高出力化する。高出力ＦＥ
Ｔは、小さなゲート幅を有する複数のＦＥＴを並べて、
各ゲート幅の総和によってゲート幅の大きなＦＥＴとな
っている。この構造の高出力ＦＥＴは、マルチフィンガ
ータイプトランジスタと呼ばれており、各トランジスタ
は単位トランジスタ、各ゲートは単位ゲートと呼ばれて
いる。

【０００３】図２にその一例を示す。同図は高出力ＦＥ
Ｔの構成を示す斜視図である。サイズが約８００μｍ×
８００μｍのＧａＡｓチップ上に、１つの高出力ＦＥＴ
が形成されている。同図において、ゲート幅Ｗ_U ２００
μｍの単位ゲート３が６０μｍ間隔で櫛歯状に配列され
ている。各単位トランジスタのソース４とドレイン５
は、櫛歯状に配列された単位ゲート３の間に組合わさる
ように形成されている。ゲート・ボンディング・パッド
１とドレイン・ボンディング・パッド２はゲート配列の
ほぼ中央部を挟むように配置されている。各ドレイン５
はエアーブリッジ６によって互いに接続され、各ソース
４は電極の引き出し線によって互いに接続されている。

【０００４】単位ゲート幅と単位ゲートを並べる間隔
は、各単位トランジスタから発生する熱量を考慮するこ
とによって決定している。熱量を抑えるには、単位ゲー
ト幅を小さくし、並べる間隔を大きくする必要がある。

【０００５】

【発明が解決しようとする課題】高出力ＦＥＴの中央部
では、各ＦＥＴで発生した熱が重ね合わされ、周辺部に
比べてチップ表面温度が上昇することが赤外線顕微鏡に
より実測されている。８００μｍ×８００μｍのチップ
の中央部と周辺部では約４０℃の差がみられた。中央部
の温度によって単位ゲート幅と並べる間隔を決定する
と、チップの周辺部においては単位ゲート幅、単位ゲー
ト間隔がその発生熱量に対して余裕がある。つまり、周
辺部に対しては余分なチップ面積を使っていることにな
る。そして、中央部の発熱温度を上昇させずに一層の高
出力化を図るには、単位ゲート幅を大きくすることがで
きないので、単位ゲート数を多くするしか方法がなく、
このためチップ面積の増大につながりコスト高になって
しまっていた。

【０００６】そこで本発明は以上の問題点を解決するた
めになされたものであり、熱量を抑えることができ、且
つチップ面積を増やさずに高出力化が可能な高出力電界
効果トランジスタを提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の高出力電界効果
トランジスタは、複数の単位トランジスタのゲート同
士、ソース同士およびドレイン同士をそれぞれ共通に接
続しており、各単位トランジスタのゲートが櫛歯状に配
列されており、ゲート配列の中央部に位置する単位トラ
ンジスタのゲート幅が周辺部に位置する単位トランジス
タのゲート幅よりも小さいことを特徴とする。

【０００８】単位トランジスタのゲート幅は、ゲート配
列の中央部から周辺部に向かって徐々に大きくすること
ができる。

【０００９】

【作用】本発明の高出力電界効果トランジスタは、ゲー
ト配列の中央部に位置する単位トランジスタのゲート幅
が周辺部に位置する単位トランジスタのゲート幅よりも
小さいため、熱量の発生が大きい中央部においては熱量
を抑えられる。そして、周辺部においては、ゲート幅を
大きくしてチップ面積を有効に利用することができる。
従って、全体としてチップ面積を増やすことなく総ゲー
ト幅を増大でき、高出力化が可能になる。

【００１０】

【実施例】以下、添付図面を参照して本発明の実施例を
説明する。なお、図面の説明において同一の要素には同
一符号を付し、重複する説明を省略する。

【００１１】図１は実施例の高出力ＦＥＴの構成を示す
斜視図である。約８００μｍ×８００μｍのＧａＡｓチ
ップ上に、１つの高出力ＦＥＴが形成されている。チッ
プ面積は図２に示す従来のＦＥＴと同一である。同図に
おいて、単位ゲート３が６０μｍ間隔で櫛歯状に形成さ
れており、その間に組合わさるようにして各単位トラン
ジスタのドレイン５とソース４が形成されている。中央
部に位置する単位ゲート３の幅は２００μｍ、周辺部に
位置する単位ゲート３の幅は３００μｍであり、ゲート
幅は中央から周辺部にかけて徐々に大きくなっている。
ゲート・ボンディング・パッド１とドレイン・ボンディ
ング・パッド２はゲート配列のほぼ中央部を挟むように
配置されている。各単位トランジスタのドレイン５はエ
アーブリッジ６によって互いに接続され、ソース４は電
極の引き出し線によって互いに接続されている。

【００１２】図１中に示すように、この実施例のＦＥＴ
は従来のＦＥＴと比べて単位ゲート幅が△Ｗ_U 分増大し
ており、全体で４００μｍ増大している。従って、同一
のチップサイズ上にて、従来のＦＥＴよりも最大出力を
上げることができ、チップ面積を有効に利用するので、
コストの低減化にもつながる。また、中央部においては
単位ゲート幅を小さくしているので、熱量を抑えること
ができる。

【００１３】本発明は上記実施例に限定されることはな
く、様々な変形が可能である。

【００１４】例えば、実施例では各単位ゲート３の幅が
中央から周辺部にかけて徐々に大きくなっているが、一
定率でゲート幅を大きくする必要はなく、周辺部に位置
する単位ゲートの幅が中央に位置するそれよりも大きけ
れば高出力化が実現できる。

【００１５】また、各ドレイン５はエアーブリッジ６に
よって接続されているが、絶縁膜を介して各ソース４の
上にバスを通して接続してもよい。

【００１６】

【発明の効果】以上詳細に説明した通り、本発明の高出
力電界効果トランジスタによれば、中央に位置する単位
トランジスタのゲート幅が周辺部に位置するそれよりも
小さいので、ＦＥＴの中央部の発生熱量を抑える事がで
き、チップ面積を大きくせずに総ゲート幅を増大できる
ので、コストの低減化ができ、より一層の高出力化が実
現できる。

【図面の簡単な説明】

【図１】実施例の高出力ＦＥＴの構成を示すパターン図
である。

【図２】従来の高出力ＦＥＴの構成を示すパターン図で
ある。

【符号の説明】

１…ゲート・ボンディング・パッド、２…ドレイン・ボ
ンディング・パッド、３…単位ゲート、４…ソース、５
…ドレイン、６…エアーブリッジ。

フロントページの続き (72)発明者 福井 二郎 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内 (72)発明者 坂本 良二 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の単位トランジスタのゲート同士、
   ソース同士およびドレイン同士をそれぞれ共通に接続し
   てなる高出力電界効果トランジスタにおいて、 前記単位トランジスタのゲートが櫛歯状に配列されてお
   り、前記単位トランジスタのゲート配列の中央部に位置
   する前記単位トランジスタのゲート幅が周辺部に位置す
   る前記単位トランジスタのゲート幅よりも小さいことを
   特徴とする高出力電界効果トランジスタ。
2. 【請求項２】 前記単位トランジスタのゲート幅が、前
   記ゲート配列の中央部から周辺部に向かって徐々に大き
   くなることを特徴とする請求項１記載の高出力電界効果
   トランジスタ。