JP3171155B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
さらに詳細には、半導体素子の強度低下を抑制した接地
電極バイアホールを有する半導体装置及びその製造方法
に関するものである。
さらに詳細には、半導体素子の強度低下を抑制した接地
電極バイアホールを有する半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】従来、高速・高周波用のＧａＡｓ ＦＥ
Ｔ（電界効果トランジスター）やＭＭＩＣ（モノリシッ
ク・マイクロ波集積回路）では、ＦＥＴやＩＣの形成が
完了したウェハーにおいて、ウェハーの厚さを裏面研磨
により薄くした後、ＦＥＴの各ソース電極部分にバイア
ホール（ソースアイランドバイアホール：ＳＩＶ）を形
成する。
Ｔ（電界効果トランジスター）やＭＭＩＣ（モノリシッ
ク・マイクロ波集積回路）では、ＦＥＴやＩＣの形成が
完了したウェハーにおいて、ウェハーの厚さを裏面研磨
により薄くした後、ＦＥＴの各ソース電極部分にバイア
ホール（ソースアイランドバイアホール：ＳＩＶ）を形
成する。
【０００３】この際、バイアホールの受けはウェハー表
面のソース電極となるため、バイアホールはソース電極
端より一定のマージン（プロセスマージン）を持った大
きさで形成される。図４（Ａ）および図４（Ｂ）は、例
えば、特開昭６３−１９８３７７号公報に示される様
な、従来のＧａＡｓ ＦＥＴ半導体素子の接地構造を説
明するためのそれぞれ断面図および平面図である。
面のソース電極となるため、バイアホールはソース電極
端より一定のマージン（プロセスマージン）を持った大
きさで形成される。図４（Ａ）および図４（Ｂ）は、例
えば、特開昭６３−１９８３７７号公報に示される様
な、従来のＧａＡｓ ＦＥＴ半導体素子の接地構造を説
明するためのそれぞれ断面図および平面図である。
【０００４】即ち、図４（Ａ）に示すように、半導体基
板１１の裏面からソース電極１２に達する所望の大きさ
のバイアホール１６を形成し、半導体基板１１の裏面と
バイアホールの内部に金メッキ１５を被着して接地用バ
イアホール１６を形成して半導体素子の接地構造を得
る。このような接地構造は、半導体素子の各ソース電極
１２が接地用バイアホール１６を介して接地されるた
め、接地インダクタンスを低減することができる利点が
ある。
板１１の裏面からソース電極１２に達する所望の大きさ
のバイアホール１６を形成し、半導体基板１１の裏面と
バイアホールの内部に金メッキ１５を被着して接地用バ
イアホール１６を形成して半導体素子の接地構造を得
る。このような接地構造は、半導体素子の各ソース電極
１２が接地用バイアホール１６を介して接地されるた
め、接地インダクタンスを低減することができる利点が
ある。
【０００５】更には、当該半導体素子に発生する熱の放
熱経路を基板の裏面に形成する事が出来るので放熱効果
を向上する事が出来ると言う利点もある。
熱経路を基板の裏面に形成する事が出来るので放熱効果
を向上する事が出来ると言う利点もある。
【０００６】
【発明が解決しようとする課題】この接地インダクタン
スの設計に関しては、図４（Ｂ）に示すように、接地用
バイアホール１６は、接地インダクタンスの低減のため
に可能な限り大きな面積を有する構造とすることが望ま
しい。接地用バイアホール１６は、通常、ソース電極１
２に対してバイアホール形成時のプロセスマージン１７
の幅だけ小さく、然かもその接地用バイアホール１６の
一端面が同一面Ｐ上にある様な大きさに形成されてい
る。
スの設計に関しては、図４（Ｂ）に示すように、接地用
バイアホール１６は、接地インダクタンスの低減のため
に可能な限り大きな面積を有する構造とすることが望ま
しい。接地用バイアホール１６は、通常、ソース電極１
２に対してバイアホール形成時のプロセスマージン１７
の幅だけ小さく、然かもその接地用バイアホール１６の
一端面が同一面Ｐ上にある様な大きさに形成されてい
る。
【０００７】然しながら、図４（Ｂ）に示する様な大き
な面積を持った接地用バイアホール１６を用いた場合に
は、近年の様に、ＦＥＴやＭＭＩＣの様な高出力化に伴
い、ゲート幅を増加するとＦＥＴやＭＭＩＣの横方向
（ゲートフィンガーに対する垂直方向）の大きさが増大
し、接地用バイアホール１６の数も増加し、半導体チッ
プは横方向面に加わる応力に対して、結晶方位面４１に
沿った方向の強度が弱くなる。
な面積を持った接地用バイアホール１６を用いた場合に
は、近年の様に、ＦＥＴやＭＭＩＣの様な高出力化に伴
い、ゲート幅を増加するとＦＥＴやＭＭＩＣの横方向
（ゲートフィンガーに対する垂直方向）の大きさが増大
し、接地用バイアホール１６の数も増加し、半導体チッ
プは横方向面に加わる応力に対して、結晶方位面４１に
沿った方向の強度が弱くなる。
【０００８】この結果、上記接地用バイアホール１６を
適用したＦＥＴやＭＭＩＣ等のようなゲ−ト幅が大きい
半導体装置の実装時に半導体チップの反り等に対する機
械的強度が弱くなり、クラックや割れを生じ半導体装置
の製造歩留りが低下する。本発明の目的は、上記した従
来技術の欠点を改良し、半導体チップの反り等に対する
機械的強度を向上させた、ソースアイランドバイアホー
ルを備えた半導体装置を提供することである。
適用したＦＥＴやＭＭＩＣ等のようなゲ−ト幅が大きい
半導体装置の実装時に半導体チップの反り等に対する機
械的強度が弱くなり、クラックや割れを生じ半導体装置
の製造歩留りが低下する。本発明の目的は、上記した従
来技術の欠点を改良し、半導体チップの反り等に対する
機械的強度を向上させた、ソースアイランドバイアホー
ルを備えた半導体装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に於ける一具体例の構成
としては、例えば、半導体基板の一主面上に、ソース電
極を有する半導体素子が複数個配列せしめられている半
導体装置であって、それぞれの当該半導体素子に設けら
れた個々のソース電極に、当該基板の反対側の主面から
形成されたバイアホールが接続されている半導体装置に
於いて、少なくとも互いに隣接する当該個々のバイアホ
ールの断面形状が互いに異なる様に構成されている半導
体装置である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に於ける一具体例の構成
としては、例えば、半導体基板の一主面上に、ソース電
極を有する半導体素子が複数個配列せしめられている半
導体装置であって、それぞれの当該半導体素子に設けら
れた個々のソース電極に、当該基板の反対側の主面から
形成されたバイアホールが接続されている半導体装置に
於いて、少なくとも互いに隣接する当該個々のバイアホ
ールの断面形状が互いに異なる様に構成されている半導
体装置である。
【００１０】又、本発明に係る半導体装置の製造方法の
一具体例としては、半導体基板の一主面上に、ソース電
極を有する半導体素子が複数個配列せしめられている半
導体装置であって、それぞれの当該半導体素子に設けら
れた個々のソース電極に、当該基板の反対側の主面から
形成されたバイアホールが接続されている半導体装置に
於いて、少なくとも互いに隣接する当該個々のバイアホ
ールの断面形状が互いに異なる様に形成する半導体装置
の製造方法である。
一具体例としては、半導体基板の一主面上に、ソース電
極を有する半導体素子が複数個配列せしめられている半
導体装置であって、それぞれの当該半導体素子に設けら
れた個々のソース電極に、当該基板の反対側の主面から
形成されたバイアホールが接続されている半導体装置に
於いて、少なくとも互いに隣接する当該個々のバイアホ
ールの断面形状が互いに異なる様に形成する半導体装置
の製造方法である。
【００１１】
【発明の実施の形態】本発明では、上記した様な技術構
成を採用しているので、例えば、その一具体例によれ
ば、半導体素子の複数のソ−ス電極を半導体基板表面に
平行に備え、各々の前記ソ−ス電極の下部に到達する各
々の接地用バイアホ−ルを備えた半導体装置において、
隣接する前記接地用バイアホ−ルの面積或いは断面形状
の何れか或いはその双方を互いに異なった構成とする事
により、半導体素子の結晶方位に沿った横方向の強度が
向上することになる事から、半導体チップの横方向面の
強度を低減させずに、半導体素子のクラックやチップ割
れの発生による歩留りの低減を抑制する事が出来る。
成を採用しているので、例えば、その一具体例によれ
ば、半導体素子の複数のソ−ス電極を半導体基板表面に
平行に備え、各々の前記ソ−ス電極の下部に到達する各
々の接地用バイアホ−ルを備えた半導体装置において、
隣接する前記接地用バイアホ−ルの面積或いは断面形状
の何れか或いはその双方を互いに異なった構成とする事
により、半導体素子の結晶方位に沿った横方向の強度が
向上することになる事から、半導体チップの横方向面の
強度を低減させずに、半導体素子のクラックやチップ割
れの発生による歩留りの低減を抑制する事が出来る。
【００１２】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。即ち、図１は、本発明に係る半導体装置の一具
体例の構成を示す断面図及び平面図であり、図中、半導
体基板１１の一主面上に、ソース電極１２、ゲート電極
１３、ドレイン電極１４とを有する半導体素子が複数個
配列せしめられている半導体装置であって、それぞれの
当該半導体素子に設けられた個々のソース電極１２に、
当該基板１１の反対側の主面から形成されたバイアホー
ル１６が接続されている半導体装置に於いて、少なくと
も互いに隣接する当該個々のバイアホール１６の断面形
状、つまり図１（Ｂ）に示されている様に、平面図で確
認される当該バイアホール１６の断面形状、が互いに異
なる様に構成されている半導体装置が示されている。
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。即ち、図１は、本発明に係る半導体装置の一具
体例の構成を示す断面図及び平面図であり、図中、半導
体基板１１の一主面上に、ソース電極１２、ゲート電極
１３、ドレイン電極１４とを有する半導体素子が複数個
配列せしめられている半導体装置であって、それぞれの
当該半導体素子に設けられた個々のソース電極１２に、
当該基板１１の反対側の主面から形成されたバイアホー
ル１６が接続されている半導体装置に於いて、少なくと
も互いに隣接する当該個々のバイアホール１６の断面形
状、つまり図１（Ｂ）に示されている様に、平面図で確
認される当該バイアホール１６の断面形状、が互いに異
なる様に構成されている半導体装置が示されている。
【００１３】即ち、図１（Ａ）及び図１（Ｂ）の具体例
に於いては、当該バイアホール１６の断面形状は、何れ
も矩形であるが、互いに隣接するそれぞれのバイアホー
ル１６の断面形状の大きさが互いに異なっている。本具
体例に於いては、３個連続するバイアホール１６の矩形
断面の断面積が、左側から順に小さくなる様に形成され
ているが、係る関係は一例に過ぎず、中間のバイアホー
ル１６の矩形断面の断面積が一番小さくなっているもの
であっても良く、又図１（Ｂ）の最も右側のバイアホー
ル１６の大きさは、その最も左側にあるバイアホール１
６と同一の矩形断面積を有するもので有っても良い。
に於いては、当該バイアホール１６の断面形状は、何れ
も矩形であるが、互いに隣接するそれぞれのバイアホー
ル１６の断面形状の大きさが互いに異なっている。本具
体例に於いては、３個連続するバイアホール１６の矩形
断面の断面積が、左側から順に小さくなる様に形成され
ているが、係る関係は一例に過ぎず、中間のバイアホー
ル１６の矩形断面の断面積が一番小さくなっているもの
であっても良く、又図１（Ｂ）の最も右側のバイアホー
ル１６の大きさは、その最も左側にあるバイアホール１
６と同一の矩形断面積を有するもので有っても良い。
【００１４】本具体例に係る半導体装置の製造方法を更
に詳細に説明するならば、図１（Ａ）及び図１（Ｂ）に
示すように、ＧａＡｓの化合物半導体からなるＦＥＴに
おいて、そのＧａＡｓの半導体基板１１の表面にソース
電極１２、ゲート電極１３、ドレイン電極１４が順に平
行に複数配置されている。当該半導体基板１１の裏面に
は公知のリソグラフィ−技術とエッチング技術によりソ
ース電極１２の裏側に到達する接地用バイアホール１６
が設けられている。
に詳細に説明するならば、図１（Ａ）及び図１（Ｂ）に
示すように、ＧａＡｓの化合物半導体からなるＦＥＴに
おいて、そのＧａＡｓの半導体基板１１の表面にソース
電極１２、ゲート電極１３、ドレイン電極１４が順に平
行に複数配置されている。当該半導体基板１１の裏面に
は公知のリソグラフィ−技術とエッチング技術によりソ
ース電極１２の裏側に到達する接地用バイアホール１６
が設けられている。
【００１５】この接地用バイアホール１６の内部と半導
体基板１１の裏面全体に通常の方法で金メッキ１５が施
されている（特に図１（Ａ）参照、図１（Ｂ）には金メ
ッキ１５は、接地用バイアホール１６にのみ示してい
る）。接地用バイアホール１６は、特に図１（Ｂ）に平
面図で示されているように、ソース電極１２内に上記リ
ソグラフィ−技術やエッチング技術に必要なプロセスマ
ージン１７の幅だけ小さく長方形に構成されており、し
かも隣接する接地用バイアホール１６の端面（横方向
面）が互いに同一面上に無い異なった面上にあるように
バイアホールマージン１８を備えた構成となっている。
体基板１１の裏面全体に通常の方法で金メッキ１５が施
されている（特に図１（Ａ）参照、図１（Ｂ）には金メ
ッキ１５は、接地用バイアホール１６にのみ示してい
る）。接地用バイアホール１６は、特に図１（Ｂ）に平
面図で示されているように、ソース電極１２内に上記リ
ソグラフィ−技術やエッチング技術に必要なプロセスマ
ージン１７の幅だけ小さく長方形に構成されており、し
かも隣接する接地用バイアホール１６の端面（横方向
面）が互いに同一面上に無い異なった面上にあるように
バイアホールマージン１８を備えた構成となっている。
【００１６】このように備えられるバイアホールマージ
ン１８の幅は、通常のプロセスマージン１７の幅よりも
大きくすることが半導体装置の強度をより向上する上で
好ましい。なおバイアホールマージン１８は、通常のプ
ロセスマージン１７を製造する方法と同様の通常のリソ
グラフィー技術やエッチング技術で容易に製造すること
ができる。
ン１８の幅は、通常のプロセスマージン１７の幅よりも
大きくすることが半導体装置の強度をより向上する上で
好ましい。なおバイアホールマージン１８は、通常のプ
ロセスマージン１７を製造する方法と同様の通常のリソ
グラフィー技術やエッチング技術で容易に製造すること
ができる。
【００１７】このように隣接するバイアホール１６の端
面が異なった面上とした第１実施例により、半導体チッ
プの横方向面に応力が加えられても結晶方位に沿った強
度に対して強くなりチップにクラックや割れの発生が従
来より低減される。しかも従来構造と比較して接地イン
ダクタンスや放熱効果においても略同様の効果が得られ
る。
面が異なった面上とした第１実施例により、半導体チッ
プの横方向面に応力が加えられても結晶方位に沿った強
度に対して強くなりチップにクラックや割れの発生が従
来より低減される。しかも従来構造と比較して接地イン
ダクタンスや放熱効果においても略同様の効果が得られ
る。
【００１８】本発明に係る上記具体例の半導体装置の製
造方法は、半導体基板の一主面上に、ソース電極を有す
る半導体素子が複数個配列せしめられている半導体装置
であって、それぞれの当該半導体素子に設けられた個々
のソース電極に、当該基板の反対側の主面から形成され
たバイアホールが接続されている半導体装置に於いて、
少なくとも互いに隣接する当該個々のバイアホールの断
面形状が互いに異なる様に形成する半導体装置の製造方
法である。
造方法は、半導体基板の一主面上に、ソース電極を有す
る半導体素子が複数個配列せしめられている半導体装置
であって、それぞれの当該半導体素子に設けられた個々
のソース電極に、当該基板の反対側の主面から形成され
たバイアホールが接続されている半導体装置に於いて、
少なくとも互いに隣接する当該個々のバイアホールの断
面形状が互いに異なる様に形成する半導体装置の製造方
法である。
【００１９】本発明に係る半導体装置に於いては、当該
バイアホール１６の形状、配置形状は、任意に設定する
事が可能であり、例えば、当該半導体装置に於いて、少
なくとも互いに隣接する当該個々のバイアホール１６の
配置位置が互いに異なる様に構成されていても良い。つ
まり、図１（Ｂ）に示された具体例では、それら互いに
隣接するバイアホール同士の配置位置が互いに少しずつ
ずれている例を示している。
バイアホール１６の形状、配置形状は、任意に設定する
事が可能であり、例えば、当該半導体装置に於いて、少
なくとも互いに隣接する当該個々のバイアホール１６の
配置位置が互いに異なる様に構成されていても良い。つ
まり、図１（Ｂ）に示された具体例では、それら互いに
隣接するバイアホール同士の配置位置が互いに少しずつ
ずれている例を示している。
【００２０】更に、本発明に於いては、当該バイアホー
ル１６の断面形状が同一であれ、互いに異なる場合であ
れ、当該個々のバイアホールの断面形状に於ける予め定
められた共通の基準点を設定し、当該共通の基準点の位
置が互いに異なる様に構成する事も可能である。上記し
た図１の具体例に於いては、図１（Ｂ）に於ける当該バ
イアホール１６の上側縁部を共通の基準点部と考えるこ
とが出来、当該共通の基準点部が、図示の様に、隣接す
るバイアホール間で互いにずれた位置に存在している事
を示している。
ル１６の断面形状が同一であれ、互いに異なる場合であ
れ、当該個々のバイアホールの断面形状に於ける予め定
められた共通の基準点を設定し、当該共通の基準点の位
置が互いに異なる様に構成する事も可能である。上記し
た図１の具体例に於いては、図１（Ｂ）に於ける当該バ
イアホール１６の上側縁部を共通の基準点部と考えるこ
とが出来、当該共通の基準点部が、図示の様に、隣接す
るバイアホール間で互いにずれた位置に存在している事
を示している。
【００２１】又、他の具体例に於いては、少なくとも互
いに隣接する当該個々のバイアホールの断面積が互いに
異なる様に構成されているもので有っても良い。次に、
本発明に係る半導体装置の別の具体例に付いて図２を参
照しながら詳細に説明する。即ち、本具体例は、上記し
た具体例の内、当該バイアホールの長さが異なるものを
隣接する半導体素子の複数個のバイアホール群に交互に
配置した例を示すものである。
いに隣接する当該個々のバイアホールの断面積が互いに
異なる様に構成されているもので有っても良い。次に、
本発明に係る半導体装置の別の具体例に付いて図２を参
照しながら詳細に説明する。即ち、本具体例は、上記し
た具体例の内、当該バイアホールの長さが異なるものを
隣接する半導体素子の複数個のバイアホール群に交互に
配置した例を示すものである。
【００２２】つまり、図２は、本発明に係る半導体装置
の第２具体例を説明するための平面図であり、図２に示
した半導体装置も第１の具体例と同様にＧａＡｓＦＥＴ
であり、そのＦＥＴにおいて、そのＧａＡｓの半導体基
板１１の表面にソース電極１２、ゲ−ト電極１３、ドレ
イン電極１４が順に平行に複数配置されている。第１実
施例の図１（Ｂ）に対応した図２において、第２の具体
例ではソース電極１２よりプロセスマージン１７の幅だ
け小さい長方形の接地用バイアホール２１ａと、ソース
電極１２よりプロセスマージン１７にそのプロセスマー
ジン１７以上の幅を有するバイアホールマージン１８の
幅だけ大きい長方形の接地用バイアホール２１ｂからな
る２種類の接地用バイアホールが交互に、２組構成され
ている。
の第２具体例を説明するための平面図であり、図２に示
した半導体装置も第１の具体例と同様にＧａＡｓＦＥＴ
であり、そのＦＥＴにおいて、そのＧａＡｓの半導体基
板１１の表面にソース電極１２、ゲ−ト電極１３、ドレ
イン電極１４が順に平行に複数配置されている。第１実
施例の図１（Ｂ）に対応した図２において、第２の具体
例ではソース電極１２よりプロセスマージン１７の幅だ
け小さい長方形の接地用バイアホール２１ａと、ソース
電極１２よりプロセスマージン１７にそのプロセスマー
ジン１７以上の幅を有するバイアホールマージン１８の
幅だけ大きい長方形の接地用バイアホール２１ｂからな
る２種類の接地用バイアホールが交互に、２組構成され
ている。
【００２３】このような隣接する接地用バイアホールが
交互に配置されその端面が異なった面上にある場合でも
具体例１と同様に、結晶方位に沿った方向の強度に対し
て強くなり、半導体チップにクラックや割れの発生が従
来より低減される。しかも従来構造と比較して接地イン
ダクタンスや放熱効果においても略同様の効果が得られ
る。
交互に配置されその端面が異なった面上にある場合でも
具体例１と同様に、結晶方位に沿った方向の強度に対し
て強くなり、半導体チップにクラックや割れの発生が従
来より低減される。しかも従来構造と比較して接地イン
ダクタンスや放熱効果においても略同様の効果が得られ
る。
【００２４】次に、本発明に係る半導体装置の別の具体
例を図３を参照しながら詳細に説明する。即ち、図３の
具体例に於いては、当該一つのソース電極１２に接続さ
れるバイアホール１６が、複数のバイアホールに分割さ
れている事を特徴とする半導体装置である。
例を図３を参照しながら詳細に説明する。即ち、図３の
具体例に於いては、当該一つのソース電極１２に接続さ
れるバイアホール１６が、複数のバイアホールに分割さ
れている事を特徴とする半導体装置である。
【００２５】更に、本発明に於いては、当該一つのソ−
ス電極に対応する分割されたバイアホ−ルに於いて、分
割された個々のバイアホ−ルの形状、断面積等は、隣接
する他のソ−ス電極に対応する分割された個々のバイア
ホ−ルの形状、断面積等とは互いに異なっている事が望
ましい。より具体的には、図３に示す様に、本具体例に
於いても半導体装置は、上記した各具体例と同様にＧａ
ＡｓＦＥＴであり、そのＦＥＴにおいて、そのＧａＡｓ
の半導体基板１１の表面にソ−ス電極１２、ゲ−ト電極
１３、ドレイン電極１４が順に平行に複数配置されてい
る。
ス電極に対応する分割されたバイアホ−ルに於いて、分
割された個々のバイアホ−ルの形状、断面積等は、隣接
する他のソ−ス電極に対応する分割された個々のバイア
ホ−ルの形状、断面積等とは互いに異なっている事が望
ましい。より具体的には、図３に示す様に、本具体例に
於いても半導体装置は、上記した各具体例と同様にＧａ
ＡｓＦＥＴであり、そのＦＥＴにおいて、そのＧａＡｓ
の半導体基板１１の表面にソ−ス電極１２、ゲ−ト電極
１３、ドレイン電極１４が順に平行に複数配置されてい
る。
【００２６】具体例１の図１（Ｂ）に対応した図３にお
いて、具体例３ではソース電極１２からプロセスマージ
ン１７の幅だけ小さくした面積内に一定のバイアホール
マージン１８の幅間隔を有する３つに分離された接地用
バイアホールアレ−３１ａと、ソース電極１２の短辺側
からプロセスマージン１７にバイアホールマージン１８
の幅だけ加えた距離を開けて形成され、且つ３つに分離
された接地用バイアホールアレー３１ｂからなる２種類
の接地用バイアホールアレーが交互に配置構成されてい
る。
いて、具体例３ではソース電極１２からプロセスマージ
ン１７の幅だけ小さくした面積内に一定のバイアホール
マージン１８の幅間隔を有する３つに分離された接地用
バイアホールアレ−３１ａと、ソース電極１２の短辺側
からプロセスマージン１７にバイアホールマージン１８
の幅だけ加えた距離を開けて形成され、且つ３つに分離
された接地用バイアホールアレー３１ｂからなる２種類
の接地用バイアホールアレーが交互に配置構成されてい
る。
【００２７】図３では２種類の接地用バイアホールアレ
ーが、具体例２と同様に２組配置構成されている。この
ような隣接する接地用バイアホールアレー３１ａ、３１
ｂの横方向面はバイアホールアレーマージン３２の幅だ
け互いにずれた配置となっている。そのため例えば、接
地用バイアホールアレー３１ａの横方向面に圧力が加わ
った場合でも、隣の接地用バイアホールアレー３１ｂに
はバイアホール面が無いため、結晶方位に沿って半導体
チップにクラックや割れの発生が従来より低減され、し
かもバイアホールが分離して複数配置されるため応力も
分散され強度が向上する。また従来構造と比較して接地
インダクタンスや放熱効果においても略同様の効果が得
られる。
ーが、具体例２と同様に２組配置構成されている。この
ような隣接する接地用バイアホールアレー３１ａ、３１
ｂの横方向面はバイアホールアレーマージン３２の幅だ
け互いにずれた配置となっている。そのため例えば、接
地用バイアホールアレー３１ａの横方向面に圧力が加わ
った場合でも、隣の接地用バイアホールアレー３１ｂに
はバイアホール面が無いため、結晶方位に沿って半導体
チップにクラックや割れの発生が従来より低減され、し
かもバイアホールが分離して複数配置されるため応力も
分散され強度が向上する。また従来構造と比較して接地
インダクタンスや放熱効果においても略同様の効果が得
られる。
【００２８】尚、上記した本発明に係る半導体装置の製
造方法の他の具体例としては、半導体基板の一主面上
に、ソース電極を有する半導体素子が複数個配列せしめ
られている半導体装置であって、それぞれの当該半導体
素子に設けられた個々のソース電極に、当該基板の反対
側の主面から形成されたバイアホールが接続されている
半導体装置に於いて、少なくとも互いに隣接する当該個
々のバイアホールの配置位置が互いに異なる様に形成す
る半導体装置の製造方法であり、又半導体基板の一主面
上に、ソース電極を有する半導体素子が複数個配列せし
められている半導体装置であって、それぞれの当該半導
体素子に設けられた個々のソース電極に、当該基板の反
対側の主面から形成されたバイアホールが接続されてい
る半導体装置に於いて、少なくとも互いに隣接する当該
個々のバイアホールの断面積が互いに異なる様に形成す
る半導体装置の製造方法である。
造方法の他の具体例としては、半導体基板の一主面上
に、ソース電極を有する半導体素子が複数個配列せしめ
られている半導体装置であって、それぞれの当該半導体
素子に設けられた個々のソース電極に、当該基板の反対
側の主面から形成されたバイアホールが接続されている
半導体装置に於いて、少なくとも互いに隣接する当該個
々のバイアホールの配置位置が互いに異なる様に形成す
る半導体装置の製造方法であり、又半導体基板の一主面
上に、ソース電極を有する半導体素子が複数個配列せし
められている半導体装置であって、それぞれの当該半導
体素子に設けられた個々のソース電極に、当該基板の反
対側の主面から形成されたバイアホールが接続されてい
る半導体装置に於いて、少なくとも互いに隣接する当該
個々のバイアホールの断面積が互いに異なる様に形成す
る半導体装置の製造方法である。
【図１】図１は、本発明に係る半導体装置の接地用バイ
アホールを備えた第１の具体例を説明するための図であ
り、特に、（Ａ）は断面図、（Ｂ）は平面図。
アホールを備えた第１の具体例を説明するための図であ
り、特に、（Ａ）は断面図、（Ｂ）は平面図。
【図２】図２は、本発明に係る半導体装置の接地用バイ
アホールを備えた第２の具体例を説明するための平面
図。
アホールを備えた第２の具体例を説明するための平面
図。
【図３】図３は、本発明に係る半導体装置の接地用バイ
アホールアレーを備えた第３の具体例を説明するための
平面図。
アホールアレーを備えた第３の具体例を説明するための
平面図。
【図４】図４は、従来の半導体装置の接地用バイアホー
ル構造を説明するための図であり、特に、（Ａ）は断面
図、（Ｂ）は平面図。
ル構造を説明するための図であり、特に、（Ａ）は断面
図、（Ｂ）は平面図。
１１…半導体基板 １２…ソース電極 １３…ゲ−ト電極 １４…ドレイン電極 １５…金メッキ １６，２１ａ，２１ｂ…接地用バイアホール １７…プロセスマージン １８…バイアホールマージン ３１ａ，３１ｂ…接地用バイアホールアレー ３２…バイアホールアレーマージン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/3205 H01L 29/41 H01L 29/812
Claims (6)
- 【請求項１】 半導体基板の一主面上に、ソ−ス電極を
有する半導体素子が複数個配列せしめられている半導体
装置であって、それぞれの当該半導体素子に設けられた
個々のソ−ス電極に、当該基板の反対側の主面から形成
されたバイアホ−ルが接続されている半導体装置に於い
て、少なくとも互いに隣接する当該個々のバイアホ−ル
の断面形状が互いに異なる様に構成されている事を特徴
とする半導体装置。 - 【請求項２】 半導体基板の一主面上に、ソ−ス電極を
有する半導体素子が複数個配列せしめられている半導体
装置であって、それぞれの当該半導体素子に設けられた
個々のソ−ス電極に、当該基板の反対側の主面から形成
されたバイアホ−ルが接続されている半導体装置に於い
て、少なくとも互いに隣接する当該個々のバイアホ−ル
の断面積が互いに異なる様に構成されている事を特徴と
する半導体装置。 - 【請求項３】 当該一つのソ−ス電極に接続されるバイ
アホ−ルが、複数のバイアホ−ルに分割されている事を
特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 当該一つのソ−ス電極に対応する分割さ
れたバイアホ−ルに於いて、分割された個々のバイアホ
−ルの形状、断面積等は、隣接する他のソ−ス電極に対
応する分割された個々のバイアホ−ルの形状、断面積等
とは互いに異なっている事を特徴とする請求項３記載の
半導体装置。 - 【請求項５】 半導体基板の一主面上に、ソ−ス電極を
有する半導体素子が複数個配列せしめられている半導体
装置であって、それぞれの当該半導体素子に設けられた
個々のソ−ス電極に、当該基板の反対側の主面から形成
されたバイアホ−ルが接続されている半導体装置に於い
て、少なくとも互いに隣接する当該個々のバイアホ−ル
の断面形状が互いに異なる様に形成する事を特徴とする
半導体装置の製造方法。 - 【請求項６】 半導体基板の一主面上に、ソ−ス電極を
有する半導体素子が複数個配列せしめられている半導体
装置であって、それぞれの当該半導体素子に設けられた
個々のソ−ス電極に、当該基板の反対側の主面から形成
されたバイア ホ−ルが接続されている半導体装置に於い
て、少なくとも互いに隣接する当該個々のバイアホ−ル
の断面積が互いに異なる様に形成する事を特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31788697A JP3171155B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31788697A JP3171155B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150127A JPH11150127A (ja) | 1999-06-02 |
| JP3171155B2 true JP3171155B2 (ja) | 2001-05-28 |
Family
ID=18093159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31788697A Expired - Fee Related JP3171155B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171155B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4880206B2 (ja) * | 2004-06-14 | 2012-02-22 | シャープ株式会社 | Ｒｆ半導体装置 |
-
1997
- 1997-11-19 JP JP31788697A patent/JP3171155B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150127A (ja) | 1999-06-02 |
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