JPH07288299A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07288299A JPH07288299A JP7033977A JP3397795A JPH07288299A JP H07288299 A JPH07288299 A JP H07288299A JP 7033977 A JP7033977 A JP 7033977A JP 3397795 A JP3397795 A JP 3397795A JP H07288299 A JPH07288299 A JP H07288299A
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- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 プレーテッド・ヒートシンク（ＰＨＳ）構造
を有する半導体装置において、チップ強度、信頼性を損
なうことなく、組立時の応力を低減させ、組立後のチッ
プの湾曲を低減する。 【構成】 ＦＥＴチップ１裏面に形成されるＰＨＳ２
の、互いに隣接する２個の単位セルの境界に細いスリッ
ト９−１〜９−３が単位セル８の配列方向に互い違いに
形成されている。
を有する半導体装置において、チップ強度、信頼性を損
なうことなく、組立時の応力を低減させ、組立後のチッ
プの湾曲を低減する。 【構成】 ＦＥＴチップ１裏面に形成されるＰＨＳ２
の、互いに隣接する２個の単位セルの境界に細いスリッ
ト９−１〜９−３が単位セル８の配列方向に互い違いに
形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
プレーテッド・ヒートシンク（以下ＰＨＳと記す）をＦ
ＥＴチップに備えた電界効果トランジスタに関する。
プレーテッド・ヒートシンク（以下ＰＨＳと記す）をＦ
ＥＴチップに備えた電界効果トランジスタに関する。
【０００２】
【従来の技術】このような電界効果トランジスタ（ＦＥ
Ｔ）の一例として高出力ＧａＡｓＦＥＴをあげて説明す
る。図９は、ＦＥＴチップの裏面に金めっき層からなる
ＰＨＳを備えた従来の半導体装置の平面図である。ここ
で、熱抵抗を低減するためにＦＥＴチップ１を構成する
ＧａＡｓ基板の厚さは３０〜５０μｍ程度にし、さらに
チップの強度を保つため金めっき層（ＰＨＳ２）の厚さ
は１０〜３０μｍにする必要がある。
Ｔ）の一例として高出力ＧａＡｓＦＥＴをあげて説明す
る。図９は、ＦＥＴチップの裏面に金めっき層からなる
ＰＨＳを備えた従来の半導体装置の平面図である。ここ
で、熱抵抗を低減するためにＦＥＴチップ１を構成する
ＧａＡｓ基板の厚さは３０〜５０μｍ程度にし、さらに
チップの強度を保つため金めっき層（ＰＨＳ２）の厚さ
は１０〜３０μｍにする必要がある。
【０００３】このようなＦＥＴチップ１をパッケージ４
に組み込む際、はんだ３の融点以上にＦＥＴチップ１を
加熱するが、ＦＥＴチップ１のＧａＡｓ基板と金めっき
層とで熱膨張係数に差があるため、冷却して固着したＦ
ＥＴチップ１は図１０に示すように熱膨張によるストレ
スによって湾曲され、ボンディング不良等の発生する頻
度が高くなりＦＥＴの組立性を悪くする。このような問
題を改善するために特開昭６３−１３１５５５号公報に
おいて図１１に示す構造が提案されている。すなわち、
ＰＨＳ２が一定間隔で設けられたスリット５によって複
数個に分割されている。このような構造にすることで、
図１２に示すようにＦＥＴチップ１をパッケージ４に組
み込む際の熱膨張率によるＦＥＴチップ１の変形が抑制
され、組立性を改善することができる。また、素子内部
に加わるストレスも緩和することができる。
に組み込む際、はんだ３の融点以上にＦＥＴチップ１を
加熱するが、ＦＥＴチップ１のＧａＡｓ基板と金めっき
層とで熱膨張係数に差があるため、冷却して固着したＦ
ＥＴチップ１は図１０に示すように熱膨張によるストレ
スによって湾曲され、ボンディング不良等の発生する頻
度が高くなりＦＥＴの組立性を悪くする。このような問
題を改善するために特開昭６３−１３１５５５号公報に
おいて図１１に示す構造が提案されている。すなわち、
ＰＨＳ２が一定間隔で設けられたスリット５によって複
数個に分割されている。このような構造にすることで、
図１２に示すようにＦＥＴチップ１をパッケージ４に組
み込む際の熱膨張率によるＦＥＴチップ１の変形が抑制
され、組立性を改善することができる。また、素子内部
に加わるストレスも緩和することができる。
【０００４】
【発明が解決しようとする課題】ところで前述したよう
に単純にＰＨＳ２がスリット５により分割されているだ
けでは、ＦＥＴチップ１をパッケージ４に組み込む際、
はんだ３がスリット５の部分に入り込みにくく、図１２
に示すように、鬆６ができる危険性がある。このため素
子部分の真下にＰＨＳ２の分離領域（スリット）がある
場合、局所的に熱抵抗が上がりＦＥＴチップ１の信頼性
を著しく劣化させる可能性がある。また、ＰＨＳ部分が
完全に分離されている場合、ＦＥＴチップ１の強度はＧ
ａＡｓ基板の厚さに依存するが、熱抵抗を満足するため
には薄くする必要があるため、ＦＥＴチップ１のハンド
リング時の損傷を防ぐのに十分な強度を保つことをでき
ないという問題がある。
に単純にＰＨＳ２がスリット５により分割されているだ
けでは、ＦＥＴチップ１をパッケージ４に組み込む際、
はんだ３がスリット５の部分に入り込みにくく、図１２
に示すように、鬆６ができる危険性がある。このため素
子部分の真下にＰＨＳ２の分離領域（スリット）がある
場合、局所的に熱抵抗が上がりＦＥＴチップ１の信頼性
を著しく劣化させる可能性がある。また、ＰＨＳ部分が
完全に分離されている場合、ＦＥＴチップ１の強度はＧ
ａＡｓ基板の厚さに依存するが、熱抵抗を満足するため
には薄くする必要があるため、ＦＥＴチップ１のハンド
リング時の損傷を防ぐのに十分な強度を保つことをでき
ないという問題がある。
【０００５】本発明の目的は、組立時の変形、鬆による
信頼性の低下及びハンドリング時の損傷を抑制できるＰ
ＨＳを有する半導体装置を提供することにある。
信頼性の低下及びハンドリング時の損傷を抑制できるＰ
ＨＳを有する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
単位セルが複数個並列に配置されてなるＦＥＴチップを
有し、前記ＦＥＴチップの前記単位セルが設けられてい
る側の面と対向する裏面にプレーテッド・ヒートシンク
が設けられている半導体装置において、前記プレーテッ
ド・ヒートシンクにその縁辺部またはその近傍から内側
に向けて延び、互いに隣接する２個の前期単位セルの境
界に対応して第１のスリットが設けられ、前記第１のス
リットが前記ＦＥＴチップの裏面を横断していないこと
を特徴とする。
単位セルが複数個並列に配置されてなるＦＥＴチップを
有し、前記ＦＥＴチップの前記単位セルが設けられてい
る側の面と対向する裏面にプレーテッド・ヒートシンク
が設けられている半導体装置において、前記プレーテッ
ド・ヒートシンクにその縁辺部またはその近傍から内側
に向けて延び、互いに隣接する２個の前期単位セルの境
界に対応して第１のスリットが設けられ、前記第１のス
リットが前記ＦＥＴチップの裏面を横断していないこと
を特徴とする。
【０００７】また、上記半導体装置において、第１のス
リットが互い違いに逆方向に延びている。
リットが互い違いに逆方向に延びている。
【０００８】また、上記半導体装置において、単位セル
の配列方向に延びる第２のスリットが単位セルの能動領
域を避けて設けられ、第２のスリットがＦＥＴチップを
横断していない。
の配列方向に延びる第２のスリットが単位セルの能動領
域を避けて設けられ、第２のスリットがＦＥＴチップを
横断していない。
【０００９】また、上記半導体装置において、第１のス
リットが単位セルの能動領域以外のＦＥＴチップ周辺部
においてはチップ周辺に対してある角度をなしている。
リットが単位セルの能動領域以外のＦＥＴチップ周辺部
においてはチップ周辺に対してある角度をなしている。
【００１０】また、本発明の半導体装置は、単位セルが
複数個並列に配置されてなるＦＥＴチップを有し、前記
ＦＥＴチップの前記単位セルが設けられている側の面と
対向する裏面にプレーテッド・ヒートシンクが設けられ
ている半導体装置において、単位セルの能動領域以外の
ＦＥＴチップ周辺部においてチップに対してある角度を
なす部分スリットと、単位セルの境界に沿って延び該部
分スリットと接続された部分スリットからなるスリット
が設けられ、該スリットが前記ＦＥＴチップの裏面を横
断していることを特徴とする。
複数個並列に配置されてなるＦＥＴチップを有し、前記
ＦＥＴチップの前記単位セルが設けられている側の面と
対向する裏面にプレーテッド・ヒートシンクが設けられ
ている半導体装置において、単位セルの能動領域以外の
ＦＥＴチップ周辺部においてチップに対してある角度を
なす部分スリットと、単位セルの境界に沿って延び該部
分スリットと接続された部分スリットからなるスリット
が設けられ、該スリットが前記ＦＥＴチップの裏面を横
断していることを特徴とする。
【００１１】また、上記半導体装置において、上記角度
は４５°である。
は４５°である。
【００１２】また、本発明の半導体装置は、表面にＦＥ
Ｔ素子が形成された素子を有し、ＦＥＴチップが設けら
れている側の面と対向する裏面にプレートシンクが設け
られている半導体装置において、プレーテッド・ヒート
シンクに、部分的に厚さが薄いスリットのパターンが形
成されている。
Ｔ素子が形成された素子を有し、ＦＥＴチップが設けら
れている側の面と対向する裏面にプレートシンクが設け
られている半導体装置において、プレーテッド・ヒート
シンクに、部分的に厚さが薄いスリットのパターンが形
成されている。
【００１３】上記スリットのパターンがチップ周辺に対
して４５°の角度をなしている。
して４５°の角度をなしている。
【００１４】
【作用】第１のスリットがＦＥＴチップの裏面を横断し
ていないことにより、ＦＥＴのハンドリングに対して十
分な強度を保つことができる。
ていないことにより、ＦＥＴのハンドリングに対して十
分な強度を保つことができる。
【００１５】第１のスリットを互い違いに形成すること
により、熱膨張の差に起因するストレスは全体として相
殺され、ＦＥＴチップは湾曲せずにパッケージ内に固着
される。
により、熱膨張の差に起因するストレスは全体として相
殺され、ＦＥＴチップは湾曲せずにパッケージ内に固着
される。
【００１６】第１のスリットに加えて第２のスリットを
設けることにより、プレーテッド・ヒートシンクの短辺
方向に加わるストレスによる湾曲が低減される。
設けることにより、プレーテッド・ヒートシンクの短辺
方向に加わるストレスによる湾曲が低減される。
【００１７】第１のスリットを斜めに設けることによ
り、プレーテッド・ヒートシンクの短辺に垂直な面内で
の機械的強度の低下が防止される。
り、プレーテッド・ヒートシンクの短辺に垂直な面内で
の機械的強度の低下が防止される。
【００１８】プレーテッド・ヒートシンクに部分的に厚
さが薄いスリットのパターンを形成することにより、組
立の際の加熱で生じるストレスに起因するチップの湾曲
は小さい。
さが薄いスリットのパターンを形成することにより、組
立の際の加熱で生じるストレスに起因するチップの湾曲
は小さい。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２０】（実施例１）図１は本発明の第１の実施例
で、ＦＥＴチップにＰＨＳを設けた半導体装置を示す図
で、図１（ａ）、（ｂ）および（ｃ）はそれぞれ上面
図、正面図および下面図である。
で、ＦＥＴチップにＰＨＳを設けた半導体装置を示す図
で、図１（ａ）、（ｂ）および（ｃ）はそれぞれ上面
図、正面図および下面図である。
【００２１】半絶縁性ＧａＡｓ基板の表面部にイオン注
入法などにより能動領域７（一点鎖線で囲って表示）を
設け、ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極
Ｇを設けたＦＥＴチップ１（厚さ３０μｍ、縦０．７ｍ
ｍ、横４．０ｍｍ）の裏面に厚さ２０μｍの金めっき層
からなるＰＨＳ２を設ける。このＦＥＴチップ１には、
４個の単位セル８（二点鎖線で囲って表示）が並列に配
置されている。単位セル８はゲート電極Ｇ（フィンガ部
Ｇｆを有し、平面形状は櫛形）、ドレイン電極Ｄ（フィ
ンガ部Ｄｆを有し、平面形状は櫛形）およびソース電極
Ｓ（フィンガ部Ｓｆを有し、平面形状は櫛形）を有して
いる。隣接する２つの単位セルはそれぞれのソース電極
Ｓが連結されることによって接続される。
入法などにより能動領域７（一点鎖線で囲って表示）を
設け、ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極
Ｇを設けたＦＥＴチップ１（厚さ３０μｍ、縦０．７ｍ
ｍ、横４．０ｍｍ）の裏面に厚さ２０μｍの金めっき層
からなるＰＨＳ２を設ける。このＦＥＴチップ１には、
４個の単位セル８（二点鎖線で囲って表示）が並列に配
置されている。単位セル８はゲート電極Ｇ（フィンガ部
Ｇｆを有し、平面形状は櫛形）、ドレイン電極Ｄ（フィ
ンガ部Ｄｆを有し、平面形状は櫛形）およびソース電極
Ｓ（フィンガ部Ｓｆを有し、平面形状は櫛形）を有して
いる。隣接する２つの単位セルはそれぞれのソース電極
Ｓが連結されることによって接続される。
【００２２】ＰＨＳ２には、その縁辺部から内側に向け
て延び、互いに隣接する２個の単位セル８の境界に対応
して幅２０μｍのスリット９−１、９−２および９−３
が設けられている。スリット９−１、９−３とスリット
９−２とは互いに対向する縁辺部から内側に向けて設け
られているが、その長さはＰＨＳ２の幅の約３分の２で
ある。ＦＥＴチップ１の短辺とスリット９−１、９−３
との間の距離、スリット９−１と９−２、スリット９−
２と９−３との間の距離はほぼ等しくなっている。
て延び、互いに隣接する２個の単位セル８の境界に対応
して幅２０μｍのスリット９−１、９−２および９−３
が設けられている。スリット９−１、９−３とスリット
９−２とは互いに対向する縁辺部から内側に向けて設け
られているが、その長さはＰＨＳ２の幅の約３分の２で
ある。ＦＥＴチップ１の短辺とスリット９−１、９−３
との間の距離、スリット９−１と９−２、スリット９−
２と９−３との間の距離はほぼ等しくなっている。
【００２３】ＰＨＳ２はスリット９−１、９−２、９−
３によって切り離されていず、全体として連続してつな
がっているため、ＦＥＴチップ１のハンドリングに対し
て十分な強度を保つことができる。
３によって切り離されていず、全体として連続してつな
がっているため、ＦＥＴチップ１のハンドリングに対し
て十分な強度を保つことができる。
【００２４】また、図２に示されるようにＦＥＴチップ
１は、はんだ３でパッケージ４内に固着して組み込ま
れ、その時の加熱によって膨張するが、ＰＨＳ２に互い
違いにスリット９−１、９−２、９−３が形成されてい
るため、熱膨張係数の差に起因するストレスは全体とし
ては相殺される。そのためＦＥＴチップ１は湾曲せずに
パッケージ４内に固着され、組立性を損なうことはな
い。
１は、はんだ３でパッケージ４内に固着して組み込ま
れ、その時の加熱によって膨張するが、ＰＨＳ２に互い
違いにスリット９−１、９−２、９−３が形成されてい
るため、熱膨張係数の差に起因するストレスは全体とし
ては相殺される。そのためＦＥＴチップ１は湾曲せずに
パッケージ４内に固着され、組立性を損なうことはな
い。
【００２５】また、単位セル８の真下にはほぼ全面に亘
って金めっき層が形成されているため、主な熱の伝導は
金めっき層を通して行われる。また、スリット９−１、
９−２、９−３を設けた部分は熱伝導度が局所的に高く
なるが、単位セル８の境界部であるため熱の発生は小さ
く、チャネル温度の局所的な上昇は抑えられる。そのた
めチャネル温度の局所的な上昇に起因する素子劣化モー
ドを抑えることができ、信頼性を損なうことも避けるこ
とができる。また、鬆の発生の危険性は軽減されない
が、前述のように、スリットを設けた部分での熱の発生
は少ないので、信頼性の劣化は少ない。
って金めっき層が形成されているため、主な熱の伝導は
金めっき層を通して行われる。また、スリット９−１、
９−２、９−３を設けた部分は熱伝導度が局所的に高く
なるが、単位セル８の境界部であるため熱の発生は小さ
く、チャネル温度の局所的な上昇は抑えられる。そのた
めチャネル温度の局所的な上昇に起因する素子劣化モー
ドを抑えることができ、信頼性を損なうことも避けるこ
とができる。また、鬆の発生の危険性は軽減されない
が、前述のように、スリットを設けた部分での熱の発生
は少ないので、信頼性の劣化は少ない。
【００２６】なお、スリット９−１〜９−３はＰＨＳ２
の縁辺部の近傍から延びていてもよい。
の縁辺部の近傍から延びていてもよい。
【００２７】（実施例２）図３（ａ）、（ｂ）および
（ｃ）は本発明の第２の実施例の半導体装置のそれぞれ
上面図、正面図、および下面図である。
（ｃ）は本発明の第２の実施例の半導体装置のそれぞれ
上面図、正面図、および下面図である。
【００２８】この実施例は、第１の実施例におけるスリ
ット９−１、９−２、９−３にＰＨＳ２の単位セル８の
配列方向に延びるスリット１０ｒ、１０ｌが追加されて
いる。スリット１０ｒ、１０ｌの長さは単位セル８の幅
より短く、すなわちＦＥＴチップ１を横断せず、また単
位セル８の能動領域７から離れた部分に設けられてい
る。したがって、熱放散はほとんど低下しないが、ＰＨ
Ｓ２の短辺方向に加わるストレスによるＦＥＴチップ１
の湾曲も低減することができる利点がある。
ット９−１、９−２、９−３にＰＨＳ２の単位セル８の
配列方向に延びるスリット１０ｒ、１０ｌが追加されて
いる。スリット１０ｒ、１０ｌの長さは単位セル８の幅
より短く、すなわちＦＥＴチップ１を横断せず、また単
位セル８の能動領域７から離れた部分に設けられてい
る。したがって、熱放散はほとんど低下しないが、ＰＨ
Ｓ２の短辺方向に加わるストレスによるＦＥＴチップ１
の湾曲も低減することができる利点がある。
【００２９】なお、スリット１０ｌ、１０ｒはスリット
９−１〜９−３、ＰＨＳ２の短辺から延びていなくても
よい。さらに、スリット１０ｌ、１０ｒはＰＨＳ２の長
辺と平行でなくてもよい。
９−１〜９−３、ＰＨＳ２の短辺から延びていなくても
よい。さらに、スリット１０ｌ、１０ｒはＰＨＳ２の長
辺と平行でなくてもよい。
【００３０】（実施例３）図４（ａ）、（ｂ）および
（ｃ）は本発明の第３の実施例の半導体装置のそれぞれ
上面図、正面図、および下面図である。
（ｃ）は本発明の第３の実施例の半導体装置のそれぞれ
上面図、正面図、および下面図である。
【００３１】この実施例は、第１の実施例のスリット９
−１、９−２、９−３のかわりにまずスリット１１−
１、１１−２、１１−３が相対する長辺間を結んで配置
されている。それぞれのスリット１１−１、１１−２、
１１−３は能動領域７上においては単位セル８の境界線
上に位置しているが能動領域７以外のある部分において
はチップ周辺に対して４５°の角度をなす線に沿って置
かれている。また、能動領域７を除く周辺部のみにスリ
ット１１−４〜１１がやはり周辺に対して４５°の角度
をなす線に沿って置かれている。
−１、９−２、９−３のかわりにまずスリット１１−
１、１１−２、１１−３が相対する長辺間を結んで配置
されている。それぞれのスリット１１−１、１１−２、
１１−３は能動領域７上においては単位セル８の境界線
上に位置しているが能動領域７以外のある部分において
はチップ周辺に対して４５°の角度をなす線に沿って置
かれている。また、能動領域７を除く周辺部のみにスリ
ット１１−４〜１１がやはり周辺に対して４５°の角度
をなす線に沿って置かれている。
【００３２】スリットがある場合、そのスリットに垂直
な平面内でのストレスによる変形は緩和される。しかし
何らかの外力がチップに加わった場合、その外力のスリ
ットに垂直な平面成分によるストレスはスリット部分に
集中し、機械的な強度が劣化するという傾向がある。す
なわちスリットの方向を部分的に変えることにより、一
定方向の外力に対して機械的強度が極端に低下するよう
なことがなくなる。
な平面内でのストレスによる変形は緩和される。しかし
何らかの外力がチップに加わった場合、その外力のスリ
ットに垂直な平面成分によるストレスはスリット部分に
集中し、機械的な強度が劣化するという傾向がある。す
なわちスリットの方向を部分的に変えることにより、一
定方向の外力に対して機械的強度が極端に低下するよう
なことがなくなる。
【００３３】本実施例ではスリットに部分的にチップ周
辺に対して４５°の角度を持たせることにより、短辺
（単位セル８の境界線）に垂直な面内での機械的強度の
低下を防いでいる。
辺に対して４５°の角度を持たせることにより、短辺
（単位セル８の境界線）に垂直な面内での機械的強度の
低下を防いでいる。
【００３４】なお、スリット１１−１〜１１−１０が周
辺（長辺）に対してなす角度は４５°以外でもよく、ま
た、これらスリット１１−１〜１１−１０は周辺から離
れていてもよい。
辺（長辺）に対してなす角度は４５°以外でもよく、ま
た、これらスリット１１−１〜１１−１０は周辺から離
れていてもよい。
【００３５】（実施例４）図５（ａ）、（ｂ）および
（ｃ）は本発明の第４の実施例の半導体装置のそれぞれ
上面図、正面図、および下面図である。
（ｃ）は本発明の第４の実施例の半導体装置のそれぞれ
上面図、正面図、および下面図である。
【００３６】この実施例では、表面は第１の実施例と同
じ構造を持つＦＥＴチップ１（厚さ３０μｍ、縦０．７
ｍｍ、横４．０ｍｍ）の裏面にまずある一定の厚さ（５
μｍ）まで全面に金めっきを行っている。その後レジス
トをマスクとして適切なスリットパターンをもつように
金めっき層を厚さ２０μｍまで形成している。このパタ
ーンは表面のパターンに関係なく選ぶことができ、適度
に金層のストレスを分散させ、しかも熱抵抗を増加させ
ない程度に設定する。ここではスリット１２（ＰＨＳが
薄い部分）の幅を約１００μｍにし、ピッチが５００μ
ｍとしている。また、チップ周辺に対して４５°方向の
ラインで構成し、加わりやすいチップ周辺と平行方向の
外力に対して機械的な強度を持つ様に設定している。
じ構造を持つＦＥＴチップ１（厚さ３０μｍ、縦０．７
ｍｍ、横４．０ｍｍ）の裏面にまずある一定の厚さ（５
μｍ）まで全面に金めっきを行っている。その後レジス
トをマスクとして適切なスリットパターンをもつように
金めっき層を厚さ２０μｍまで形成している。このパタ
ーンは表面のパターンに関係なく選ぶことができ、適度
に金層のストレスを分散させ、しかも熱抵抗を増加させ
ない程度に設定する。ここではスリット１２（ＰＨＳが
薄い部分）の幅を約１００μｍにし、ピッチが５００μ
ｍとしている。また、チップ周辺に対して４５°方向の
ラインで構成し、加わりやすいチップ周辺と平行方向の
外力に対して機械的な強度を持つ様に設定している。
【００３７】本実施例では全面に付いている金の厚さが
５μｍと薄いために、組立の際の加熱で生じる金の応力
に起因するチップの湾曲は非常に小さい。
５μｍと薄いために、組立の際の加熱で生じる金の応力
に起因するチップの湾曲は非常に小さい。
【００３８】なお、スリット１２のチップ周辺に対して
なす角度は４５°以外でもよい。
なす角度は４５°以外でもよい。
【００３９】ここで組立時にスリット１２にはんだが入
り込まなかった場合の熱抵抗の最も少ないクリティカル
な放熱パスを考え、その熱抵抗について考察する。スリ
ット幅とピッチから、図６のような２次元モデルを想定
する。これは図５で実線Ａ−Ｂ間の断面に相当する。熱
源は実際はＦＥＴのゲート部でありＧａＡｓ表面に局所
的に位置している。ここではワーストケースとしてＰＨ
Ｓ２が薄いスリット１２部分の中央の表面に点熱源があ
ると想定する。クリティカルパスは図６中の実線部分で
ある。ＧａＡｓと金の熱抵抗率を各々２．１７、０．３
７［Ｋ／（ｃｍ・Ｗ）］として計算するとｘ＝５μｍと
なり、このときクリティカルパスに沿った単位断面積あ
たりの熱抵抗は計算により約８．８３Ｅ−３［Ｗ／Ｋ］
である。また、スリットがない場合のモデルを図７に、
スリットのある従来例を図８に示す。各々の放熱クリテ
ィカルパスは図中の実線部分であり、計算によればクリ
ティカルパスに沿った単位断面積あたりの熱抵抗は図７
で約７．２５Ｅ−３［Ｗ／Ｋ］、図８で約１３．４Ｅ−
３［Ｗ／Ｋ］である。したがって、クリティカルパスの
熱抵抗はスリットのない場合に対しての増加率として従
来例の約８４．８％から２１．８％に改善され、信頼性
の大幅な改善が見込まれる。
り込まなかった場合の熱抵抗の最も少ないクリティカル
な放熱パスを考え、その熱抵抗について考察する。スリ
ット幅とピッチから、図６のような２次元モデルを想定
する。これは図５で実線Ａ−Ｂ間の断面に相当する。熱
源は実際はＦＥＴのゲート部でありＧａＡｓ表面に局所
的に位置している。ここではワーストケースとしてＰＨ
Ｓ２が薄いスリット１２部分の中央の表面に点熱源があ
ると想定する。クリティカルパスは図６中の実線部分で
ある。ＧａＡｓと金の熱抵抗率を各々２．１７、０．３
７［Ｋ／（ｃｍ・Ｗ）］として計算するとｘ＝５μｍと
なり、このときクリティカルパスに沿った単位断面積あ
たりの熱抵抗は計算により約８．８３Ｅ−３［Ｗ／Ｋ］
である。また、スリットがない場合のモデルを図７に、
スリットのある従来例を図８に示す。各々の放熱クリテ
ィカルパスは図中の実線部分であり、計算によればクリ
ティカルパスに沿った単位断面積あたりの熱抵抗は図７
で約７．２５Ｅ−３［Ｗ／Ｋ］、図８で約１３．４Ｅ−
３［Ｗ／Ｋ］である。したがって、クリティカルパスの
熱抵抗はスリットのない場合に対しての増加率として従
来例の約８４．８％から２１．８％に改善され、信頼性
の大幅な改善が見込まれる。
【００４０】なお、本発明はＦＥＴチップを構成する半
導体の種類やＦＥＴの種類のいかんに関わらず、ＰＨＳ
を有するものに適用できることは当業者にとって明らか
であろう。
導体の種類やＦＥＴの種類のいかんに関わらず、ＰＨＳ
を有するものに適用できることは当業者にとって明らか
であろう。
【００４１】
【発明の効果】以上説明したように、本発明は、組立時
の変形、鬆の発生による信頼性の低下、およびハンドリ
ング時の損傷を抑制でき、ＰＨＳを有する半導体の信頼
性を確保しながら組立性を改善できる効果がある。
の変形、鬆の発生による信頼性の低下、およびハンドリ
ング時の損傷を抑制でき、ＰＨＳを有する半導体の信頼
性を確保しながら組立性を改善できる効果がある。
【００４２】また、スリットの配置方向により、さらに
加わりやすい外力に対する機械的強度が改善される効果
がある。
加わりやすい外力に対する機械的強度が改善される効果
がある。
【図１】本発明の第１の実施例の半導体装置を示す図で
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
【図２】本発明の第１の実施例の半導体装置を示す図で
あって、チップ組立後の断面図である。
あって、チップ組立後の断面図である。
【図３】本発明の第２の実施例の半導体装置を示す図で
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
【図４】本発明の第３の実施例の半導体装置を示す図で
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
【図５】本発明の第４の実施例の半導体装置を示す図で
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
あって、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下
面図である。
【図６】本発明の第４の実施例の半導体装置の放熱クリ
ティカルパスを説明するための断面図である。
ティカルパスを説明するための断面図である。
【図７】半導体装置の従来例の放熱クリティカルパスを
説明するための断面図である。
説明するための断面図である。
【図８】半導体装置の従来例の放熱クリティカルパスを
説明するための断面図である。
説明するための断面図である。
【図９】半導体装置の従来例の平面図である。
【図１０】半導体装置の従来例のチップ組立後の断面図
である。
である。
【図１１】半導体装置の従来例の平面図である。
【図１２】半導体装置の従来例のチップ組立後の断面図
である。
である。
１ ＦＥＴチップ ２，２ａ，２ｂ，２ｃ ＰＨＳ ３ はんだ ４ パッケージ ５ スリット ６ 鬆 ７ 能動領域 ８ 単位セル ９−１〜９−３ スリット １０ｌ，１０ｒ スリット １１−１〜１１−１１ スリット １２ スリット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｚ
Claims (8)
- 【請求項１】 単位セルが複数個並列に配置されてなる
ＦＥＴチップを有し、前記ＦＥＴチップの前記単位セル
が設けられている側の面と対向する裏面にプレーテッド
・ヒートシンクが設けられている半導体装置において、 前記プレーテッド・ヒートシンクにその縁辺部またはそ
の近傍から内側に向けて延び、互いに隣接する２個の前
記単位セルの境界に対応して第１のスリットが設けら
れ、該第１のスリットが前記ＦＥＴチップの裏面を横断
していないことを特徴とする半導体装置。 - 【請求項２】 前記第１のスリットが互い違いに逆方向
に延びている請求項１記載の半導体装置。 - 【請求項３】 前記単位セルの配列方向に延びる第２の
スリットが単位セルの能動領域を避けて設けられ、該第
２のスリットが前記ＦＥＴチップを横断していない請求
項１または２記載の半導体装置。 - 【請求項４】 前記第１のスリットが単位セルの能動領
域以外のＦＥＴチップ周辺部においてはチップ周辺に対
してある角度をなしている請求項１記載の半導体装置。 - 【請求項５】 単位セルが複数個並列に配置されてなる
ＦＥＴチップを有し、前記ＦＥＴチップの前記単位セル
が設けられている側の面と対向する裏面にプレーテッド
・ヒートシンクが設けられている半導体装置において、 単位セルの能動領域以外のＦＥＴチップ周辺部において
チップ周辺に対してある角度をなす部分スリットと、単
位セルの境界に沿って延び該部分スリットと接続された
部分スリットからなるスリットが設けられ、該スリット
が前記ＦＥＴチップの裏面を横断していることを特徴と
する半導体装置。 - 【請求項６】 前記角度が４５°である請求項４または
５記載の半導体装置。 - 【請求項７】 表面にＦＥＴ素子が形成されたＦＥＴチ
ップを有し、前記ＦＥＴチップの素子が設けられている
側の面と対向する裏面にプレーテッド・ヒートシンクが
設けられている半導体装置において、前記プレーテッド
・ヒートシンクに、部分的に厚さが薄いスリットのパタ
ーンが形成されていることを特徴とする半導体装置。 - 【請求項８】 前記スリットのパターンがチップ周辺に
対して４５°の角度をなすラインで構成されている、請
求項７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033977A JP2699909B2 (ja) | 1994-02-23 | 1995-02-22 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-24588 | 1994-02-23 | ||
| JP2458894 | 1994-02-23 | ||
| JP7033977A JP2699909B2 (ja) | 1994-02-23 | 1995-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288299A true JPH07288299A (ja) | 1995-10-31 |
| JP2699909B2 JP2699909B2 (ja) | 1998-01-19 |
Family
ID=26362136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033977A Expired - Lifetime JP2699909B2 (ja) | 1994-02-23 | 1995-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699909B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786634A (en) * | 1996-09-02 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006332374A (ja) * | 2005-05-26 | 2006-12-07 | Rohm Co Ltd | 半導体装置 |
| US7755112B2 (en) | 2006-07-12 | 2010-07-13 | Kabushiki Kaisha Toshiba | Field effect transistor with air bridge |
| US7763914B2 (en) | 2006-07-12 | 2010-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device for high frequency |
-
1995
- 1995-02-22 JP JP7033977A patent/JP2699909B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786634A (en) * | 1996-09-02 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006332374A (ja) * | 2005-05-26 | 2006-12-07 | Rohm Co Ltd | 半導体装置 |
| US7755112B2 (en) | 2006-07-12 | 2010-07-13 | Kabushiki Kaisha Toshiba | Field effect transistor with air bridge |
| US7763914B2 (en) | 2006-07-12 | 2010-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device for high frequency |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699909B2 (ja) | 1998-01-19 |
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