JP2998838B2 - 半導体装置 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、ＦＥＴ（電界効果トランジスタ）ペレットにプレ
ーテッド・ヒートシンク（以下、ＰＨＳと記す）を施し
てなる高出力半導体装置に関するものである。
特に、ＦＥＴ（電界効果トランジスタ）ペレットにプレ
ーテッド・ヒートシンク（以下、ＰＨＳと記す）を施し
てなる高出力半導体装置に関するものである。
【０００２】
【従来の技術】高出力ＦＥＴは、同一構成の複数の素Ｆ
ＥＴを並列に接続することによって実現されている。す
なわち、図５に示されるように、ソースパッド４から延
びるソース電極フィンガーＳとドレインパッド５から延
びるドレイン電極フィンガーＤとが交互に並べられ、そ
の間にゲートバスバー６ａから延びるゲート電極フィン
ガーＧが配置されている。ゲートバスバー６ａはゲート
パッド６に接続されている。ソース電極フィンガーＳと
ゲートバスバー６ａとの交差部では、ソース電極フィン
ガー上にシリコン酸化膜等の絶縁膜あるいはエアギャッ
プを介してゲートバスバー６ａが形成されている。
ＥＴを並列に接続することによって実現されている。す
なわち、図５に示されるように、ソースパッド４から延
びるソース電極フィンガーＳとドレインパッド５から延
びるドレイン電極フィンガーＤとが交互に並べられ、そ
の間にゲートバスバー６ａから延びるゲート電極フィン
ガーＧが配置されている。ゲートバスバー６ａはゲート
パッド６に接続されている。ソース電極フィンガーＳと
ゲートバスバー６ａとの交差部では、ソース電極フィン
ガー上にシリコン酸化膜等の絶縁膜あるいはエアギャッ
プを介してゲートバスバー６ａが形成されている。
【０００３】高出力ＦＥＴの出力を増加させるには、ゲ
ート幅の増加が必要となるが、ゲート電極フィンガーの
長さ（ゲート幅）は高周波特性の劣化を避けるために４
００μｍ程度以下とする必要があり、そのためトータル
のゲート幅を増加させるにはゲート電極フィンガーの本
数を増やすことが必要となる。その結果、ペレットサイ
ズが例えば０．８×４．０ｍｍ2 となり、縦横のアスペ
クト比が５ないしそれ以上になってきている。高出力Ｆ
ＥＴでは、放熱性を高めるために基板厚を薄く（例えば
３０μｍ）し、基板裏面にＰＨＳを呼ばれる厚い（例え
ば２０〜３０μｍ）金メッキ層を形成することが行われ
ているが、上記のように縦横アスペクト比が大きくなる
と、ＦＥＴペレットを銅製のケース（パッケージ）にＡ
ｕＳｎソルダーを用いて半田付けするとＧａＡｓとＰＨ
Ｓ（Ａｕ）やソルダーとの熱膨張係数の違いからＧａＡ
ｓ基板が反って固着されることになる。そのため、ＦＥ
Ｔペレットのマウント後の行われるワイヤボンディング
の際のカメラによる画像認識が不正確なものになってし
まう。また、実使用時にＧａＡｓ基板に生じる熱応力が
縦横方向で大きな偏差があることから、結晶に歪みが生
じ、ＦＥＴの特性劣化、クラックの発生などの原因とな
っていた。
ート幅の増加が必要となるが、ゲート電極フィンガーの
長さ（ゲート幅）は高周波特性の劣化を避けるために４
００μｍ程度以下とする必要があり、そのためトータル
のゲート幅を増加させるにはゲート電極フィンガーの本
数を増やすことが必要となる。その結果、ペレットサイ
ズが例えば０．８×４．０ｍｍ2 となり、縦横のアスペ
クト比が５ないしそれ以上になってきている。高出力Ｆ
ＥＴでは、放熱性を高めるために基板厚を薄く（例えば
３０μｍ）し、基板裏面にＰＨＳを呼ばれる厚い（例え
ば２０〜３０μｍ）金メッキ層を形成することが行われ
ているが、上記のように縦横アスペクト比が大きくなる
と、ＦＥＴペレットを銅製のケース（パッケージ）にＡ
ｕＳｎソルダーを用いて半田付けするとＧａＡｓとＰＨ
Ｓ（Ａｕ）やソルダーとの熱膨張係数の違いからＧａＡ
ｓ基板が反って固着されることになる。そのため、ＦＥ
Ｔペレットのマウント後の行われるワイヤボンディング
の際のカメラによる画像認識が不正確なものになってし
まう。また、実使用時にＧａＡｓ基板に生じる熱応力が
縦横方向で大きな偏差があることから、結晶に歪みが生
じ、ＦＥＴの特性劣化、クラックの発生などの原因とな
っていた。
【０００４】この種の問題に対処する方法としてＰＨＳ
にスリットを入れることが提案されている。図６
（ａ）、（ｂ）、（ｃ）は、特開平７−２８８２９９号
公報にて提案された半導体装置の上面図、正面図および
下面図である。同図において、図５の部分と同等の部分
には同一の参照番号が付せられているので、重複する説
明は省略するが、この従来例ではＦＥＴチップ１００に
は、４個のＦＥＴユニット８が形成されており、ＦＥＴ
チップの裏面側にはＰＨＳ２が形成されている。そし
て、ＰＨＳ２には、隣接するＦＥＴユニット８間に、細
いスリット１２ａ、１２ｂ、１２ｃが、ＦＥＴユニット
８の配列方向に互い違いに形成されている。
にスリットを入れることが提案されている。図６
（ａ）、（ｂ）、（ｃ）は、特開平７−２８８２９９号
公報にて提案された半導体装置の上面図、正面図および
下面図である。同図において、図５の部分と同等の部分
には同一の参照番号が付せられているので、重複する説
明は省略するが、この従来例ではＦＥＴチップ１００に
は、４個のＦＥＴユニット８が形成されており、ＦＥＴ
チップの裏面側にはＰＨＳ２が形成されている。そし
て、ＰＨＳ２には、隣接するＦＥＴユニット８間に、細
いスリット１２ａ、１２ｂ、１２ｃが、ＦＥＴユニット
８の配列方向に互い違いに形成されている。
【０００５】
【発明が解決しようとする課題】図６に示した従来例で
は、ＦＥＴペレットをケース内に半田付けした際に、ソ
ルダーがＰＨＳ２のスリット内に充填される。そのた
め、実使用時にＧａＡｓ基板が受ける熱応力はＰＨＳに
スリットを形成しない場合とほとんど差はなく、したが
って、ＰＨＳにスリットを入れる対策では、熱応力に基
づくＦＥＴ特性の劣化やクラックの発生を防止する効果
を期待することはできない。また、図６の従来例では、
スリットが形成されている領域では、半導体基板（Ｇａ
Ａｓ基板）のみによって機械的な強度を確保しなければ
ならないため、ＧａＡｓ基板の厚さを一定以下にするこ
とができず、熱抵抗を十分に低減化することができなか
った。よって、本発明の課題は、これら従来例の問題点
を解決することであり、その目的は、第１に、ペレット
の縦横アスペクト比が大きくなっても、ＧａＡｓ基板に
生じる熱応力が軽減されるようにすることであり、第２
に、機械的な強度を低下させることなく基板厚を薄くで
きるようにすることである。
は、ＦＥＴペレットをケース内に半田付けした際に、ソ
ルダーがＰＨＳ２のスリット内に充填される。そのた
め、実使用時にＧａＡｓ基板が受ける熱応力はＰＨＳに
スリットを形成しない場合とほとんど差はなく、したが
って、ＰＨＳにスリットを入れる対策では、熱応力に基
づくＦＥＴ特性の劣化やクラックの発生を防止する効果
を期待することはできない。また、図６の従来例では、
スリットが形成されている領域では、半導体基板（Ｇａ
Ａｓ基板）のみによって機械的な強度を確保しなければ
ならないため、ＧａＡｓ基板の厚さを一定以下にするこ
とができず、熱抵抗を十分に低減化することができなか
った。よって、本発明の課題は、これら従来例の問題点
を解決することであり、その目的は、第１に、ペレット
の縦横アスペクト比が大きくなっても、ＧａＡｓ基板に
生じる熱応力が軽減されるようにすることであり、第２
に、機械的な強度を低下させることなく基板厚を薄くで
きるようにすることである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、長辺と短辺および第１主面と第２
主面を有する半導体基板の第１主面上に、素ＦＥＴが複
数個並列接続されてなるユニットが長辺に沿って複数個
形成されており、前記半導体基板の第２主面上にＰＨＳ
が形成されている半導体装置において、各ユニット間に
は短辺に平行で、かつ、長辺に到達していない、前記半
導体基板を貫通するスリットが形成され、該スリットの
内壁には前記ＰＨＳに接続された金属膜が形成されてい
ることを特徴とする半導体装置、が提供される。そし
て、好ましくは、上記スリット上は、半導体基板表面に
形成されるソースパッドを構成する金属膜によって被覆
される。
め、本発明によれば、長辺と短辺および第１主面と第２
主面を有する半導体基板の第１主面上に、素ＦＥＴが複
数個並列接続されてなるユニットが長辺に沿って複数個
形成されており、前記半導体基板の第２主面上にＰＨＳ
が形成されている半導体装置において、各ユニット間に
は短辺に平行で、かつ、長辺に到達していない、前記半
導体基板を貫通するスリットが形成され、該スリットの
内壁には前記ＰＨＳに接続された金属膜が形成されてい
ることを特徴とする半導体装置、が提供される。そし
て、好ましくは、上記スリット上は、半導体基板表面に
形成されるソースパッドを構成する金属膜によって被覆
される。
【０００７】［作用］本発明による半導体装置において
は、半導体基板にスリットが開設されるが、このスリッ
トは基板を横断しておらず、かつ、スリットから基板の
長辺に至るまでの領域の基板表・裏面はソースパッドか
ら延びる金属膜およびＰＨＳによって被覆されるため、
スリットを設けたことによって機械的な強度が低下する
ことはなく、ＦＥＴチップの実装組立に対して必要な機
械的強度を確保することができる。
は、半導体基板にスリットが開設されるが、このスリッ
トは基板を横断しておらず、かつ、スリットから基板の
長辺に至るまでの領域の基板表・裏面はソースパッドか
ら延びる金属膜およびＰＨＳによって被覆されるため、
スリットを設けたことによって機械的な強度が低下する
ことはなく、ＦＥＴチップの実装組立に対して必要な機
械的強度を確保することができる。
【０００８】そして、このスリットにより半導体基板が
実質的に分割されることになるため、基板の実効的な縦
横アスペクト比を低減することができる。そのため、Ｆ
ＥＴチップをマウントした際の反りを少なくすることが
できるとともに、実装後に基板に加えられる熱応力の縦
横偏差を低くすることができ、特性劣化やクラックの発
生を抑制することができる。このような効果を享受でき
るようにするするためには、スリットによって分割され
た基板の平面形状ができるだけ正方形に近いことが好ま
しい。実験結果によれば、スリット間およびスリットと
基板短辺間での基板形状の縦横アスペクト比は、２／３
以上３／２以下が望ましく、より好ましくは０．８５以
上１．２以下である。
実質的に分割されることになるため、基板の実効的な縦
横アスペクト比を低減することができる。そのため、Ｆ
ＥＴチップをマウントした際の反りを少なくすることが
できるとともに、実装後に基板に加えられる熱応力の縦
横偏差を低くすることができ、特性劣化やクラックの発
生を抑制することができる。このような効果を享受でき
るようにするするためには、スリットによって分割され
た基板の平面形状ができるだけ正方形に近いことが好ま
しい。実験結果によれば、スリット間およびスリットと
基板短辺間での基板形状の縦横アスペクト比は、２／３
以上３／２以下が望ましく、より好ましくは０．８５以
上１．２以下である。
【０００９】而して、実装組立後、温度サイクル等によ
りＧａＡｓ基板に大きな応力を加わった場合には、スリ
ットと基板長辺間の基板部分に応力を集中させることが
できるため、クラックをこの領域に限定して発生させる
ことができる。従って、スリット間に形成された各素子
能動部およびパッド部の領域にはクラックを発生させな
いようにすることができ、全体のＦＥＴの動作・特性に
影響を与えないようにすることができる。クラックの発
生をこの領域に集中させるには、スリットと基板長辺間
の距離は短い方が好ましいが、基板強度を確保するには
この距離を一定以上確保しておくことが好ましい。本発
明者の試作では、 スリットの長さ／基板短辺の長さ＝０．６〜０．８ とすることにより良好な結果を得ることができた。
りＧａＡｓ基板に大きな応力を加わった場合には、スリ
ットと基板長辺間の基板部分に応力を集中させることが
できるため、クラックをこの領域に限定して発生させる
ことができる。従って、スリット間に形成された各素子
能動部およびパッド部の領域にはクラックを発生させな
いようにすることができ、全体のＦＥＴの動作・特性に
影響を与えないようにすることができる。クラックの発
生をこの領域に集中させるには、スリットと基板長辺間
の距離は短い方が好ましいが、基板強度を確保するには
この距離を一定以上確保しておくことが好ましい。本発
明者の試作では、 スリットの長さ／基板短辺の長さ＝０．６〜０．８ とすることにより良好な結果を得ることができた。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態を説明するための図であって、図１（ａ）は、ＦＥＴ
チップ１００の平面図、図１（ｂ）、（ｃ）は、それぞ
れ図１（ａ）のＡ−Ａ′線とＢ−Ｂ′線での断面図であ
る。また、図１（ｄ）は、ＦＥＴチップ１００の底面図
である。図１に示すように、半導体基板１上には、ソー
スパッド４、ドレインパッド５、ゲートパッド６が形成
され、これらのパッド間に挟まれた能動領域７には各パ
ッドに接続されたソース電極フィンガー、ドレイン電極
フィンガー、ゲート電極フィンガーが多数形成されてい
る。そして、ＦＥＴチップ１００は、それぞれ独立した
４個のＦＥＴユニット８により構成されている。各ＦＥ
Ｔユニット８間には、基板の長辺側に達することのない
スリット３ａ、３ｂ、３ｃが基板の短辺に平行に形成さ
れている。スリット３ａ、３ｂ、３ｃ上はソースパッド
４の延長部によって覆われている。基板裏面およびスリ
ットの側面はＰＨＳ２によって覆われている。ＰＨＳ２
およびソースパッド４は金（Ａｕ）または白金（Ｐｔ）
などの貴金属によって形成されることが好ましい。
て図面を参照して詳細に説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態を説明するための図であって、図１（ａ）は、ＦＥＴ
チップ１００の平面図、図１（ｂ）、（ｃ）は、それぞ
れ図１（ａ）のＡ−Ａ′線とＢ−Ｂ′線での断面図であ
る。また、図１（ｄ）は、ＦＥＴチップ１００の底面図
である。図１に示すように、半導体基板１上には、ソー
スパッド４、ドレインパッド５、ゲートパッド６が形成
され、これらのパッド間に挟まれた能動領域７には各パ
ッドに接続されたソース電極フィンガー、ドレイン電極
フィンガー、ゲート電極フィンガーが多数形成されてい
る。そして、ＦＥＴチップ１００は、それぞれ独立した
４個のＦＥＴユニット８により構成されている。各ＦＥ
Ｔユニット８間には、基板の長辺側に達することのない
スリット３ａ、３ｂ、３ｃが基板の短辺に平行に形成さ
れている。スリット３ａ、３ｂ、３ｃ上はソースパッド
４の延長部によって覆われている。基板裏面およびスリ
ットの側面はＰＨＳ２によって覆われている。ＰＨＳ２
およびソースパッド４は金（Ａｕ）または白金（Ｐｔ）
などの貴金属によって形成されることが好ましい。
【００１１】また、スリットによって区画される領域で
の半導体基板の縦横アスペクト比は２／３以上３／２以
下であることが望ましく、また、スリットの長さ／基板
短辺の長さは、０．６〜０．８であることが望ましい。
このようにすることにより、ＦＥＴチップ１００をケー
ス内にマウントした際に、反りを少なくすることができ
るとともに応力の縦横偏差を少なくすることができる。
また、基板の機械的強度を確保しつつ、クラックの発生
個所をスリットの延長部にのみ特定することが可能にな
る。
の半導体基板の縦横アスペクト比は２／３以上３／２以
下であることが望ましく、また、スリットの長さ／基板
短辺の長さは、０．６〜０．８であることが望ましい。
このようにすることにより、ＦＥＴチップ１００をケー
ス内にマウントした際に、反りを少なくすることができ
るとともに応力の縦横偏差を少なくすることができる。
また、基板の機械的強度を確保しつつ、クラックの発生
個所をスリットの延長部にのみ特定することが可能にな
る。
【００１２】［第２の実施の形態］図２は、本発明の第
２の実施の形態を説明するための図であって、図２
（ａ）、（ｂ）は、ＦＥＴチップ１００の平面図と底面
図であり、図２（ｃ）は、図２（ａ）のＣ−Ｃ′線での
断面図である。図２において、第１の実施の形態を示す
図１の部分と同等の部分には同一の参照番号が付せられ
ているので、重複する説明は省略するが、本実施の形態
では、ＦＥＴチップ１００に形成されたスリット９ａ、
９ｂ、９ｃの形状が第１の実施の形態の場合と異なって
いる。すなわち、本実施の形態においては、スリット９
ａ、９ｂ、９ｃの平面形状は長六角形をなしている。そ
して、各スリットの中心線の延長部と半導体基板の長辺
とが交わる部分の基板側面に側面ノッチ１０が刻まれて
いる。このようなスリット形状とし、さらにスリットの
延長線上に側面ノッチ１０を形成することにより、応力
が生じた際のクラックの発生個所をより確実にスリット
と側面ノッチとの間の領域に限定させることができる。
スリットの平面形状は長六角形の外にも、長方形の二つ
の短辺に半円を付加した形状などであってもよい。
２の実施の形態を説明するための図であって、図２
（ａ）、（ｂ）は、ＦＥＴチップ１００の平面図と底面
図であり、図２（ｃ）は、図２（ａ）のＣ−Ｃ′線での
断面図である。図２において、第１の実施の形態を示す
図１の部分と同等の部分には同一の参照番号が付せられ
ているので、重複する説明は省略するが、本実施の形態
では、ＦＥＴチップ１００に形成されたスリット９ａ、
９ｂ、９ｃの形状が第１の実施の形態の場合と異なって
いる。すなわち、本実施の形態においては、スリット９
ａ、９ｂ、９ｃの平面形状は長六角形をなしている。そ
して、各スリットの中心線の延長部と半導体基板の長辺
とが交わる部分の基板側面に側面ノッチ１０が刻まれて
いる。このようなスリット形状とし、さらにスリットの
延長線上に側面ノッチ１０を形成することにより、応力
が生じた際のクラックの発生個所をより確実にスリット
と側面ノッチとの間の領域に限定させることができる。
スリットの平面形状は長六角形の外にも、長方形の二つ
の短辺に半円を付加した形状などであってもよい。
【００１３】
【実施例】次に、本発明の一実施例を図１、図３を参照
して説明する。図３は、図１のＡ−Ａ′線断面での工程
順の断面図である。半導体基板１として縦１．０ｍｍ横
４．０ｍｍの半絶縁性ＧａＡｓ基板を用意し〔図３
（ａ）〕、その表面部に選択的にイオン注入を行って能
動領域７（フィンガーの形成領域：一点鎖線で囲まれた
領域からスリット周辺部を除いた領域）を設け、能動領
域７に各電極フィンガーを形成してＦＥＴを形成し、非
能動領域上に、ソースパッド４、ドレインパッド５、ゲ
ートパッド６を形成する。これにより、基板上に４つの
ＦＥＴユニット８が形成される。各電極パッドはＡｕメ
ッキにより、膜厚１０μｍに形成されている。ソースパ
ッドはスリット形成予定領域上を被覆するように形成さ
れる〔図３（ｂ）〕。
して説明する。図３は、図１のＡ−Ａ′線断面での工程
順の断面図である。半導体基板１として縦１．０ｍｍ横
４．０ｍｍの半絶縁性ＧａＡｓ基板を用意し〔図３
（ａ）〕、その表面部に選択的にイオン注入を行って能
動領域７（フィンガーの形成領域：一点鎖線で囲まれた
領域からスリット周辺部を除いた領域）を設け、能動領
域７に各電極フィンガーを形成してＦＥＴを形成し、非
能動領域上に、ソースパッド４、ドレインパッド５、ゲ
ートパッド６を形成する。これにより、基板上に４つの
ＦＥＴユニット８が形成される。各電極パッドはＡｕメ
ッキにより、膜厚１０μｍに形成されている。ソースパ
ッドはスリット形成予定領域上を被覆するように形成さ
れる〔図３（ｂ）〕。
【００１４】ＦＥＴの形成後、基板裏面の研磨を行って
基板厚を３０μｍにする。続いて、基板裏面側より選択
的にエッチングを行って、幅０．３ｍｍ、長さ０．７ｍ
ｍのスリット３ａ、３ｂ、３ｃを形成する〔図３
（ｃ）〕。その後、Ａｕメッキにより、膜厚２０μｍの
ＰＨＳ２を形成する〔図３（ｄ）〕。このようにして形
成されたＦＥＴチップ１００は、スリット３ａ、３ｂ、
３ｃによって切り離されておらず、全体として連続して
つながっており、そして、本チップのハンドリングに対
して十分な強度を保持している。
基板厚を３０μｍにする。続いて、基板裏面側より選択
的にエッチングを行って、幅０．３ｍｍ、長さ０．７ｍ
ｍのスリット３ａ、３ｂ、３ｃを形成する〔図３
（ｃ）〕。その後、Ａｕメッキにより、膜厚２０μｍの
ＰＨＳ２を形成する〔図３（ｄ）〕。このようにして形
成されたＦＥＴチップ１００は、スリット３ａ、３ｂ、
３ｃによって切り離されておらず、全体として連続して
つながっており、そして、本チップのハンドリングに対
して十分な強度を保持している。
【００１５】また、ＦＥＴユニット８はＦＥＴチップ１
００内にて構造的にも電気的にも独立しており、ケース
等にＦＥＴチップ１００が実装組立された後、温度サイ
クル等により応力が加わった場合、スリット間では、ス
リット形成部で応力が解放されるため、素子能動部およ
びパッド部に加わる応力は軽減される。また、スリット
と基板長辺間の基板領域においては、この領域に応力が
集中することとなり、かつこの部分における機械的な強
度が低いため、図４（ａ）、（ｂ）に示すように、この
領域を特定してクラック１１を発生させることができ
る。従って、能動領域７が受ける温度サイクル等による
応力の影響を軽減することができ、ＦＥＴの素子特性の
劣化を抑制して信頼性を向上させることができる。
００内にて構造的にも電気的にも独立しており、ケース
等にＦＥＴチップ１００が実装組立された後、温度サイ
クル等により応力が加わった場合、スリット間では、ス
リット形成部で応力が解放されるため、素子能動部およ
びパッド部に加わる応力は軽減される。また、スリット
と基板長辺間の基板領域においては、この領域に応力が
集中することとなり、かつこの部分における機械的な強
度が低いため、図４（ａ）、（ｂ）に示すように、この
領域を特定してクラック１１を発生させることができ
る。従って、能動領域７が受ける温度サイクル等による
応力の影響を軽減することができ、ＦＥＴの素子特性の
劣化を抑制して信頼性を向上させることができる。
【００１６】
【発明の効果】以上説明したように、本発明は、ＦＥＴ
チップ上に複数のＦＥＴユニットを構成し、その間をス
リットにて分離したものであるので、ＦＥＴチップマウ
ント時に起こる基板の反りを抑制することができる。ま
た、能動領域に生じる応力を抑制することができるとと
もに、応力の作用する部分をスリットと基板長辺間の基
板領域に限定して、クラックの発生をこの領域に限定す
ることが可能になる。よって、本発明によれば、素子特
性の劣化を抑制してＦＥＴチップの信頼性を向上させる
ことができる。
チップ上に複数のＦＥＴユニットを構成し、その間をス
リットにて分離したものであるので、ＦＥＴチップマウ
ント時に起こる基板の反りを抑制することができる。ま
た、能動領域に生じる応力を抑制することができるとと
もに、応力の作用する部分をスリットと基板長辺間の基
板領域に限定して、クラックの発生をこの領域に限定す
ることが可能になる。よって、本発明によれば、素子特
性の劣化を抑制してＦＥＴチップの信頼性を向上させる
ことができる。
【００１７】さらに、機械的な強度を低下させることな
くスリットを形成することができるため、半導体基板厚
を薄くすることができＦＥＴチップの熱抵抗を低減する
ことができる。また、本発明によれば、ソースパッドを
スリットを介して直接ＰＨＳに接続することができるた
め、ソース抵抗の低減化という副次的な効果も期待でき
る。
くスリットを形成することができるため、半導体基板厚
を薄くすることができＦＥＴチップの熱抵抗を低減する
ことができる。また、本発明によれば、ソースパッドを
スリットを介して直接ＰＨＳに接続することができるた
め、ソース抵抗の低減化という副次的な効果も期待でき
る。
【図１】本発明の第１の実施の形態および一実施例を説
明するためのＦＥＴチップの平面図と断面図。
明するためのＦＥＴチップの平面図と断面図。
【図２】本発明の第２の実施の形態を説明するためのＦ
ＥＴチップの平面図と断面図。
ＥＴチップの平面図と断面図。
【図３】本発明の一実施例の製造方法を説明するための
工程順の断面図。
工程順の断面図。
【図４】本発明の効果を説明するための平面図。
【図５】一般的な高出力ＦＥＴの構成を説明するための
平面図。
平面図。
【図６】従来例の上面図、正面図および下面図。
１ 半導体基板 ２ ＰＨＳ（プレーテッド・ヒートシンク） ３ａ、３ｂ、３ｃ、スリット ４ ソースパッド ５ ドレインパッド ６ ゲートパッド ６ａ ゲートバスバー ７ 能動領域 ８ ＦＥＴユニット ９ａ、９ｂ、９ｃ、スリット １０ 側面ノッチ １１ クラック １００ ＦＥＴチップ Ｄ ドレイン電極フィンガー Ｇ ゲート電極フィンガー Ｓ ソース電極フィンガー
Claims (6)
- 【請求項１】 長辺と短辺および第１主面と第２主面を
有する半導体基板の第１主面上に、素ＦＥＴが複数個並
列接続されてなるＦＥＴユニットが長辺に沿って複数個
形成されており、前記半導体基板の第２主面上にＰＨＳ
が形成されている半導体装置において、各ＦＥＴユニッ
ト間には基板の短辺に平行で、かつ、基板の長辺にまで
は到達していない、前記半導体基板を貫通するスリット
が形成され、該スリットの内壁には前記ＰＨＳに接続さ
れた金属膜が形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記スリットの上面はソース電極に接続
された金属膜に覆われていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記スリットの平面形状は、長方形、ま
たは、長方形の短辺に半円を付加した形状、または、長
方形の短辺に二等辺三角形を付加した形状、の中のいず
れかであることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記スリットの中心線の延長部が前記半
導体基板の長辺と交わる個所には基板の第１主面から第
２主面に至るノッチが形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項５】 前記スリットによって区画される領域で
の半導体基板の縦横アスペクト比は２／３以上３／２以
下であることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記スリットの長さと前記半導体基板の
短辺の長さとの関係が、 スリットの長さ／基板短辺の長さ＝０．６〜０．８ を満たしていることを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329811A JP2998838B2 (ja) | 1997-12-01 | 1997-12-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329811A JP2998838B2 (ja) | 1997-12-01 | 1997-12-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163205A JPH11163205A (ja) | 1999-06-18 |
| JP2998838B2 true JP2998838B2 (ja) | 2000-01-17 |
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ID=18225509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9329811A Expired - Fee Related JP2998838B2 (ja) | 1997-12-01 | 1997-12-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998838B2 (ja) |
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-
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| JPH11163205A (ja) | 1999-06-18 |
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