JP4973418B2

JP4973418B2 - 半導体装置

Info

Publication number: JP4973418B2
Application number: JP2007249526A
Authority: JP
Inventors: 恵司半貫; 修一金子
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2007-09-26
Filing date: 2007-09-26
Publication date: 2012-07-11
Anticipated expiration: 2027-09-26
Also published as: JP2009081274A; US20090079085A1; US8053830B2

Description

本発明は、基板に形成された凹部に少なくとも一部が埋設された金属部材を有する半導体装置に関する。

従来、半導体素子及び凹部が形成される基板と、凹部に埋設された放熱のための金属部材とを備えた半導体装置が知られている。

特許文献１には、半導体素子が形成された半導体層と、複数の凹部が形成されるとともに半導体層を支持するための支持基板と、支持基板の凹部に埋設され半導体素子の動作中に半導体素子の上面側で発生した熱をすばやく放熱させるために、銅、アルミニウム、銀、金、銅合金、アルミニウム合金、銀合金、金合金等の熱伝導率の高い材料により構成された金属部材とを備えた半導体装置が開示されている。
特許第３７９１４５９号公報

しかしながら、例えば、銅の線膨張係数は１７×１０^−６／℃、アルミニウムの線膨張係数は２３×１０^−６／℃であるのに対して、支持基板として、例えば、シリコン基板の線膨張係数は３×１０^−６／℃である。即ち、上述した特許文献１の半導体装置では、金属部材と支持基板との線膨張係数が異なる。このため、線膨張係数の違いに起因する応力が支持基板に作用する。更には、金属部材を埋め込むために溝が彫られた支持基板の領域は溝が彫られていない領域よりも薄くなっている。それゆえ、支持基板が反って変形するといった課題がある。

本発明は、上述した課題を解決するために創案されたものであり、半導体素子の動作中に発生した熱が支持基板に熱伝導されたことにより、支持基板が変形することで電気的特性が変化してしまうといったことを抑制可能な半導体装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の発明は、半導体素子を含み、一方の主面に複数の凹部が形成された半導体部と、複数の凹部それぞれの底面及び側面と低抵抗接触し、且つ複数の凹部の内部にそれぞれ空隙を形成するようにして複数の凹部を部分的に埋め込む金属部材とを備え、隣り合う凹部の間隔が、半導体部の中央側よりも側方において狭くなっていることを特徴とする半導体装置である。

本発明によれば、金属部材に空隙を設けることによって、放熱性を維持または低下を抑制しつつ、基板と金属部材との線膨張係数の違いに起因する応力による基板の変形を緩和することができる。

（第１実施形態）
以下、本発明を縦型のＭＯＳＦＥＴに適用した第１実施形態による半導体装置について、図面を参照して説明する。図１は、第１実施形態による半導体装置の部分断面図である。

図１に示すように、半導体装置１は、基板２及び半導体素子領域３を有する半導体部と、電極部４と、ドレイン電極（請求項の金属部材に相当）５とを備えている。尚、図１における点線で囲まれた領域７が、ＭＯＳＦＥＴ（請求項の半導体素子に相当）７の一単位である。

基板２は、数百μｍの厚みを有するｎ^＋型シリコンからなり、ドレイン領域１０を含む。基板２の第１主面２ａには、半導体素子領域３が形成されている。基板２の第２主面（請求項の一方の主面に相当）２ｂには、厚み方向に延びるように、１μｍ〜１０μｍ、例えば、約５μｍの幅、１０μｍ〜３００μｍ、例えば、約１００μｍの深さを有する凹部２ｃが複数形成されている。各凹部２ｃは、約５μｍの間隔で配置されている。尚、凹部２ｃのアスペクト比（深さ／幅）は、凹部２ｃ内に後述する空隙６を容易に形成するため大きくすることが望ましい。

半導体素子領域３は、ドリフト領域１１と、ベース領域１２と、ソース領域１３とを有する。

ドリフト領域１１は、ｎ型シリコンからなる。ドリフト領域１１は、ドレイン領域１０よりも低い不純物濃度を有する。ドリフト領域１１は、基板２の第１主面２ａを覆うように形成されている。ベース領域１２は、ドリフト領域１１とソース領域１３との間にチャネルを形成するためのものである。ベース領域１２は、ｐ型シリコンからなる。ベース領域１２は、ドリフト領域１１の電極部４側の面の所定の領域に形成されている。ベース領域１２は、平面視にて、ソース領域１３よりも大きく囲むように四角形状に形成されている。ソース領域１３は、ｎ^＋型シリコンからなる。ソース領域１３は、ドリフト領域１１よりも高い不純物濃度を有する。ソース領域１３は、ベース領域１２の中に正方形の環状に形成されている。

電極部４は、ゲート絶縁膜１５と、ゲート電極１６と、層間絶縁膜１７と、ソース電極１８とを半導体素子領域３の上面（請求項の他方の主面に相当）に備えている。

ゲート絶縁膜１５は、シリコン酸化膜からなり、半導体素子領域３とゲート電極１６との間に形成されている。ゲート電極１６は、ドリフト領域１１とソース領域１３との間に挟まれたベース領域１２にチャネルを形成するためのものである。ゲート電極１６は、ポリシリコンからなり、ゲート絶縁膜１５上に形成されている。ゲート電極１６は、平面視にて、格子状に形成され、金属製ゲート端子（図示略）に接続されている。層間絶縁膜１７は、ゲート電極１６とソース電極１８とを絶縁するためのものである。層間絶縁膜１７は、シリコン酸化膜からなる。ソース電極１８は、ベース領域１２及びソース領域１３と電気的に接続されている。ソース電極１８は、アルミニウム膜からなる。

ドレイン電極５は、チタンとニッケルの積層膜又はアルミニウム膜からなる。ドレイン電極５は、凹部２ｃが形成されていない基板２の第２主面２ｂの第１の部分に低抵抗接続するように形成されており、基板２との接触抵抗を低減するために基板２の第２主面２ｂの第１の部分を覆うように形成されていることが望ましい。また、ドレイン電極５は凹部２ｃに埋設され、凹部２ｃが形成された基板２の第２主面２ｂの第２の部分、つまり、凹部２ｃの側面及び底面と低抵抗接続するように形成されている。尚、凹部２ｃ内全域がドレイン電極５で埋まっておらず、１つの空隙６が形成されている。

次に、上述した半導体装置１の動作説明を行う。

ゲート電極１６に所定の電圧が印加されると、ベース領域１２のゲート電極１６側の領域であって、ドリフト領域１１とソース領域１３との間にチャネルが形成される。この状態で、ソース電極１８とドレイン電極５との間に電圧が印加されると、ソース電極１８からソース領域１３、ベース領域１２のチャネル、ドリフト領域１１、ドレイン領域１０を介してドレイン電極５へと電流が流れる。

次に、上述した半導体装置１の製造方法について、図面を参照して説明する。図２〜図４は、各製造工程における部分断面図である。

まず、図２に示すように、ｎ^＋型シリコンからなる基板２を用意する。次に、基板２の第１主面２ａにｎ型シリコン層をエピタキシャル成長させる。その後、既知のイオン注入法、エッチング技術及びフォトリソグラフィー技術等を用いて、半導体素子領域３及び電極部４を形成する。

次に、図３に示すように、フォトリソグラフィー技術により、凹部２ｃを形成する領域以外が露出するように、基板２の第２主面２ｂに所望のパターンのレジスト膜２１を形成する。

次に、図４に示すように、ＲＩＥ（反応性イオンエッチング）法により、基板２の第２主面２ｂに凹部２ｃを形成する。その後、レジスト膜２１を除去する。

最後に、図１に示すように、真空蒸着法によりアルミニウム膜からなり、凹部２ｃの領域内に空隙６が形成されたドレイン電極５を形成する。このドレイン電極５を形成する工程において、凹部２Ｃのアスペクト比を大きくすると真空蒸着法等でアルミニウム膜を形成する際に、空隙６を容易に形成することができる。これにより、半導体装置１が完成する。

上述したように、第１実施形態による半導体装置１においては、ドレイン電極５に空隙６が形成されている。ここで、半導体装置１が高温になった場合、半導体からなる基板２と金属からなるドレイン電極５との線膨張係数の違いから生じる応力が生じるが、基板２に比べてドレイン電極５の金属は弾性力を有するので、空隙６が変形等することにより応力を緩和することができる。これにより、半導体装置１が反り等により変形することを抑制できる。この結果、半導体装置１の特性変動を抑制できる。

また、基板２の第２主面２ｂの第１の部分は、基板２が厚く形成されているため、半導体装置１の機械的強度が強い。更に、凹部２ｃが形成された基板２の第２主面２ｂの第２の部分とドレイン電極５が低抵抗接触しているため、オン抵抗を低減できる。更に、基板２よりもドレイン電極５の熱伝導率が高いので、半導体素子が発する熱がドレイン電極５を介してすばやく放熱できる。

（第２実施形態）
次に、上述した第１実施形態の一部を変更した、第２実施形態について、図面を参照して説明する。図５は、第２実施形態による半導体装置の部分断面図である。尚、第１実施形態と同じ構成には、同じ符号を付けて説明を省略する。

図５に示すように、第２実施形態による半導体装置１Ａは、ドレイン電極５Ａに空隙６Ａが形成されている。この空隙６Ａの厚み方向の一端側は開口されている。

上述したように、第２実施形態による半導体装置１Ａでは、ドレイン電極５Ａに空隙６Ａが形成されているので、第１実施形態と同様の効果を奏することができる。

（第３実施形態）
次に、上述した第１実施形態の一部を変更した、第３実施形態について、図面を参照して説明する。図６は、第３実施形態による半導体装置の部分断面図である。尚、第１実施形態と同じ構成には、同じ符号を付けて説明を省略する。

図６に示すように、第３実施形態による半導体装置１Ｂでは、ドレイン電極５Ｂの各凹部２ｃに対応する領域に複数の空隙６Ｂが形成されている。各空隙６Ｂは、同じ大きさ、同じ形状に形成されている。空隙６Ｂは、周期的に配置されている。尚、各空隙６Ｂを異なる大きさや異なる形状に形成してもよい。また、空隙６Ｂを非周期的に配置してもよい。

上述したように第３実施形態による半導体装置１Ｂでは、ドレイン電極５Ｂ及び複数の空隙６Ｂが各凹部２ｃに形成されているので、第１実施形態と同様の効果を奏することができる。更に、各凹部２ｃに対応した領域に数多くの空隙６Ｂを形成しているので、応力をより緩和することができる。

（第４実施形態）
次に、本発明をトレンチゲート構造を有するＭＯＳＦＥＴに適用した第４実施形態について、図面を参照して説明する。図７は、第４実施形態による半導体装置の部分断面図である。尚、第１実施形態と同じ構成には、同じ符号を付けて説明を省略する。

図７に示すように、第４実施形態による半導体装置１Ｃは、基板２Ｃと、電極部４Ｃと、ドレイン電極５Ｃとを備えている。

基板２Ｃには、ドレイン領域１０Ｃと、ベース領域１２Ｃと、ソース領域１３Ｃとが形成されている。基板２Ｃの第１主面２Ｃａには、中央部に延びるように凹部２Ｃｄが形成されている。基板２Ｃの第２主面２Ｃｂには、中央部に延びるように凹部２Ｃｃが形成されている。尚、８個〜１０個の凹部２Ｃｄ、即ち、８個〜１０個のＭＯＳＦＥＴ７Ｃに対して、１つの凹部２Ｃｃが形成されている。

ドレイン領域１０Ｃは、基板２Ｃの第２主面２Ｃｂ側に形成され、ｎ^＋型シリコンからなる。ベース領域１２Ｃは、基板２Ｃの第１主面２Ｃａ側に形成され、ｐ型シリコンからなる。ソース領域１３Ｃは、基板２Ｃの第１主面２Ｃａ側であって、ベース領域１２Ｃに囲まれるように形成されている。ソース領域１３Ｃは、ｎ型シリコンからなる。

電極部４Ｃは、ゲート絶縁膜１５Ｃと、ゲート電極１６Ｃと、層間絶縁膜１７Ｃと、ソース電極１８Ｃとを備えている。

ゲート絶縁膜１５Ｃは、シリコン酸化膜からなり、凹部２Ｃｄの内壁面に形成されている。ゲート電極１６Ｃは、導電性のポリシリコンからなり、ゲート絶縁膜１５Ｃの内側に埋設されている。

層間絶縁膜１７Ｃは、シリコン酸化膜からなり、ゲート絶縁膜１５Ｃ及びゲート電極１６Ｃの上部を覆うように形成されている。ソース電極１８は、アルミニウム膜からなり、基板２Ｃ及び層間絶縁膜１７Ｃの上面を覆うように形成されている。

ドレイン電極５Ｃは、アルミニウム膜からなる。ドレイン電極５Ｃは、基板２Ｃの第２主面２Ｃｂを覆うように形成されている。ドレイン電極５Ｃの一部は、凹部２Ｃｃに埋設されている。ドレイン電極５Ｃの凹部２Ｃｃに対応する領域には、複数の空隙６Ｃが形成されている。

上述したように、第３実施形態による半導体装置１Ｃでは、ドレイン電極５Ｃに空隙６Ｃが形成されているので、第１実施形態と同様の効果を奏することができる。

（第５実施形態）
次に、第１実施形態の一部を変更した第５実施形態について、図面を参照して説明する。図８は、第５実施形態による半導体装置の部分断面図である。尚、第１実施形態と同じ構成には、同じ符号を付けて説明を省略する。

図８に示すように、第５実施形態の半導体装置１Ｄでは、隣接する凹部２ｃの間隔を異ならせている。ここで、半導体装置１Ｄの中央部に形成される各凹部２ｃ間の間隔をｄ_１とし、半導体装置１Ｄの外周部に形成される各凹部２ｃ間の間隔をｄ_２とする。

半導体装置１Ｄでは、反りによる変形の大きい外周部の間隔ｄ_２を、変形の小さい中央部の間隔ｄ_１よりも小さくしている。更に、同一領域において、外周部の方が中央部よりも凹部２ｃの数が多くなり、ドレイン電極５に形成される空隙６の数も多くなるように構成してもよい。

上述したように、第５実施形態による半導体装置１Ｄでは、変形の大きい外周部に凹部２ｃを多く形成することによって、外周部の空隙６を多くしている。これにより、外周部の変形を抑制することができるので、半導体装置１Ｄ全体の変形をより抑制できる。

以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。

例えば、上述の実施形態では、縦型のＭＯＳＦＥＴに本発明を適用した例を示したが、横型のＭＯＳＦＥＴやＩＧＢＴ等の他の半導体装置に本発明を適用してもよい。

また、上述の実施形態では、ドレイン電極に空隙を形成する例を示したが、ドレイン電極ではなく、裏面に形成される放熱用の金属部材に空隙を形成してもよい。

また、上述の実施形態では、ドレイン電極を真空蒸着法により形成したが、スパッタリング法やメッキ法等によりドレイン電極を形成してもよい。

また、上述の実施形態では、空隙には部材を充填していないが、樹脂等のドレイン電極を構成する金属部材よりも軟質の材料を充填してもよい。

また、上述の実施形態における具体的な数値は適宜変更可能である。例えば、基板の厚みや、凹部の深さ及び間隔等は適宜変更可能である。具体的には、平面視にて、広い凹部を１つだけ基板のいずれかの主面に形成して、その内部に設けられた金属部材に空隙を形成してもよい。

第１実施形態による半導体装置の部分断面図である。各製造工程における部分断面図である。各製造工程における部分断面図である。各製造工程における部分断面図である。第２実施形態による半導体装置の部分断面図である。第３実施形態による半導体装置の部分断面図である。第４実施形態による半導体装置の部分断面図である。第５実施形態による半導体装置の部分断面図である。

符号の説明

１、１Ａ、１Ｂ、１Ｃ、１Ｄ半導体装置
２、２Ｃ基板
２ａ、２Ｃａ第１主面
２ｂ、２Ｃｂ第２主面
２ｃ、２Ｃｃ凹部
３半導体素子領域
４、４Ｃ電極部
５、５Ａ、５Ｂ、５Ｃドレイン電極
６、６Ａ、６Ｂ、６Ｃ空隙
７、７ＣＭＯＳＦＥＴ
１０、１０Ｃドレイン領域
１１ドリフト領域
１２、１２Ｃベース領域
１３、１３Ｃソース領域
１５、１５Ｃゲート絶縁膜
１６、１６Ｃゲート電極
１７、１７Ｃ層間絶縁膜
１８、１８Ｃソース電極

Claims

半導体素子を含み、一方の主面に複数の凹部が形成された半導体部と、
前記複数の凹部それぞれの底面及び側面と低抵抗接触し、且つ前記複数の凹部の内部にそれぞれ空隙を形成するようにして前記複数の凹部を部分的に埋め込む金属部材とを備え、
隣り合う前記凹部の間隔が、前記半導体部の中央側よりも側方において狭くなっていることを特徴とする半導体装置。
前記凹部が形成された領域の残余の領域において、前記一方の主面上に前記金属部材が配置されていることを特徴とする請求項１に記載の半導体装置。
前記複数の凹部の内部のそれぞれに複数の空隙が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
前記半導体部の他方の主面に、前記半導体素子と電気的に接続された電極部が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。