JP5574639B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、貫通電極を有する半導体装置およびその製造方法に関する。

図４３は、半導体装置５０、半導体装置６０および半導体装置７０が実装されていることを模式的に示す平面図である。半導体装置５０は、ワイヤボンド３２、３２により、半導体装置６０および７０と電気的に接続されている。半導体装置６０および７０もワイヤボンド３２により電気的に接続されている。

半導体装置５０は、たとえば集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。図４４は集積回路としての半導体装置５０を模式的に示す断面図である。半導体装置５０は、第１の主表面１０および第２の主表面２０を有する半導体基板１を備えている。半導体装置５０は、半導体素子部５および、ワイヤボンディングされる端子部３２ａを有している。

半導体装置６０および半導体装置７０は、たとえば薄膜構造を有する半導体加速度センサである。図４５は、薄膜構造を有する半導体加速度センサとしての半導体装置６０を示す断面図である。半導体装置６０は、Ｓｉ基板６１を有している。Ｓｉ基板６１は、キャップ部６２ａおよびキャップ部６２ｂに挟まれている。Ｓｉ基板６１の内部には、支持部６３ａ、支持部６３ｂ、浮遊部６４ａおよび浮遊部６４ｂが形成されている。

支持部６３ａおよび支持部６３ｂは、キャップ部６２ａおよびキャップ部６２ｂにそれぞれ接続されている。半導体装置６０は、ワイヤボンンディングされる端子部３２ｂを有している。半導体装置６０と同様の構成が、下記の特許文献１に開示されている。

半導体装置７０は、上記の半導体装置６０と同様な構成を有している。このような半導体装置５０、半導体装置６０および半導体装置７０は略同一の平面上に配置されているため（図４３参照）、半導体装置５０、半導体装置６０および半導体装置７０を実装するために、平面的な面積を必要としている。

上記の構成に代えて、半導体装置５０、半導体装置６０および半導体装置７０を縦に積層して３次元に実装する技術について説明する。図４６を参照して、半導体装置５０、半導体装置６０および半導体装置７０は縦方向に積層されている。半導体装置５０、半導体装置６０および半導体装置７０のそれぞれの半導体素子は、貫通電極である電極３０ａおよび電極３０ｃにより電気的に接続されている。

図４６の中では、説明の便宜上、各半導体装置を模式的に記載しており、各半導体素子の詳細については記載していない。各半導体素子の詳細については、図４７に記載している。図４７は、図４６におけるＸＬＶＩＩ−ＸＬＶＩＩ線に関する矢視断面図である。

より具体的に、図４７を参照して説明する。半導体装置５０の半導体素子部と電気的に接続された端子電極３１ａと、半導体装置６０の半導体素子部と電気的に接続された端子電極３１ｃとを電気的に接続するため、半導体装置６０は、半導体装置６０の厚さ方向に貫通する電極３０ｃを備えている。電極３０ｃは、貫通電極である。半導体装置５０と半導体装置６０との間には、電極３０ｃと端子電極３１ａとを電気的に接続するための導電性のバンプ３３ｃが設けられている。

半導体装置７０の半導体素子部と電気的に接続された端子電極３１ｅと、半導体装置５０の端子電極３１ａとを電気的に接続するため、半導体装置５０は、半導体装置５０の厚さ方向に貫通する電極３０ａを備えている。電極３０ａは、貫通電極である。半導体装置５０と半導体装置７０との間には、電極３０ａと端子電極３１ｅとを電気的に接続するための導電性のバンプ３３ａが設けられている。これにより、半導体装置５０と半導体装置６０とが電気的に接続され、半導体装置７０と半導体装置５０とが電気的に接続されている。

半導体装置６０は、半導体装置５０および半導体装置６０の半導体素子を接続するための貫通電極である他の電極３０ｄも備えている。電極３０ｄは、半導体装置６０の他の半導体素子部に電気的に接続された端子電極３１ｄと、半導体装置６０および半導体装置５０の間に設けられたバンプ３３ｄとを電気的に接続している。

半導体装置５０も同様に、半導体装置５０および半導体装置７０の半導体素子を接続するための貫通電極である他の電極３０ｂを有している。電極３０ｂは、半導体装置５０の他の半導体素子部に電気的に接続された端子電極３１ｂと、半導体装置５０および半導体装置７０の間に設けられたバンプ３３ｂとを、電気的に接続している。

半導体装置５０、半導体装置６０および半導体装置７０を縦に積層して３次元に実装する技術は、下記の特許文献２〜４にも開示されている。貫通電極に関する技術は、下記の特許文献５〜７にも開示されている。

特開２０００−１８７０４１号公報 特開２００４−１５２８１１号公報 特開２００３−４６０５７号公報 特開２００４−２００５４７号公報 特開２００２−２３７４６８号公報 特開２００１−４４１９７号公報 特開２００７−９６２３３号公報

上記のような貫通電極を用いて複数の半導体装置を３次元に実装する技術においては、たとえば図４７に示すように、電極３０ａおよび電極３０ｃの間の電気的に良好な接続を得るために、電極３０ａおよび電極３０ｃは縦方向に重なるように配置される。さらに、バンプ３３ｃを挟んで電極３０ａの上端部および電極３０ｃの下端部が位置精度良く一致するように配置される。電極３０ａおよび電極３０ｃはいずれも貫通電極である。

各半導体装置を設計する段階で貫通電極が縦方向に重なるように設計する必要があるため、各半導体素子などの配置上の自由度が制限されている。結果として、製品として完成した半導体装置全体が大きくなっている。

この発明は上記課題を解決するためになされたものであり、貫通電極を有し縦方向に積層される半導体装置であって、設計の自由度を拡大することができる半導体装置およびその製造方法を提供することを目的とする。

この発明に基づいた半導体装置においては、第１および第２の主表面を有する半導体基板と、相互に離間して、上記第１の主表面から上記半導体基板の深さ方向に向かって設けられた複数の電極と、上記電極のうちいずれか複数の上記電極を相互に電気的に接続するため、いずれか複数の上記電極同士の間を結び、上記半導体基板を貫通することなく上記第１の主表面から上記半導体基板の深さ方向に向かって設けられた配線部と、複数の上記電極および上記配線部と、上記半導体基板との間に設けられた第１の絶縁膜とを備えている。

上記配線部により電気的に接続されている上記電極のうち、少なくとも１つの上記電極は、上記半導体基板を貫通して上記第２の主表面に達する貫通電極となっている。上記貫通電極は複数設けられ、上記半導体基板の上記第２の主表面は、第３の主表面と、上記第３の主表面よりも相対的な厚さが薄い第４の主表面とを含み、複数のうちいずれかの上記貫通電極は、上記第１の主表面から上記半導体基板を貫通して上記第３の主表面に達しており、複数のうちいずれか他の上記貫通電極は、上記第１の主表面から上記半導体基板を貫通して上記第４の主表面に達している。

この発明に基づいた半導体装置の製造方法においては、第１および第２の主表面を有する半導体基板を準備する工程と、相互に離間し、上記第１の主表面から上記半導体基板の深さ方向に向かう複数のコンタクトホール、および、いずれかの上記コンタクトホール同士の間を結び、上記半導体基板を貫通することなく上記第１の主表面から上記半導体基板の深さ方向に向かう配線溝部を形成する工程とを備えている。

また、上記配線溝部により結ばれている複数の上記コンタクトホールおよび上記配線溝部の表面を覆うように第１の絶縁膜を形成する工程と、上記第１の絶縁膜に覆われた複数の上記コンタクトホールおよび上記配線溝部の内部を含むように導電性の金属を充填する工程と、上記配線溝部により結ばれている上記コンタクトホールのうち、少なくとも１つの上記コンタクトホールの内部に充填されている導電性の上記金属が上記半導体基板を貫通し、上記第２の主表面に達する貫通電極である電極を形成する工程とを備えている。

上記電極を含むコンタクトホールは、上記第１の主表面の上において略円形状に形成されており、上記配線溝部と、上記電極を含む上記コンタクトホールとが接している部分において、上記電極を含む上記コンタクトホールに結ばれている上記配線溝部の幅は、上記電極を含む上記コンタクトホールの直径よりも小さく形成されている。上記貫通電極は複数設けられ、上記半導体基板の上記第２の主表面は、第３の主表面と、上記第３の主表面よりも相対的な厚さが薄い第４の主表面とを含み、複数のうちいずれかの上記貫通電極は、上記第１の主表面から上記半導体基板を貫通して上記第３の主表面に達しており、複数のうちいずれか他の上記貫通電極は、上記第１の主表面から上記半導体基板を貫通して上記第４の主表面に達している。

本発明によれば、貫通電極を有し縦方向に積層される半導体装置であって、設計の自由度を拡大することができる半導体装置およびその製造方法を提供することができる。

実施の形態１における、半導体装置の全体構成を示す斜視図である。 実施の形態１における、半導体装置の全体構成を示す平面図である。 図１におけるＩＩＩ−ＩＩＩ線に関する矢視断面図である。 実施の形態１における、半導体装置を３次元に実装した構成を示す斜視図である。 実施の形態１における、半導体装置を３次元に実装した他の構成を示す断面図である。 実施の形態２における、半導体装置の全体構成を示す斜視図である。 実施の形態２における、半導体装置の全体構成を示す平面図である。 図６におけるＶＩＩＩ−ＶＩＩＩ線に関する矢視断面図である。 実施の形態２における、半導体装置を３次元に実装した構成を示す斜視図である。 図９におけるＸ−Ｘ線に関する矢視断面図である。 実施の形態２における、他の半導体装置の全体構成を示す斜視図である。 実施の形態２における、さらに他の半導体装置の全体構成を示す斜視図である。 図１２におけるＸＩＩＩ−ＸＩＩＩ線に関する矢視断面図である。 図１２におけるＸＩＶ−ＸＩＶ線に関する矢視断面図である。 実施の形態３における、半導体装置の全体構成を示す断面図である。 実施の形態３における半導体装置と接続される、他の半導体装置を示す断面図である。 実施の形態３における半導体装置と他の半導体装置とを３次元に実装した構成を示す断面図である。 実施の形態４における、半導体装置の全体構成を示す断面図である。 図１８に関し、実施の形態４における半導体装置との比較例を示す断面図である。 実施の形態４における、他の半導体装置の全体構成を示す断面図である。 図２０に関し、実施の形態４における他の半導体装置との比較例を示す断面図である。 実施の形態５における、半導体装置の製造工程を示す平面図である。 図２２におけるＸＸＩＩＩ−ＸＸＩＩＩ線に関する矢視断面図（第１断面図）である。 実施の形態５における、半導体装置の製造工程を示す第２断面図である。 実施の形態５における、半導体装置の製造工程を示す第３断面図である。 実施の形態５における、半導体装置の製造工程を示す第４断面図である。 実施の形態５における、半導体装置の製造工程を示す第５断面図である。 実施の形態５における半導体装置と接続される、他の半導体装置を示す断面図である。 実施の形態５における半導体装置と他の半導体装置とを３次元に実装した構成を示す断面図である。 図２３に関し、実施の形態５における、半導体装置の他の製造工程を示す断面図（第１断面図）である。 図３０に関し、実施の形態５における半導体装置の他の製造工程との比較例を示す断面図である。 実施の形態６における、半導体装置の製造工程を示す第１断面図である。 実施の形態６における、半導体装置の製造工程を示す第２断面図である。 実施の形態６における、半導体装置の製造工程を示す第３断面図である。 実施の形態６における、半導体装置の製造工程を示す第４断面図である。 実施の形態６における、半導体装置の製造工程を示す第５断面図である。 実施の形態６における、半導体装置の製造工程を示す第６断面図である。 図３７におけるＸＸＸＶＩＩＩ線に囲まれた領域の部分拡大図である。 実施の形態６により得られた半導体装置と接続される、他の半導体装置を示す断面図である。 図３９におけるＸＬ線に囲まれた領域の部分拡大図である。 実施の形態６により得られた半導体装置と他の半導体装置とを３次元に実装した構成を示す断面図である。 図４１におけるＸＬＩＩ線に囲まれた領域の部分拡大図である。 一般的な３つの半導体装置が実装されていることを示す平面図である。 集積回路としての一般的な半導体装置を示す断面図である。 薄膜構造を有する半導体加速度センサとしての一般的な半導体装置を示す断面図である。 集積回路としての一般的な半導体装置と、２つの半導体加速度センサとしての半導体装置とを縦に積層して実装した構成を示す斜視図である。 図４６におけるＸＬＶＩＩ−ＸＬＶＩＩ線に関する矢視断面図である。

本発明に基づいた各実施の形態における半導体装置およびその製造方法について、以下、図を参照しながら説明する。なお、以下に説明する各実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。

（実施の形態１）
図１、図２および図３を参照して、本実施の形態に係る半導体装置５０Ａについて説明する。半導体装置５０Ａは、半導体基板１、電極３０ａ、電極３０ｂ、配線部４０ａ、および第１の絶縁膜３を備えている。半導体基板１は、第１の主表面１０および第２の主表面２０を有している。電極３０ａおよび電極３０ｂは、第１の主表面１０から半導体基板１の深さ方向に向かって設けられている。電極３０ａおよび電極３０ｂは相互に離間して設けられている。

配線部４０ａは、電極３０ａおよび電極３０ｂの間を結ぶとともに、半導体基板１を貫通することなく第１の主表面１０から半導体基板１の深さ方向に向かって設けられている。本実施の形態においては、電極３０ａの高さＨ１（図３）は、配線部４０ａの高さＨ２および電極３０ｂの高さＨ３より大きくなっている。配線部４０ａは、第１の主表面１０側にのみ露出している。配線部４０ａは、第２の主表面２０側には露出していない。

第１の絶縁膜３は、電極３０ａ、電極３０ｂおよび配線部４０ａと、半導体基板１との間に設けられている。これにより、第１の絶縁膜３は、電極３０ａ、電極３０ｂおよび配線部４０ａと、半導体基板１とを電気的に絶縁している。

配線部４０ａは、電極３０ａおよび電極３０ｂを相互に電気的に接続している。これにより、電極３０ａの下端部および電極３０ｂの上端部は電気的に導通している。配線部４０ａにより電気的に接続されている電極３０ａおよび電極３０ｂのうち、少なくとも１つの電極である電極３０ａは、半導体基板１を貫通して第２の主表面２０に達している。電極３０ａは、貫通電極である。

図２を参照して、貫通電極である電極３０ａは、第１の主表面１０の上において平面視略円形状に形成されている。電極３０ａと配線部４０ａとが接している部分において、電極３０ａに結ばれている配線部４０ａの幅Ｗ１は、電極３０ａの直径Ｄ１よりも小さく形成されている。半導体基板１を第１の主表面１０からエッチングしたとき、いわゆるローディング効果により、電極３０ａは半導体基板１を貫通させ、配線部４０ａは半導体基板１を貫通しないように構成されている。

本実施の形態に係る半導体装置５０Ａによれば、この半導体装置５０Ａを、配線電極として使用することができる。具体的には、電気的に導通されておりかつ相互に離れて設けられている電極３０ａの下端部および電極３０ｂの上端部を、電気を入出力する配線電極として使用することができる。本実施の形態に係る半導体装置５０Ａによれば、配線部４０ａを備えていることにより、電極３０ａと電極３０ｂとを結ぶ電極パターンなどの外部配線（別部品）を第２の主表面２０側に露出させることなく、電極３０ａと電極３０ｂとを電気的に導通することが可能となる。

本実施の形態に係る半導体装置５０Ａを配線電極として使用する場合について説明する。図４を参照して、たとえば第１の半導体装置である半導体装置６０Ａを半導体装置５０Ａの第１の主表面１０と接するように設け、第２の半導体装置である半導体装置７０Ａを半導体装置５０Ａの第２の主表面２０と接するように設けることができる。

具体的には、半導体装置６０Ａは貫通電極である電極３０ｃを有している。電極３０ｃの上端部は、半導体装置６０Ａの上面部に形成された半導体素子部と電気的に接続されている。電極３０ｃの下端部は、半導体装置５０Ａの電極３０ｂの上面部と電気的に接続されている。

半導体装置７０Ａは、上面部に形成された半導体素子部から延びる端子電極３１ｅを備えている。端子電極３１ｅと、半導体装置５０Ａの電極３０ａとは、図示しない電極パッドを挟んで電気的に接続されている。半導体装置５０Ａの電極３０ａと電極３０ｂとは、配線部４０ａにより電気的に接続されている。この構成により、半導体装置７０Ａの上面部に形成された半導体素子部と、半導体装置６０Ａの上面部に形成された半導体素子部とは電気的に接続されている。なお、図４の中では第１の絶縁膜３を模式的に示している。

このとき、半導体装置５０Ａ、半導体装置６０Ａおよび半導体装置７０Ａは縦方向に積層されているが、貫通電極である電極３０ａと電極３０ｃとは縦方向に重なるようには配置されていない。

貫通電極である電極３０ａと電極３０ｃとは、配線部４０ａの長さだけ図４紙面左右方向にずれてそれぞれ配置されている。本実施の形態に係る半導体装置５０Ａによれば、半導体装置５０Ａが配線部４０ａを備えていることにより、半導体装置５０Ａの電極３０ａと半導体装置６０Ａの電極３０ｃとを縦方向に重なるように配置しなくてもよい。

図２および図４を参照して、たとえば半導体装置６０Ａの電極３０ｃが、製作誤差等により図２紙面左方向にずれて配置され、領域Ｒ１（図２）の位置に配置されたと仮定する。この場合であっても、配線部４０ａが図２紙面左方向に延びて設けられているため、電極３０ｃと配線部４０ａとの電気的な接続を確保することができる。

このため、本実施の形態に係る半導体装置５０Ａによれば、配線部４０ａが延びる方向への位置ずれが生じても電気的な接続を確保することができる。配線部４０ａの長さを変更することで、配線部４０ａに接続されている複数の電極の位置を自由に変更することができるため、半導体装置の設計の自由度を拡大することができる。

本実施の形態に係る半導体装置５０Ａによれば、半導体装置５０Ａの電極３０ａと半導体装置６０Ａの電極３０ｃとを縦方向に重なるように設ける必要が無いため、各半導体素子の配置上の自由度が制限されることない。結果として、各半導体素子の配置上の設計の自由度を拡大することができ、製品として完成される半導体装置全体が大きくなることを抑制することができる。

再び図２を参照して、本実施の形態に係る半導体装置５０Ａによれば、半導体装置５０Ａの電極３０ａと半導体装置６０Ａの電極３０ｃとを縦方向に重なるように設ける必要が無いため、電極３０ｂの直径Ｄ２を、電極３０ａの直径Ｄ１よりも小さくすることができる。電極３０ｂの直径Ｄ２を小さくすることができることにより、半導体装置５０Ａの第１の主表面１０に積層される半導体装置６０Ａに設けられる電極３０ｃの直径も小さくすることができる。結果として、半導体装置６０Ａの各半導体素子の配置上の自由度を拡大できるだけでなく、製品として完成される半導体装置６０Ａが大きくなることを抑制することもできる。

半導体装置７０Ａの上面側には半導体素子部が形成されているが、半導体装置５０Ａの配線部４０ａは、第２の主表面２０側には露出していない。よって、半導体装置７０Ａの上面側に形成された半導体素子部と、半導体装置５０Ａの配線部４０ａとは、半導体基板１を挟んで電気的に絶縁されている。本実施の形態に係る半導体装置５０Ａによれば、半導体装置５０Ａの第２の主表面２０に配置した他の半導体装置７０Ａの半導体素子との絶縁を確保することができ、電極３０ａおよび端子電極３１ｅのみを通じて相互に電気的に接続することが可能となる。

（実施の形態１の他の構成）
実施の形態１の他の構成に係る半導体装置５０Ｂついて説明する。図５は、３つの電極を有する半導体装置５０Ｂと、半導体装置６０Ｂおよび半導体装置７０Ｂとを積層した他の構成を示す図である。

具体的には、半導体装置５０Ｂは、３つの電極である電極３０ａ、電極３０ｂおよび電極３０ｅと、配線部４０ａとを備えている。配線部４０ａは電極３０ａと電極３０ｂとを電気的に接続している。配線部４０ａは紙面垂直方向に延びて設けられている。電極３０ａおよび電極３０ｂと、電極３０ｅとは電気的に分離している。

半導体装置６０Ｂは、半導体装置６０Ｂの上面部に形成された半導体素子部と電気的に接続され、層厚方向に延びる貫通電極である電極３０ｃを備えている。電極３０ｃは第１の絶縁膜３で覆われている。

半導体装置７０Ｂは、Ｓｉ基板６１を有している。半導体装置７０Ｂは、キャップ部６２ｂを有している。Ｓｉ基板６１の内部には、支持部６３ａ、支持部６３ｂ、浮遊部６４ａおよび浮遊部６４ｂが形成されている。支持部６３ａおよび支持部６３ｂは、キャップ部６２ｂに接続されている。

図５で示している電極３０ａ、電極３０ｂ、電極３０ｃ、および配線部４０ａは、図４における矢印ＡＲ１から電極３０ａ、電極３０ｂ、電極３０ｃ、および配線部４０ａを見た図に相当している。

半導体装置５０Ｂの電極３０ｂの上端部は、半導体装置６０Ｂの電極３０ｃの下端部と電気的に接続されている。半導体装置５０Ｂの電極３０ｅの下端部は、半導体装置７０Ｂの支持部６３ｂの上面に形成された端子電極３１ｅと電気的に接続されている。

電極３０ａ、電極３０ｂおよび配線部４０ａを通して、半導体装置５０Ｂ、半導体装置６０Ｂおよび半導体装置７０Ｂを結ぶ１つの配線経路を形成している。さらに、電極３０ｅを通して半導体装置５０Ｂおよび半導体装置７０Ｂを結ぶ他の配線経路を形成している。本実施の形態に係る半導体装置５０Ｂによれば、半導体装置５０Ｂと他の半導体装置６０Ｂまたは半導体装置７０Ｂとを結ぶ複数の電気的な配線経路を形成することができる。

電極３０ａと電極３０ｂとを接続している配線部４０ａの長さを自由に変更することで、半導体装置５０Ｂの内部に形成される各半導体素子の配置上の自由度は、電極３０ａおよび電極３０ｂにより制限されることはない。結果として、製品として完成した半導体装置全体が大きくなるのを抑制することができる。

電極３０ａと電極３０ｂとを接続している配線部４０ａの長さを自由に変更することで、半導体装置５０Ｂと積層される半導体装置６０Ｂの各半導体素子の配置上の自由度を拡大できるだけでなく、製品として完成される半導体装置６０Ｂが大きくなることを抑制することもできる。

貫通電極である電極３０ｅの位置を自由に変更してもよい。貫通電極である電極３０ｅの位置を自由に変更することで、半導体装置５０Ｂと積層される半導体装置７０Ｂの各半導体素子の配置上の自由度を拡大できるだけでなく、製品として完成される半導体装置７０Ｂが大きくなることを抑制することもできる。

電極３０ｅと電極３０ｅとは異なる他の貫通電極である電極をさらに設け、これらの間を結ぶ他の配線電極を設けてもよい。この配線電極の長さを自由に変更することで、半導体装置５０Ｂと積層される半導体装置７０Ｂの各半導体素子の配置上の自由度を拡大できるだけでなく、製品として完成される半導体装置７０Ｂが大きくなることを抑制することもできる。

（実施の形態１のさらに他の構成）
電極３０ａ、電極３０ｂおよび配線部４０ａは、第１の絶縁膜３を通じて半導体基板１に応力を作用している。電極３０ａ、電極３０ｂおよび配線部４０ａの深さが約１００μｍ以上になると、半導体基板１に作用している応力による影響を無視できなくなる場合がある。

そこで、電極３０ａ、電極３０ｂおよび配線部４０ａの材料は、第１の絶縁膜３が半導体基板１に対して及ぼす応力を緩和するように温度、濃度、圧力、熱処理等などの成膜条件が最適化されて成膜されたドープドポリシリコンであるとよい。

具体的には、第１の絶縁膜３が半導体基板１に作用している応力に応じて、この応力を低減させるドープドポリシリコンを用いるとよい。たとえば、第１の絶縁膜３が半導体基板１に対して圧縮性の応力を作用させて成膜されている場合には、電極３０ａ、電極３０ｂおよび配線部４０ａは、引っ張り性を有するドープドポリシリコンが用いられるとよい。第１の絶縁膜３が半導体基板１に対して引っ張り性の応力を作用させて成膜されている場合には、電極３０ａ、電極３０ｂおよび配線部４０ａは、圧縮性を有するドープドポリシリコンが用いられるとよい。

結果として、第１の絶縁膜３および電極３０ａ、電極３０ｂおよび配線部４０ａの材料として用いるドープドポリシリコンが半導体基板１に及ぼす応力を緩和することが可能となる。加えて、電極３０ａ、電極３０ｂおよび配線部４０ａの材料としてドープドポリシリコンを用いることで、そのものが導電性であるため電気的に導通化する加工も不要となる。

（実施の形態２）
図６、図７および図８を参照して、本実施の形態に係る半導体装置５０Ｃについて説明する。半導体装置５０Ｃと実施の形態１に係る半導体装置５０Ａとは、電極３０ｂにおいて異なる。半導体装置５０Ｃの電極３０ｂは、貫通電極である電極３０ａと同様に、半導体基板１を貫通して第２の主表面２０に達している。つまり、電極３０ａ、および電極３０ｂの双方が貫通電極を構成している。電極３０ａの高さＨ１と電極３０ｂの高さＨ３（図８）は略同等であり、双方が配線部４０ａの高さＨ２より大きくなっている。

図７を参照して、貫通電極である電極３０ａおよび電極３０ｂは、第１の主表面１０の上において略円形状に形成されている。電極３０ａと配線部４０ａとが接している部分において、電極３０ａに結ばれている配線部４０ａの幅Ｗ１は、電極３０ａの直径Ｄ１よりも小さく形成されている。電極３０ｂと配線部４０ａとが接している部分において、電極３０ｂに結ばれている配線部４０ａの幅Ｗ２は、電極３０ｂの直径Ｄ２よりも小さく形成されている。実施の形態１と同様に、配線部４０ａは第２の主表面２０側には露出していない。その他の構成については半導体装置５０Ａと同様である。

本実施の形態に係る半導体装置５０Ｃによれば、電気的に導通されており、かつ相互に離れて設けられている電極３０ａの下端部と電極３０ｂの下端部とを、電気を入出力する配線電極として使用することができる。

本実施の形態に係る半導体装置５０Ｃを配線電極として使用する場合について説明する。図１０は、図９におけるＸ−Ｘ線に関する矢視断面図を示している。図９および図１０を参照して、本実施の形態に係る半導体装置５０Ｃによれば、半導体装置６０Ｃと半導体装置７０Ｃとの双方を半導体装置５０Ｃの第２の主表面２０と接するように設けることができる。半導体装置５０Ｃと、半導体装置６０Ｃおよび半導体装置７０Ｃとは縦方向に積層されている。半導体装置６０Ｃと半導体装置７０Ｃとは横方向に並んで配置されている。なお、図９の中では第１の絶縁膜３を模式的に示している。

半導体装置６０Ｃは、キャップ部６２ｂを有している。Ｓｉ基板６１の内部には、支持部６３ａ、支持部６３ｂ、浮遊部６４ａおよび浮遊部６４ｂが形成されている。支持部６３ａおよび支持部６３ｂは、キャップ部６２ｂに接続されている。半導体装置７０Ｃは半導体装置６０Ｃと同様に構成される。

半導体装置５０Ｃの電極３０ｂは、半導体装置６０Ｃの支持部６３ｂの上面に形成された端子電極３１ｅと電気的に接続されている。同様に、半導体装置５０Ｃの電極３０ａは、半導体装置７０Ｃの支持部の上面に形成された端子電極３１ｆ（図９）と電気的に接続されている。電極３０ａ、電極３０ｂおよび配線部４０ａを、配線電極として使用することができ、半導体装置６０Ｃと半導体装置７０Ｃとは電気的に接続されている。配線部４０ａの長さを変更することで、配線部４０ａに接続されている電極３０ａおよび電極３０ｂの位置を自由に変更することができるため、各半導体装置５０Ｃ，６０Ｃ，７０Ｃの設計の自由度を拡大することができる。

半導体装置６０Ｃおよび半導体装置７０Ｃの上面側には半導体素子部が形成されているが、実施の形態１と同様に、配線部４０ａは、第２の主表面２０側には露出していないため、半導体装置６０Ｃ、半導体装置７０Ｃの上面側に形成された半導体素子部と、半導体装置５０Ｃの配線部４０ａとは、半導体基板１を挟んで電気的に絶縁されている。本実施の形態に係る半導体装置５０Ｃによれば、半導体装置５０Ｃの第２の主表面２０に配置した他の半導体装置６０Ｃおよび半導体装置７０Ｃの半導体素子との絶縁を確保することができ、電極３０ａおよび電極３０ｂのみを通じて相互に電気的に接続することが可能となる。

（実施の形態２の他の構成）
図１１を参照して、実施の形態２の他の構成に係る半導体装置５０Ｄについて説明する。実施の形態１および実施の形態２において、２つの電極とこれらの間を結ぶ配線部との構成に基づいて説明したが、３つ以上の電極とこれらの間を結ぶ配線部との構成であってもよい。たとえば図１１左側に示すように、半導体装置５０Ｄは３つの電極３０ａ、電極３０ｂおよび電極３０ｃを有しており、電極３０ａおよび電極３０ｂの間を結ぶ配線部４０ａと、電極３０ｂおよび電極３０ｃの間を結ぶ配線部４０ｂとを有するように構成してもよい。

電極３０ａ、電極３０ｂおよび電極３０ｃはいずれも貫通電極を構成しているが、実施の形態１のように、電極３０ａ、電極３０ｂまたは電極３０ｃのいずれか１つが貫通電極であればよい。

この構成により、電極３０ａの下端部と、電極３０ｂの上端部および下端部は電気的に接続されている。また、電極３０ａの下端部と、電極３０ｃの上端部および下端部は電気的に接続されている。配線部４０ａおよび配線部４０ｂの長さを種々に変更することで、各半導体素子の配置上の設計の自由度を拡大することができる。

図１１右側に示すように、電極３０ｄ〜電極３０ｈおよび配線部４０ｃ〜配線部４０ｆを、電極３０ｈを中心として交差するように構成してもよい。図１１において、電極３０ｄ〜電極３０ｈはいずれも貫通電極である。なお、電極３０ｄ〜電極３０ｈのいずれか１つが貫通電極であればよい。

この構成によりたとえば電極３０ｄの下端部と、電極３０ｇの上端部および下端部は電気的に接続されている。また、電極３０ｅの下端部と、電極３０ｆの上端部および下端部は電気的に接続されている。配線部４０ｃ〜配線部４０ｆの長さを種々に変更し、電極３０ｈを挟んで配線部４０ｃ〜配線部４０ｆが相互になす角度を変更することで、各半導体素子の配置上の設計の自由度を拡大することができる。

図１１左側において、一部の第１の絶縁膜３のみを模式的に記載しているが、実際には電極３０ａ、電極３０ｂ、電極３０ｃ、配線部４０ａおよび配線部４０ｂと半導体基板１との間にわたって第１の絶縁膜３が設けられている。図１１右側において、一部の第１の絶縁膜３のみを模式的に記載しているが、実際には電極３０ｄ〜電極３０ｈおよび配線部４０ｃ〜配線部４０ｆと半導体基板１との間にわたって第１の絶縁膜３が設けられている。

（実施の形態２のさらに他の構成）
図１２、図１３および図１４を参照して、本実施の形態のさらに他の構成の半導体装置５０Ｅについて説明する。図１２の紙面手前側、および図１３を参照して、本実施の形態と上記の実施の形態２とは、第２の主表面２０の構造において相違する。第２の主表面２０は、第３の主表面２０ａと、第３の主表面２０ａよりも相対的な厚さが薄い第４の主表面２０ｂとを含んでいる。

貫通電極である電極３０ａは、第１の主表面１０から半導体基板１を貫通して第３の主表面２０ａに達しており、貫通電極である電極３０ｂは、第１の主表面１０から半導体基板１を貫通して第４の主表面２０ｂに達している。

配線部４０ａ１および配線部４０ａ２は相互に電気的に導通している。電極３０ａと配線部４０ａ１とが接している部分において、電極３０ａに結ばれている配線部４０ａ１の幅Ｗ１は、電極３０ａの直径Ｄ１よりも小さく形成されている。電極３０ｂと配線部４０ａ２とが接している部分において、電極３０ｂに結ばれている配線部４０ａ２の幅Ｗ２は、電極３０ｂの直径Ｄ２よりも小さく形成されている。配線部４０ａ１の幅Ｗ１は、配線部４０ａ２の幅Ｗ２よりも大きく形成されている。

電極３０ａ、３０ｂおよび配線部４０ａ１，４０ａ２の幅を上記のとおりとすることにより、エッチングされたとき、ローディング効果を利用して電極３０ａ、３０ｂのみ半導体基板１を貫通し、配線部４０ａ１，４０ａ２は半導体基板１を貫通しないように形成することが可能となる。

電極３０ａの高さＨ１（図１３）は、配線部４０ａ１の高さＨ２ａより大きくなっている。電極３０ｂの高さＨ３（図１３）は、配線部４０ａ２の高さＨ２ｂより大きくなっている。配線部４０ａ１および配線部４０ａ２は、第３の主表面２０ａおよび第４の主表面２０ｂ側には露出していない。

本実施の形態に係る半導体装置５０Ｅによれば、第２の主表面２０に段差（第３の主表面２０ａおよび第４の主表面２０ｂ）が設けられているため、この段差を利用して、各半導体素子の配置上の設計の自由度を拡大することができる。外部配線など複雑な別物品を第２の主表面２０側に露出させることなく、配線部４０ａにより電極３０ａと電極３０ｂとを電気的に接続することが可能となる。また、半導体装置５０Ｅと接続される他の半導体装置の表面の凹凸に合わせて、半導体装置５０Ｅを設計することができる。結果として、製品として完成される半導体装置全体が大きくなることを抑制することができる。

図１２の紙面奥側および図１４を参照して、第２の主表面２０は、さらに他の主表面２０ｃを含んでいてもよい。電極３０ｃ〜電極３０ｅはいずれも貫通電極である。配線部４０ｂ（配線部４０ｂ１および４０ｂ２）と配線部４０ｃ（配線部４０ｃ１および４０ｃ２）との構成は、前述の配線部４０ａ１および配線部４０ａ２と同様である。

具体的には、電極３０ｃと配線部４０ｂ１とが接している部分において、電極３０ｃに結ばれている配線部４０ｂ１の幅Ｗ３は、電極３０ｃの直径Ｄ３よりも小さく形成されている。電極３０ｄと配線部４０ｂ２とが接している部分において、電極３０ｄに結ばれている配線部４０ｂ２の幅Ｗ４は、電極３０ｄの直径Ｄ４よりも小さく形成されている。電極３０ｄと配線部４０ｃ１とが接している部分において、電極３０ｄに結ばれている配線部４０ｃ１の幅Ｗ５は、電極３０ｄの直径Ｄ４よりも小さく形成されている。

電極３０ｅと配線部４０ｃ２とが接している部分において、電極３０ｅに結ばれている配線部４０ｃ２の幅Ｗ６は、電極３０ｅの直径Ｄ５よりも小さく形成されている。配線部４０ｂ１の幅Ｗ３は、配線部４０ｂ２の幅Ｗ４よりも大きく形成されている。配線部４０ｃ１の幅Ｗ５は、配線部４０ｃ２の幅Ｗ６よりも小さく形成されている。

電極３０ｃ，３０ｄ，３０ｅおよび配線部４０ｂ１，４０ｂ２，４０ｃ１，４０ｃ２の幅を上記のとおりとすることにより、エッチングされたとき、ローディング効果を利用して電極３０ｃ，３０ｄ，３０ｅのみ半導体基板１を貫通し、配線部４０ｂ１，４０ｂ２，４０ｃ１，４０ｃ２は半導体基板１を貫通しないように形成することが可能となる。

電極３０ｃの高さＨ４（図１４）は、配線部４０ｂ１の高さＨ５ａより大きくなっている。電極３０ｄの高さＨ６（図１４）は、配線部４０ｂ２の高さＨ５ｂおよび配線部４０ｃ１の高さＨ７ａより大きくなっている。電極３０ｅの高さＨ８（図１４）は、配線部４０ｃ２の高さＨ７ｂより大きくなっている。配線部４０ｂ１、配線部４０ｂ２、配線部４０ｃ１および配線部４０ｃ２は、第３および第４の主表面２０ａ、２０ｂおよび２０ｃ側には露出していない。

本実施の形態に係る半導体装置５０Ｅによれば、第２の主表面２０に複数の段差を設けてもよい。この段差を利用して、各半導体素子の配置上の設計の自由度を拡大することができ、たとえば、半導体装置５０Ｅと接続される他の半導体装置の表面の凹凸に合わせて、半導体装置５０Ｅを設計することができる。本実施の形態に係る半導体装置５０Ｅによれば外部配線など複雑な別物品を設ける必要もない。結果として、製品として完成される半導体装置全体が大きくなることを抑制することができる。

なお、図１２においては、一部の第１の絶縁膜３のみを模式的に記載しているが、実際には電極３０ａ、電極３０ｂ、配線部４０ａ、電極３０ｃ〜電極３０ｅ、配線部４０ｂおよび配線部４０ｃと、半導体基板１との間にわたって第１の絶縁膜３が設けられている。

（実施の形態３）
図１５、図１６および図１７を参照して、本実施の形態に係る半導体装置５０Ｆについて説明する。半導体装置５０Ｆの製造方法については、図３２〜図４２を用いて後述する。図１５を参照して、半導体装置５０Ｆの第２の主表面２０は、貫通電極である電極３０ａが設けられている部分を除いて、第２の絶縁膜６で覆われている。さらに、貫通電極である電極３０ａは、下端部３４において、第２の絶縁膜６から露出している。その他の構成については、実施の形態１または２と同様である。

図１６を参照して、半導体装置５０Ｆと接続される半導体装置６０Ｆについて説明する。半導体装置６０Ｆは、Ｓｉ基板６１を有している。半導体装置６０Ｆは、図４５において説明したキャップ部についてはキャップ部６２ａを有しておらず、キャップ部６２ｂのみを有している。Ｓｉ基板６１の内部には、支持部６３ａ、支持部６３ｂ、浮遊部６４ａおよび浮遊部６４ｂが形成されている。支持部６３ａおよび支持部６３ｂは、キャップ部６２ｂに接続されている。

電極３０ａの下端部３４と電気的に接続するために、半導体装置６０Ｆは接続部６６を有している。接続部６６は、半導体装置６０Ｆの表面６１ａから断面略Ｕ字形状に窪んで形成されている。接続部６６の略中央の表面にはアルミニウム（ＡＬ）６７が埋設されている。埋設されているアルミニウム６７の最も上端は、半導体装置６０Ｆの表面６１ａよりも低く、Ｓｉ基板６１の内部に沈むように配置されている。埋設されているアルミニウム６７の周縁部と所定の間隔を空けて接続部６６が形成されている。これにより、アルミニウム６７の周縁部には隙間が形成されている。

図１７を参照して、半導体装置５０Ｆと半導体装置６０Ｆとを接合したとき、半導体装置６０Ｆの接続部６６に対する半導体装置５０Ｆの下端部３４からの圧力により、アルミニウム（ＡＬ）６７は体積が増加し（約１５％〜２０％）、周縁部に形成されたすき間を埋めるように広がる（図４２参照）。これにより、半導体装置５０Ｆと半導体装置６０Ｆとを接合したとき、電気的により良好な接続を得ることができる。この構造は、図４および図９に示す構造にも適用することができる。

（実施の形態４）
図１８〜図２１を参照して、本実施の形態に係る半導体装置５０Ｇ１および半導体装置５０Ｇ２について説明する。本実施の形態に係る半導体装置５０Ｇ１および半導体装置５０Ｇ２は、たとえば高電圧が印加されるＩＧＢＴなどであり、半導体素子端面における電界集中を緩和させる手段の１つであるガードリングを備えている。

図１８は、半導体装置５０Ｇ１の周縁部の構造を示した断面図である。図１８の中では半導体装置５０Ｇ１の周縁部のみを図示し、半導体素子部の詳細、貫通電極、配線部などは、実施の形態１から実施の形態３のいずれの構成を採用してもよく、実施の形態１から実施の形態３の構成と同様であるため記載していない。

半導体装置５０Ｇ１は、高濃度のｐ型コレクタ層８１、高濃度のｎ型バッファ層８２、低濃度のｎ型ドリフト層８３、コレクタ電極８４、ｐ導電型ウェル層８５、ゲート酸化膜８６、ポリシリコン膜８７、アルミ電極８８、フィールド酸化膜８９、層間膜９０、導電膜であるアルミプレート９１ａ、９１ｂ、表面保護膜９２、ｐ導電型のウェル層で形成されたガードリング９４ａ、９４ｂ、アルミの導電膜９３、チャネルストッパ層としての電極４１を有している。

ガードリング９４ａ、９４ｂは、第１の主表面１０から第２の主表面２０に向かって所定の深さで環状に設けられており、それぞれ所定の間隙を隔てて配置されている。図示しないベース層、およびウェル層８５とドリフト層８３との間のｐｎ接合から広がった空乏層は、ガードリング９４ａ、９４ｂとアルミプレート９１ａ、９１ｂとにより半導体装置５０Ｇ１の外周部（環状の電極４１の方向）へ引き伸ばされる。これにより、電界が緩和される。

ここで、電極４１は、最外周に配置されるガードリング９４ｂの外側に所定の間隙を隔てて第１の主表面１０の上に設けられた環状の導電膜９３に沿って、第１の主表面１０から第２の主表面２０に向かって所定の深さで設けられている。

図１９を参照して、一般的な半導体装置５０Ｚ１は、環状の電極４１を備えておらず、環状の電極４１に対応する領域にｎ型チャネルストッパ層８０を有している。チャネルストッパ層８０は、一般的にはｎ型のイオンを注入し熱処理する事で形成される。

半導体装置５０Ｚ１のチャネルストッパ層８０は、結晶欠陥密度が高い半導体素子側面（図１９における右端面）に位置している。基板がダイシングされることにより、半導体素子側面の結晶にはひずみが生じている。逆バイアスが半導体素子側面に印加された場合、ダイシングされた半導体素子側面にも空乏層が発生する。チャネルストッパ層８０により空乏層の伸びを抑制できないと、空乏層を介して沿面方向のリーク電流が流れる。つまり、急激に高電圧が印加されると結晶欠陥により発生するキャリアが基板の表面側に移動し、急速に空乏層が拡がることにより空乏層の伸びを抑制できず、結果として漏れ電流が発生する。

半導体装置５０Ｇ１は、チャネルストッパ層としての電極４１を、他の電極（貫通電極など）同士を結んでいる配線部（図示しない）と同様の構成により形成しており、この電極４１により空乏層の伸びを確実に抑制することができる。半導体装置５０Ｇ１の環状の電極４１によれば、電極４１として高濃度のｎ型バッファ層８２まで配置し、ダイシングされる面と分離することにより、漏れ電流が発生するのを防止している。

環状の電極４１は、半導体装置５０Ｇ１に設けられている複数の電極間を結んでいる配線部（上記の各実施の形態における配線部４０ａ〜配線部４０ｆ）と同じ工程で形成することができる。半導体装置５０Ｚ１によれば、チャネルストッパ層８０を設ける工程が必要であったのに対し、半導体装置５０Ｇ１によれば、複数の電極間を結んでいる配線部と同じ工程で形成することができるため、生産効率を向上させることが可能となる。

図１８と図１９とを参照して、同程度の耐圧特性を有する半導体装置５０Ｇ１と半導体装置５０Ｚ１とを比較する。半導体装置５０Ｇ１の導電膜９３とその一つ内側のアルミプレート９１ｂとの間の寸法Ｌ１と、図１９における半導体装置５０Ｚ１の導電膜９３とその一つ内側のアルミプレート９１ｂとの間の寸法Ｌ２とを比較すると、寸法Ｌ２≧寸法Ｌ１の関係が成立している。

つまり、本実施の形態に係る半導体装置５０Ｇ１の方が、導電膜９３とその一つ内側のアルミプレート９１ｂとの間の寸法を小さくすることができる。本実施の形態に係る半導体装置５０Ｇ１によれば、ガードリングを備えた半導体装置の装置全体としての大きさを小さくすることが可能となる。

図２０を参照して、本実施の形態に係る他の半導体装置５０Ｇ２の場合について説明する。半導体装置５０Ｇ２は、半導体装置５０Ｇ１より多くの複数のガードリング９４ａ〜９４ｆを有している。半導体装置５０Ｇ２のその他の構成については半導体装置５０Ｇ１と同様である。この場合も、環状の電極４１を用いることで、上記同様の作用効果を得ることができる。

ガードリング９４ａ〜ガードリング９４ｆのそれぞれの間隔は、外周に向かうほど大きくなる。これに伴って、アルミプレート９１ａ〜アルミプレート９１ｆの間隔も、外周に向かうほど大きくなる。たとえば、アルミプレート９１ａおよびアルミプレート９１ｂの間の寸法Ｌ３と、アルミプレート９１ｅおよびアルミプレート９１ｆの間の寸法Ｌ４とを比較すると、寸法Ｌ３＜寸法Ｌ４の関係が成立している。

アルミプレート９１ｆと、アルミプレート９１ｆの外側に所定の間隙を隔てて第１の主表面１０の上に設けられた環状の導電膜９３との間の寸法Ｌ５については、寸法Ｌ３＜寸法Ｌ４＜寸法Ｌ５の関係が成立している。

図２１を参照して、同程度の耐圧特性を有する他の一般的な半導体装置５０Ｚ２と半導体装置５０Ｇ２とを比較する。半導体装置５０Ｇ２の導電膜９３とその一つ内側のアルミプレート９１ｆとの間の寸法Ｌ５と、図２１における半導体装置５０Ｚ２の導電膜９３とその一つ内側のアルミプレート９１ｆとの間の寸法Ｌ６とを比較すると、寸法Ｌ６≧寸法Ｌ５の関係が成立している。

半導体装置５０Ｇ２の方が、導電膜９３とその一つ内側のアルミプレート９１ｆとの間の寸法を小さくすることができる。特に、ガードリングの数が多いほど導電膜９３とその一つ内側のアルミプレート９１ｆとの間の寸法を小さくすることができる。半導体装置５０Ｇ２によれば、ガードリングを備えた半導体装置の装置全体としての大きさを小さくすることが可能となる。

（実施の形態５：製造方法）
図２２から図２９を参照して、本実施の形態に係る半導体装置５０Ｈの製造方法について説明する。本実施の形態に係る製造方法により得られる半導体装置５０Ｈは、上記実施の形態２における半導体装置５０Ｃに相当する。

図２２および図２３を参照して、まず第１の主表面１０および第２の主表面２０を有する半導体基板１を準備する。この半導体基板１に対し、フォトリソグラフィ技術を用いてコンタクトホール２ａおよびコンタクトホール２ｂを第１の主表面１０から半導体基板１の深さ方向に向かって形成する。図２２を参照して、２つのコンタクトホール２ａおよびコンタクトホール２ｂを示しているが、必要に応じて相互に離間した２以上のコンタクトホールを形成してもよい。

形成されたコンタクトホール２ａとコンタクトホール２ｂの間を結ぶように、フォトリソグラフィ技術を用いて配線溝部４２を形成する。配線溝部４２は、半導体基板１を貫通することなく第１の主表面１０から半導体基板１の深さ方向に向かって形成する。

コンタクトホール２ａおよびコンタクトホール２ｂのうち、後述する貫通電極である電極（３０ａ）を内部に含むように形成するコンタクトホール２ａについては、第１の主表面１０の上において平面視略円形状に形成する。配線溝部４２と、コンタクトホール２ａとが接している部分において、コンタクトホール２ａに結ばれている配線溝部４２の幅Ｗ１は、コンタクトホール２ａの直径Ｄ１よりも小さく形成する。

ローディング効果により、コンタクトホール２ａおよび配線溝部４２を形成したとき、コンタクトホール２ａの高さ（深さ）Ｈ１は、配線溝部４２の高さ（深さ）Ｈ２より大きくなる。

コンタクトホール２ａおよびコンタクトホール２ｂと、配線溝部４２とは同時に形成されるとよい。コンタクトホール２ａおよびコンタクトホール２ｂを形成した後に、配線溝部４２を形成してもよく、配線溝部４２を形成した後に、コンタクトホール２ａおよびコンタクトホール２ｂを形成してもよい。

図２４を参照して、コンタクトホール２ａ、２ｂおよび配線溝部４２を形成した後、コンタクトホール２ａ、２ｂおよび配線溝部４２の表面を覆うように第１の絶縁膜３を形成する。図２５を参照して、第１の絶縁膜３を形成した後、第１の絶縁膜３に覆われたコンタクトホール２ａ、２ｂおよび配線溝部４２の内部を含むように導電性の金属４を充填する。導電性の金属４を充填した後、金属４の周縁部を除いて第１の絶縁膜３を除去する。

図２６を参照して、第１の絶縁膜３を除去した後、所望の半導体素子部５を半導体基板１の表面に形成する。半導体基板１の表面に半導体素子部５を形成した後に、上記のように、コンタクトホール２ａ、２ｂおよび配線溝部４２を形成して、導電性の金属４を充填してもよい。半導体素子部５を形成した後、金属４の表面が露出するように所定の厚さの層間絶縁膜１ａを形成する。

図２７を参照して、半導体素子部５を形成した後、半導体基板１の第２の主表面２０を裏面側から研磨する。金属４が第２の主表面２０から露出するまで、半導体基板１の第２の主表面２０を深さ方向に向かって研磨する。金属４を第２の主表面２０から露出させることにより、コンタクトホール２ａの内部を含むように充填された導電性の金属４が、半導体基板１を貫通して第２の主表面２０に達する。こうして、貫通電極である電極３０ａが完成する。

図示しない電極（３０ｂ）は、第２の主表面２０に達し、電極（３０ｂ）が貫通電極を形成するように構成してもよい。電極（３０ｂ）は、第２の主表面２０に達しないように構成してもよい。以上の工程により、本実施の形態に係る半導体装置５０Ｈを得ることができる。

得られた半導体装置５０Ｈを接続するための半導体装置６０Ｈについて説明する。図２８は半導体装置６０Ｈを示す断面図である。半導体装置６０Ｈは、薄膜構造を有する半導体加速度センサである。ここで用いる半導体装置６０Ｈは、実施の形態２で説明した半導体装置６０Ｃと同様に、図４５において説明したキャップ部についてはキャップ部６２ａを有しておらず、キャップ部６２ｂのみを有している。

図２９を参照して、半導体装置６０Ｈの表面６１ａと、本実施の形態に係る半導体装置５０Ｈの第２の主表面２０とをウェハ状態で接合することにより、半導体装置５０Ｈと半導体装置６０Ｈとを３次元実装した構成が得られる。

本実施の形態に係る製造方法により得られた半導体装置５０Ｈによれば、半導体装置５０Ｈの第１の主表面１０に半導体装置６０Ｈを接合し、半導体装置５０Ｈの第２の主表面２０に半導体装置（７０Ｈ）を接合する構成を得ることができる。この構成は、実施の形態２において、図１０を用いて説明した構成と同様である。

図２９に示すような２層構造ではなく、さらに他の複数の半導体装置を積層する多層構造に用いる半導体装置を製造することもできる。本実施の形態に係る半導体装置の製造方法によれば、半導体装置５０Ｈの第１の主表面１０に半導体装置６０Ｈを配置し第２の主表面２０に半導体装置７０Ｈを３次元に実装することもできる。この構成は、実施の形態１において、図４を用いて説明した構成と同様である。このとき、半導体装置５０Ｈの電極３０ａは貫通電極を構成し、電極３０ａと電極３０ｂとは配線部４０ａにより、相互に電気的に接続されている。半導体装置５０Ｈは配線電極として使用される。

これにより、半導体装置５０Ｈ、半導体装置６０Ｈおよび半導体装置７０Ｈを電気的に接続することが可能となる。なお、半導体装置５０Ｈと、半導体装置７０Ｈとを接合するとき、半導体装置５０Ｈの第２の主表面２０の表面は、貫通電極である電極３０ａが露出している部分を除いて酸化膜などの絶縁膜で覆われているとよい。

（実施の形態５の他の構成）
図２３を再び参照して、上述では、半導体基板１に対しコンタクトホール２ａを第１の主表面１０から半導体基板１の深さ方向に向かって形成すると説明した。図３０を参照して、コンタクトホール２ａは、第１の主表面１０から半導体基板１の深さ方向に向かって孔径が小さくなる断面略Ｖ字型状に形成される傾斜部分２ａ１と、傾斜部分の下端から半導体基板１の深さ方向に向かって略同等の孔径である筒状部分２ａ２とを有しているとよい。

断面略Ｖ字型状に形成される傾斜部分２ａ１、および傾斜部分２ａ１の下端から半導体基板１の深さ方向に向かって略同等の孔径である筒状部分２ａ２は、コンタクトホール２ａを形成するとき、最初に等方性のエッチングにより筒状部分２ａ２を形成し、その後異方性のエッチングにより傾斜部分２ａ１を形成することができる。

コンタクトホール２ａが傾斜部分２ａ１と筒状部分２ａ２とを有することで、コンタクトホール２ａの内部の表面を覆う第１の絶縁膜３を、容易に成膜することができる。また、この絶縁膜３の内部を含む導電性の金属４を、容易に充填することができる。

さらに、コンタクトホール２ａが傾斜部分２ａ１と筒状部分２ａ２とを有することで、図３１の中に示すような隙間（「す」）９の発生を防ぐことが可能となる。隙間９は、たとえば半導体基板に対して設けるコンタクトホールの深さが約１００μｍ以上となる場合に発生しやすい。隙間９は、コンタクトホールの内部の表面を絶縁膜で覆い、この絶縁膜の内部を含むように導電性の金属を充填したときに、このコンタクトホールの内部において導電性の金属同士の間にできる空間である。

約１００μｍ以上のコンタクトホールをエッチングにより形成するとき、半導体基板の表面（第１の主表面１０）付近は長時間エッチングプラズマにさらされる。これにより、半導体基板の表面付近において、コンタクトホールの側面が横方向に広がるボーイング形状を呈する。ボーイング形状となったコンタクトホールに絶縁材を被覆して導電性の金属を充填すると、半導体基板の表面付近において、充填した金属が接着されてしまう現象が生じる。これにより、ボーイング形状となった部分において金属を完全に充填することができず、隙間９が発生する。

コンタクトホール２ａが傾斜部分２ａ１と筒状部分２ａ２とを有することで、金属をコンタクトホール２ａに充填するとき、隙間９が発生することを防止することができる。

（実施の形態５のさらに他の構成）
図２４および図２５を再び参照して、上述では、コンタクトホール２ａ、２ｂおよび配線溝部４２を形成した後、コンタクトホール２ａ、２ｂおよび配線溝部４２の表面を覆うように第１の絶縁膜３を形成し、第１の絶縁膜３に覆われたコンタクトホール２ａ、２ｂおよび配線溝部４２の内部を含むように導電性の金属４を充填する工程について説明した。

ここで、第１の絶縁膜３に覆われたコンタクトホール２ａ、２ｂおよび配線溝部４２の内部を含むように充填する金属は、ドープドポリシリコンであるとよい。そして、ドープドポリシリコンは、第１の絶縁膜３が半導体基板１に対して及ぼす応力を緩和するように成膜条件が最適化されて充填されるとよい。

上述のとおり、コンタクトホール２ａ、２ｂおよび配線溝部４２の深さが約１００μｍ以上になる場合がある。第１の絶縁膜３に覆われたコンタクトホール２ａ、２ｂおよび配線溝部４２の内部を含むように充填する金属４は、コンタクトホール２ａ、２ｂおよび配線溝部４２を通じて半導体基板１に応力を作用する。コンタクトホール２ａ、２ｂおよび配線溝部４２の深さが約１００μｍ以上になると、半導体基板１に作用する応力による影響を無視できなくなる場合がある。

ドープドポリシリコンは導電性を有しているため、充填した後に電気的に導通化する加工が不要となる。さらに、ドープドポリシリコンを充填するとき、ドープドポリシリコンの各種パラメーター（温度、濃度、圧力、熱処理等）を制御することにより、第１の絶縁膜３に作用する応力の方向性（圧縮性または引っ張り性）や応力の大きさを最適化することが可能となる。

具体的には、第１の絶縁膜３が半導体基板１に作用している応力に応じて、この応力を低減させることが可能となる。具体的には、たとえば第１の絶縁膜３が半導体基板１に対して圧縮性の応力を有している場合には、金属として充填するドープドポリシリコンを引っ張り性にすればよい。第１の絶縁膜３が半導体基板１に対して引っ張り性の応力を有している場合には、金属として充填するドープドポリシリコンを圧縮性にすればよい。結果として、第１の絶縁膜３および金属として充填するドープドポリシリコンが半導体基板１に及ぼす応力を緩和することが可能となる。

（実施の形態６：製造方法、図３２〜図４２）
図３２から図４２を参照して、本実施の形態に係る半導体装置５０Ｊの製造方法について説明する。この半導体装置５０Ｊの製造方法は、図１５に示す半導体装置５０Ｆの構造に相当する。本実施の形態に係る製造方法により得られる半導体装置５０Ｊの第２の主表面２０は、図１５にも示したように貫通電極である電極３０ａが設けられている部分を除いて、第２の絶縁膜６で覆われている。電極３０ａの下端部３４は、第２の絶縁膜６から露出している。

具体的には、図３２を参照して、まず第１の主表面１０および第２の主表面２０を有する半導体基板１を準備する。この半導体基板１に対し、コンタクトホール２を第１の主表面１０から半導体基板１の深さ方向に向かってフォトリソグラフィ技術を用いて形成する。コンタクトホール２と相互に離間した他の図示しないコンタクトホールも形成する。

形成されたコンタクトホール２と他のコンタクトホールとの間を結ぶように、図示しない配線溝部（４２）をフォトリソグラフィ技術を用いて形成する。配線溝部４２は、半導体基板１を貫通することなく第１の主表面１０から半導体基板１の深さ方向に向かって形成する。

形成したコンタクトホールのうち、後述する貫通電極である電極（３０ａ）を内部に含むように形成するコンタクトホール２については、第１の主表面１０の上において平面視略円形状に形成する。配線溝部４２と、このコンタクトホール２とが接している部分において、コンタクトホール２に結ばれている配線溝部４２の幅は、コンタクトホール２の直径よりも小さく形成する。

ローディング効果により、コンタクトホール２および配線溝部を形成したとき、このコンタクトホール２の高さ（深さ）は、配線溝部４２の高さ（深さ）より大きくなる。

コンタクトホール２（図示しない他のコンタクトホールを含む）と、配線溝部４２とは同時に形成されるとよい。コンタクトホール２を形成した後に、配線溝部４２を形成してもよく、配線溝部４２を形成した後に、コンタクトホール２を形成してもよい。

配線溝部４２を形成した後、コンタクトホール２、他のコンタクトホールおよび配線溝部４２の表面を覆うように第１の絶縁膜３を成膜する。第１の絶縁膜３を成膜した後、第１の絶縁膜３に覆われたコンタクトホール２、他のコンタクトホールおよび配線溝部４２の内部を含むように導電性の金属４を充填する。

図３３を参照して、導電性の金属４を充填した後、コンタクトホール２の下端部（エッチング終端部）の下に、半導体基板１の所定の厚さを残して第２の主表面２０側から半導体基板１を研磨する。図３４を参照して、半導体基板１の第２の主表面２０側から半導体基板１の深さ方向に向かって、半導体基板１に対して所定のエッチャントを用いてエッチングを行ない、コンタクトホール２に被覆した第１の絶縁膜３の下端部を第２の主表面２０から露出させる。

なお、このときの第１の絶縁膜３は、エッチングマスク（エッチングストッパ）として機能している。第２の主表面２０が、上述した段差のある主表面を含むような構成（図１２）である場合は、第１の絶縁膜３の膜厚、エッチングの条件を調整することにより、段差のある主表面の深さに応じた電極を形成することができる。

図３５を参照して、コンタクトホール２に被覆した第１の絶縁膜３を選択的に所定のエッチャントを用いてエッチングを行ない、充填した金属４の下端部３４を第１の絶縁膜３から露出させる。ここで言う選択的にエッチングを行なうとは、第１の絶縁膜３の下端部と、平面視において第１の絶縁膜３および金属４が重なっている第１の絶縁膜３の下端部の周縁部とを含むようにエッチングを行なうことを言う。図３６を参照して、露出した金属４の下端部３４を覆うように、半導体基板１の第２の主表面２０の全面にわたって第２の絶縁膜６を成膜する。

図３８は、図３７におけるＸＸＸＶＩＩＩ線に囲まれた領域の部分拡大図を示している。図３７および図３８を参照して、第２の絶縁膜６を成膜した後、金属４の下端部３４を覆っている第２の絶縁膜６を選択的に所定のエッチャントを用いてエッチングし、金属４の下端部３４を第２の絶縁膜６から露出させる。ここで言う選択的にエッチングを行なうとは、第２の絶縁膜６の下端部と、平面視において第２の絶縁膜６および金属４が重なっている第２の絶縁膜６の下端部の周縁部とを含むようにエッチングを行なうことを言う。以上により、本実施の形態に係る半導体装置５０Ｊを得ることができる。

得られた半導体装置５０Ｊを接続するための半導体装置６０Ｊについて説明する。図３９は、半導体装置６０Ｊを示す断面図である。図４０は、図３９におけるＸＬ線に囲まれた領域の部分拡大図を示している。

図３９および図４０を参照して、半導体装置６０Ｊは、たとえば薄膜構造を有する半導体加速度センサである。ここで用いる半導体装置６０Ｊは、実施の形態３および実施の形態５と同様に、キャップ部についてはキャップ部６２ａを有しておらず、キャップ部６２ｂのみを有している。電極３０ａの下端部３４と電気的に接続するために、半導体装置６０Ｊは接続部６６を有している。接続部６６は、半導体装置６０Ｊの表面６１ａから断面略Ｕ字形状に窪んで形成されている。さらに、接続部６６の略中央の表面にはアルミニウム（ＡＬ）６７が埋設されている。

図４２は、図４１におけるＸＬＩＩ線に囲まれた領域の部分拡大図を示している。図４１および図４２を参照して、半導体装置６０Ｊの表面６１ａと、本実施の形態に係る半導体装置５０Ｊの第２の主表面２０とを、ウェハ状態で接合する。以上により、半導体装置５０Ｊと半導体装置６０Ｊとを３次元実装した構成を得ることができる。

（実施の形態６の他の構成）
図３２を再び参照して、上述では、半導体基板１に対しコンタクトホール２を第１の主表面１０から半導体基板１の深さ方向に向かって形成すると説明した。実施の形態５の他の構成と同様に（図３０参照）、コンタクトホール２は、第１の主表面１０から半導体基板１の深さ方向に向かって孔径が小さくなる断面略Ｖ字型状に形成される傾斜部分と、傾斜部分の下端から半導体基板１の深さ方向に向かって略同等の孔径である筒状部分とを有しているとよい。

コンタクトホール２が傾斜部分と筒状部分とを有することで、コンタクトホール２の内部の表面を覆う第１の絶縁膜３を、容易に成膜することができる。この絶縁膜３の内部を含む導電性の金属４を、容易に充填することができる。さらに、実施の形態５の他の構成と同様に、図３１の中に示すような隙間（「す」）９の発生を防ぐことが可能となる。

（実施の形態６のさらに他の構成）
図３２を再び参照して、上述では、コンタクトホール２および図示しない配線溝部を形成した後、コンタクトホール２および配線溝部の表面を覆うように第１の絶縁膜３を形成し、第１の絶縁膜３に覆われたコンタクトホール２、２および配線溝部の内部を含むように導電性の金属４を充填する工程について説明した。

実施の形態５のさらに他の構成と同様に、第１の絶縁膜３に覆われたコンタクトホール２および配線溝部の内部を含むように充填する金属は、ドープドポリシリコンであるとよい。そして、ドープドポリシリコンは、第１の絶縁膜３が半導体基板１に対して及ぼす応力を緩和するように成膜条件が最適化されて充填されるとよい。

ドープドポリシリコンは導電性を有するため、充填した後に電気的に導通化する加工が不要となる。さらに、ドープドポリシリコンを充填するとき、ドープドポリシリコンの各種パラメーター（温度、濃度、圧力、熱処理等）を制御することにより、第１の絶縁膜３に作用する応力の方向性（圧縮性または引っ張り性）や応力の大きさを最適化することが可能となる。

以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体基板、１ａ 層間絶縁膜、２，２ａ，２ｂ コンタクトホール、２ａ１ 傾斜部分、２ａ２ 筒状部分、３ 第１の絶縁膜、４ 金属、５ 半導体素子部、６ 第２の絶縁膜、９ 隙間、１０ 第１の主表面、２０ 第２の主表面、２０ａ 第３の主表面、２０ｂ 第４の主表面、２０ｃ 他の主表面、３０ａ〜３０ｈ 電極、３１ａ〜３１ｆ 端子電極、３２ ワイヤボンド、３２ａ，３２ｂ 端子部、３３ａ〜３３ｄ バンプ、３４ 下端部、４０ａ〜４０ｆ，４０ａ１，４０ａ２，４０ｂ１，４０ｂ２，４０ｃ１，４０ｃ２ 配線部、４１ 電極、４２ 配線溝部、５０，５０Ａ〜５０Ｆ，５０Ｇ１，５０Ｇ２，５０Ｈ，５０Ｊ，５０Ｚ１，５０Ｚ２，６０，６０Ａ〜６０Ｃ，６０Ｆ，６０Ｈ，６０Ｊ，７０，７０Ａ〜７０Ｃ，７０Ｈ 半導体装置、６１ 基板、６１ａ 表面、６２ａ，６２ｂ キャップ部、６３ａ，６３ｂ 支持部、６４ａ，６４ｂ 浮遊部、６６ 接続部、６７ アルミニウム、８０ チャネルストッパ層、８１ 型コレクタ層、８２ バッファ層、８３ ドリフト層、８４ コレクタ電極、８５ ウェル層、８６ ゲート酸化膜、８７ ポリシリコン膜、８８ アルミ電極、８９ フィールド酸化膜、９０ 層間膜、９１，９１ａ〜９１ｆ アルミプレート、９２ 表面保護膜、９３ 導電膜、９４ａ〜９４ｆ ガードリング、ＡＲ１ 矢印、Ｄ１〜Ｄ５ 直径、Ｌ１〜Ｌ６ 寸法、Ｒ１ 領域、Ｗ１〜Ｗ６ 幅。

Claims (13)

1. 第１および第２の主表面を有する半導体基板と、
   相互に離間して、前記第１の主表面から前記半導体基板の深さ方向に向かって設けられた複数の電極と、
   前記電極のうちいずれか複数の前記電極を相互に電気的に接続するため、いずれか複数の前記電極同士の間を結び、前記半導体基板を貫通することなく前記第１の主表面から前記半導体基板の深さ方向に向かって設けられた配線部と、
   複数の前記電極および前記配線部と、前記半導体基板との間に設けられた第１の絶縁膜と、
   を備え、
   前記配線部により電気的に接続されている前記電極のうち、少なくとも１つの前記電極は、前記半導体基板を貫通して前記第２の主表面に達する貫通電極であり、
   前記貫通電極は複数設けられ、
   前記半導体基板の前記第２の主表面は、第３の主表面と、前記第３の主表面よりも相対的な厚さが薄い第４の主表面とを含み、
   複数のうちいずれかの前記貫通電極は、前記第１の主表面から前記半導体基板を貫通して前記第３の主表面に達しており、
   複数のうちいずれか他の前記貫通電極は、前記第１の主表面から前記半導体基板を貫通して前記第４の主表面に達している、
   半導体装置。
2. 前記貫通電極は、前記第１の主表面の上において略円形状に形成されており、
   前記貫通電極と前記配線部とが接している部分において、前記貫通電極に結ばれている前記配線部の幅は、前記貫通電極の直径よりも小さい、
   請求項１に記載の半導体装置。
3. 前記第２の主表面の上に配置され、前記貫通電極および前記配線部を通じて相互に電気的に接続される第１および第２の半導体装置をさらに備える、
   請求項１または２に記載の半導体装置。
4. 前記第１の主表面の上に配置される第１の半導体装置と、
   前記第２の主表面の上に配置される第２の半導体装置と、をさらに備え、
   前記第１および前記第２の半導体装置は、複数の前記電極および前記配線部を通じて相互に電気的に接続される、
   請求項１または２に記載の半導体装置。
5. 前記第２の主表面は、前記貫通電極が設けられている部分を除いて第２の絶縁膜で覆われており、
   前記第２の絶縁膜に覆われていない前記貫通電極は、前記第２の絶縁膜からさらに突出して設けられている、
   請求項３または４に記載の半導体装置。
6. 前記第２の半導体装置は、突出して設けられている前記貫通電極と電気的に接続されるため、前記第２の半導体装置の表面に形成された接続部を有しており、
   前記接続部は前記第２の半導体装置の表面から窪んで形成され、
   前記接続部の略中央の表面にはアルミニウム（ＡＬ）が埋設されている、
   請求項５に記載の半導体装置。
7. 前記半導体基板の周縁部において、前記第１の主表面から前記第２の主表面に向かって所定の深さで設けられ、それぞれ所定の間隙を隔てて複数配置される環状のガードリングと、
   最外周に配置される前記ガードリングの外側に所定の間隙を隔て、前記第１の主表面の上に設けられた環状の導電膜と、
   環状の前記導電膜に沿って、前記第１の主表面から前記半導体基板の深さ方向に向かって所定の深さで設けられたチャネルストッパとしての環状の電極と、
   をさらに備えた、
   請求項１から６のいずれか１項に記載の半導体装置。
8. 複数の前記電極および前記配線部の材料にはドープドポリシリコンが用いられ、
   前記ドープドポリシリコンは、前記第１の絶縁膜が前記半導体基板に対して及ぼす応力を緩和するように成膜条件が最適化されて成膜される、
   請求項１から７のいずれか１項に記載の半導体装置。
9. 第１および第２の主表面を有する半導体基板を準備する工程と、
   相互に離間し、前記第１の主表面から前記半導体基板の深さ方向に向かう複数のコンタクトホール、および、いずれかの前記コンタクトホール同士の間を結び、前記半導体基板を貫通することなく前記第１の主表面から前記半導体基板の深さ方向に向かう配線溝部を形成する工程と、
   前記配線溝部により結ばれている複数の前記コンタクトホールおよび前記配線溝部の表面を覆うように第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜に覆われた複数の前記コンタクトホールおよび前記配線溝部の内部を含むように導電性の金属を充填する工程と、
   前記配線溝部により結ばれている前記コンタクトホールのうち、少なくとも１つの前記コンタクトホールの内部に充填されている導電性の前記金属が前記半導体基板を貫通し、前記第２の主表面に達する貫通電極である電極を形成する工程と、
   を備え、
   前記電極を含むコンタクトホールは、前記第１の主表面の上において略円形状に形成されており、
   前記配線溝部と、前記電極を含む前記コンタクトホールとが接している部分において、前記電極を含む前記コンタクトホールに結ばれている前記配線溝部の幅は、前記電極を含む前記コンタクトホールの直径よりも小さく形成され、
   前記貫通電極は複数設けられ、
   前記半導体基板の前記第２の主表面は、第３の主表面と、前記第３の主表面よりも相対的な厚さが薄い第４の主表面とを含み、
   複数のうちいずれかの前記貫通電極は、前記第１の主表面から前記半導体基板を貫通して前記第３の主表面に達しており、
   複数のうちいずれか他の前記貫通電極は、前記第１の主表面から前記半導体基板を貫通して前記第４の主表面に達している、
   半導体装置の製造方法。
10. 前記半導体基板の前記第２の主表面側を前記半導体基板の深さ方向に向かって研磨し、前記金属を前記第２の主表面側から露出させることで、前記コンタクトホールの内部に充填されている導電性の前記金属が、前記半導体基板を貫通して前記第２の主表面に達する貫通電極である前記電極が形成される、
    請求項９に記載の半導体装置の製造方法。
11. 前記半導体基板の前記第２の主表面側を前記半導体基板の深さ方向に向かって所定のエッチャントを用いてエッチングし、前記第１の絶縁膜の下端部を前記第２の主表面から露出させる工程と、
    前記露出した前記第１の絶縁膜を選択的に所定のエッチャントを用いてエッチングし、前記金属の下端部を前記第１の絶縁膜から露出させる工程と、
    前記第１の絶縁膜から露出した前記金属の下端部を覆うように、前記半導体基板の前記第２の主表面の全面にわたって第２の絶縁膜を成膜する工程と、
    前記第２の絶縁膜を選択的に所定のエッチャントを用いてエッチングし、前記金属の下端部を前記第２の絶縁膜から露出させる工程と、
    を含むことにより、前記コンタクトホールの内部に充填されている導電性の前記金属が、前記半導体基板を貫通して前記第２の主表面に達する貫通電極である前記電極が形成される、請求項９に記載の半導体装置の製造方法。
12. 複数のうちいずれかの前記コンタクトホールは、前記第１の主表面から前記半導体基板の深さ方向に向かって孔径が小さくなる断面略Ｖ字型状に形成される傾斜部分と、前記傾斜部分の下端から前記半導体基板の深さ方向に向かって略同等の孔径である筒状部分と、を有する、
    請求項１０または１１に記載の半導体装置の製造方法。
13. 導電性の前記金属はドープドポリシリコンであり、
    前記ドープドポリシリコンは、前記第１の絶縁膜が前記半導体基板に対して及ぼす応力を緩和するように成膜条件が最適化されて、前記第１の絶縁膜に覆われた前記コンタクトホールおよび前記配線溝部の内部を含むように充填される、
    請求項１０から１２のいずれか１項に記載の半導体装置の製造方法。

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