JP2008047805A - 半導体素子、半導体装置、および、素子製造方法 - Google Patents

半導体素子、半導体装置、および、素子製造方法 Download PDF

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Abstract

【課題】素子側面に外部接続端子が位置しながらも製造が簡単な構造の半導体素子を提供する。
【解決手段】半導体素子１００は、ボンディングワイヤ２１０が接続される外部接続端子１１０を有する。積層されている複数の導電層１１２が素子側面に露出しており、外部接続端子１１０が複数の導電層１１２の露出している側面からなる。従って、素子側面に位置する外部接続端子１１０を形成する複数の導電層１１２は、一般的な製造プロセスで形成することができ、複数の導電層１１２が露出している素子側面も、半導体ウェハをダイシングする通常の必須の工程で形成することができる。
【選択図】図１

Description

本発明は、外部接続端子が素子側面に設けられた半導体素子に関する。
従来のワイヤボンディング技術を適用した半導体素子では、半導体素子の集積回路が形成された主面上の外部接続端子から、半導体素子の厚み方向にワイヤを引き出していたので、半導体装置の薄型化に限界があった。
特に、スタック型の半導体素子では、薄型かつ高集積化が要求されるため、その改善が望まれている。上述のような課題を解決するため、素子側面に外部接続端子を形成し、この外部接続端子にボンディングワイヤを接続した半導体装置が提案されている。
ここで、この半導体装置を一従来例として図１９を参照して以下に説明する。この半導体装置では、集積回路が形成された半導体装置７０の外部接続端子５１と、半導体装置７０が搭載された基板８０の電極８２とが、ボンディングワイヤ９０で接続されている。ただし、外部接続端子５１は、半導体装置７０の基板８０から立ち上がる素子側面に形成されている。
そのワイヤボンディング工程では、ワイヤ９０の先端部９２を半導体装置７０の側方から外部接続端子５１にボンディングし、ワイヤ９０を外部接続端子５１から電極８２に引き出し、ワイヤ９０の一部を電極８２にボンディングする(例えば、特許文献１参照)。
なお、上記以外にも、素子側面に外部接続端子を形成する提案がある(例えば、特許文献２，３参照)。
特開２００４−２０７２９１号公報 特開２００１−３３２５７９号公報 特開２００３−１８８２６３号公報
上述した特許文献１の半導体素子では、素子上面から素子側面まで外部接続端子５１を形成している。このように付加的なプロセスを用いて外部接続端子５１を形成するため、特許文献１の半導体素子は、一般的な製造プロセスでは形成できない。
特許文献１によると、半導体基板に深い溝を形成し、この溝の内側面を素子側面として外部接続端子５１を形成している。このため、一般的な製造プロセスに加えて、深い溝を形成する特殊な加工が必要となる。
従って、プロセスが複雑化してコスト増加要因となるばかりでなく、歩留まりおよび信頼性が低下する。具体的には、溝をブレードなどにより加工する場合は切断時に発生するシリコン切削クズや、切断面の平坦さが均一でないなどにより、溝を形成した後の絶縁層製造工程で均一な絶縁層の形成が困難となる。
エッチングなどで化学的に行う、もしくはレーザなどで光学的に行う場合は、素子側面のボンディングを考慮すると深さが必要となり、通常の溝を形成するのに加えて特殊な深い溝を形成する製造装置が必要となり、または、製造のために長時間が必要となる。
特許文献２，３の半導体素子では、半導体基板に凹穴を形成し、この凹穴の内面に導電層を成膜する。その凹穴の位置で半導体基板をダイシングし、凹穴の内面の導電層を外部接続端子としている。このため、特許文献１の場合と同様に、通常の製造プロセスに加えて、半導体基板に凹穴を形成する特殊な加工が必要となる。
本発明の半導体素子は、半導体基板と、半導体基板上に積層された複数の導電層とを有する半導体素子であって、半導体素子の側面に複数の導電層が露出しており、導電層の露出面が外部接続端子をなす。
本発明によれば、簡便な工程で作製可能な、素子側面に外部接続端子を有する半導体素子が提供され、その外部接続端子は、例えば、導電層を積層した後、その積層体をダイシングによる切断で形成することができる。
本発明の半導体装置は、半導体素子の外部接続端子に配線が接続されている構造の半導体装置であって、本発明の半導体素子と、半導体素子の外部接続端子に接続されている配線と、を有する。
従って、本発明の半導体装置では、素子側面に露出している複数の導電層に配線が接続されているので、この配線を半導体素子の上面から上方に突出させる必要がない。
本発明の素子製造方法は、本発明の半導体素子を製造するための素子製造方法であって、半導体ウェハ上に複数の導電層を積層し、積層されている複数の導電層を切断する位置で半導体ウェハをダイシングするようにした。
従って、本発明の素子製造方法では、素子側面に位置する外部接続端子を形成する複数の導電層は、例えば、一般的な製造プロセスで集積回路とともに形成することができ、複数の導電層が露出している素子側面は、半導体ウェハをダイシングする通常の必須の工程で形成することができる。
本発明では、例えば、導電層を積層した後、その積層体をダイシングにより切断することで、外部接続端子を形成した。このため、素子側面に外部接続端子が形成されている構造の半導体素子を簡便な工程で作製することができる。
本発明の実施の一形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
本実施の形態の半導体素子１００は、図１に示すように、半導体基板１２１に集積回路の回路要素１０１などが形成されている。その半導体基板１２１は、図２に示すように、半導体ウェハ１２０を多数にダイシングすることで形成されている。
本実施の形態の半導体素子１００は、図１に示すように、外部接続端子１１０を有する。この外部接続端子１１０は、例えば、回路要素１０１などに導通している。また、外部接続端子１１０には、配線であるボンディングワイヤ２１０が接続されている。
ただし、本実施の形態の半導体素子１００は、絶縁層１１１を介して積層されている複数の導電層１１２がダイシングされた素子側面に露出しており、外部接続端子１１０が複数の導電層１１２の露出面からなる。
より具体的には、本実施の形態の半導体素子１００では、半導体基板１２１の上面に積層されている複数の層膜により、半導体回路である回路要素１０１、複数の絶縁層１１１、複数の導電層１１２が形成されている。
また、複数の絶縁層１１１にはヴィア１１３が形成されており、このヴィア１１３で複数の導電層１１２が相互に導通されている。ヴィア１１３は、複数が前後左右に配列されている。
そして、本実施の形態の半導体素子１００では、図１および図７(ａ)に示すように、素子側面に複数のヴィア１１３が露出していてもよく、図７(ｂ)に示すように、露出ていなくともよい。なお、半導体素子１００の最上層には絶縁層であるパッシベーション膜１１５が形成されている。
導電層１１２およびヴィア１１３は、例えば、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケルバナジウム（ＮｉＶ）、タングステン（Ｗ）、等で形成されている。また、絶縁層１１１およびパッシベーション膜１１５は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂、などで形成されている。
本実施の形態の半導体素子１００は、半導体装置１０の一部からなる。この半導体装置１０は、ベース基板２００を有し、このベース基板２００の上面に半導体素子１００が搭載されている。
また、ベース基板２００の上面には一層の導電層でボンディングパッド２０１が形成されている。このベース基板２００上のボンディングパッド２０１と、半導体素子１００の素子側面の外部接続端子１１０とが、ボンディングワイヤ２１０で接続されている。
つぎに、本実施の形態の半導体素子１００を製造する素子製造方法を以下に簡単に説明する。まず、図２に示すように、半導体ウェハ１２０に多数の半導体素子１００の半導体回路１２２を形成する。
このとき、図３ないし図５に示すように、スクライブライン１２３を介した位置に、半導体回路１２２として回路要素１０１とともに複数の絶縁層１１１と複数の導電層１１２との積層体１１６が形成される。
導電層１１２の形成工程としては、フォトリソグラフィを適用した後にエッチングすることで形成してもよいし、スパッタリングなど形成してもよいし、無電解メッキによるアディティブ法を適用することで形成してもよい。あるいは、インクジェット方式を使用してもよい。
つぎに、図６に示すように、積層体１１６を切断する位置で半導体ウェハ１２０をダイシングによりダイシングして素子側面に複数の導電層１１２を露出させる。なお、ダイシング工程はブレードなどで切削してもよいし、エッチングなどで化学的に行ってもよいし、レーザなどで光学的に行ってもよい。
さらに、図６の左方の半導体素子１００のように、ヴィア１１３を切断するように半導体ウェハ１２０をダイシングすると、図７(ａ)に示すように、素子側面には複数の導電層１１２とともに複数のヴィア１１３が露出する。
この場合は、露出している複数の導電層１１２と複数のヴィア１１３とで外部接続端子１１０が形成される。なお、図７(ａ)は図６の左方の半導体素子１００を矢印Ｂのように視認した状態である。
一方、図６の右方の半導体素子１００のように、ヴィア１１３を切断しないように半導体ウェハ１２０をダイシングすると、素子側面には複数の導電層１１２は露出するがヴィア１１３は露出しない。
この場合は、露出している複数の導電層１１２のみで外部接続端子１１０が形成される。なお、図７(ｂ)は図６の右方の半導体素子１００を矢印Ｃのように視認した状態である。
なお、この外部接続端子１１０は、ボンディングワイヤ２１０の接続に適正なサイズに形成されている。このため、導電層１１２は、所定の層幅に形成されており、所定の層厚まで積層されている。
上述のような構成において、本実施の形態の半導体装置１０では、半導体素子１００の素子側面に露出している複数の導電層１１２にボンディングワイヤ２１０が接続されている。
このボンディングワイヤ２１０は、半導体素子１００の側面から側方に位置している。このため、ボンディングワイヤ２１０を半導体素子１００の上面から上方に突出させる必要がない。従って、本実施の形態の半導体装置１０は、全体を上下方向に薄型化することができる。
そして、本実施の形態の半導体素子１００では、素子側面に位置する外部接続端子１１０を形成する複数の導電層１１２は、一般的な製造プロセスで回路要素１０１とともに形成することができ、複数の導電層１１２が露出している素子側面は、半導体ウェハ１２０をダイシングする通常の必須の工程で形成することができる。このため、本実施の形態の半導体素子１００は、素子側面に外部接続端子１１０が位置する構造でありながら、その製造が簡単である。
しかも、本実施の形態の半導体素子１００では、外部接続端子１１０を形成する複数の導電層１１２がヴィア１１３で導通されている。このため、外部接続端子１１０の電気特性が良好であり、ボンディングワイヤ２１０との導通不良を有効に防止することができる。
さらに、導電層１１２を導通させているヴィア１１３も素子側面に露出している。このため、外部接続端子１１０の導電性の面積が増大しており、より良好にボンディングワイヤ２１０との導通不良を防止することができる。
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では半導体素子１００の素子側面のみに外部接続端子１１０が形成されていることを例示した。
しかし、このような半導体素子１００の上面にも外部接続端子を形成してもよい(図示せず)。この場合、上面の外部接続端子にボンディングワイヤ２１０を接続すると、半導体装置１０を薄型化することは困難である。
ただし、上面の外部接続端子はテスト用に使用し、製品となる半導体装置１０では素子側面の外部接続端子１１０のみ使用すれば、製品は薄型化することができ、テストは容易に実施することができる。
また、上記形態ではダイシングによる切断面に露出させることが容易なサイズの導電層１１２が、小径の複数のヴィア１１３で接続されていることを例示した。しかし、これではダイシングによる切断面にヴィア１１３を露出させることが困難であることが予想される。
そこで、これが問題となる場合には、図８および図９に例示する半導体素子５００のように、ヴィア１１３を導電層１１２と同等なサイズに形成することがよい。この場合、ダイシングにより導電層１１２とともにヴィア１１３を切断して露出させることが容易である。
また、上記形態では半導体装置１０のベース基板２００に一個の半導体素子１００が搭載されており、この半導体素子１００の素子側面の外部接続端子１１０とベース基板２００の上面のボンディングパッド２０１とがボンディングワイヤ２１０で接続されていることを例示した。
しかし、図１０および図１１に例示する半導体装置１１，１２のように、半導体素子１００，５００の素子側面の外部接続端子１１０とベース基板２００の上面のボンディングパッド２０１とがフレキシブル基板５１０で接続されていてもよい。
このようなフレキシブル基板５１０は、例えば、外部接続端子１１０とボンディングパッド２０１とに接続される所定パターンで導電性膜(図示せず)が形成されていればよい。
また、図１２に例示する半導体装置２０のように、素子側面の外部接続端子１１０が相対する状態で半導体素子１００，１００′がベース基板２００に搭載されており、その相対する素子側面の外部接続端子１１０がボンディングワイヤ２１０で接続されていてもよい。その場合、半導体素子１００，１００′の外部接続端子１１０の高さが相違してもよい。
さらに、上記形態では半導体素子１００の素子側面の外部接続端子１１０に配線としてボンディングワイヤ２１０が接続されていることを例示した。しかし、図１３に例示する半導体装置３０のように、素子側面の外部接続端子１１０が相対する状態で半導体素子１００，１００′がベース基板２００に搭載されており、半導体素子１００，１００′の間隙に配置されている導電体２２０を配線として外部接続端子１１０が接続されていてもよい。
また、上記形態では半導体素子１００の外部接続端子１１０が形成される素子側面が半導体ウェハ１２０の上面に対して垂直であることを想定したが、傾斜していてもよい。また、半導体素子１００の外部接続端子１１０が形成される素子側面が平面からなることを想定したが、凹面などで形成されていてもよい。
例えば、図１４に例示する半導体素子３００では、素子側面の一部として凹面３０１が形成されており、この凹面３０１にも複数の導電層１１２が露出している。このため、この半導体素子３００では、外部接続端子３１０が凹面３０１と垂直な素子側面３０２とに形成されている。
そこで、図１５に例示する半導体装置４０では、凹面３０１が相対する状態で半導体素子３００，３００′が配置されており、その相対する凹面３０１の外部接続端子３１０が配線となる導電体２３０で接続されている。
なお、このような導電体２３０は、特定の金属や導電性樹脂からなる。また、このような半導体装置４０では、半導体素子３００，３００′が離間していても密着していてもよい。
また、図１６に例示する半導体装置５０では、凹面３０１が相対する状態で半導体素子３００ａ〜３００ｄが配置されており、その相対する凹面３０１の外部接続端子３１０が配線となる導電体２３０で接続されている。当然ながら、このような半導体装置５０でも、半導体素子３００ａ〜３００ｄが上下方向や左右方向に離間していても密着していてもよい。
さらに、図１７に例示する半導体装置６０では、素子内蔵基板６１に半導体素子３００ｅ，３００ｆが内蔵されている。素子内蔵基板６１は、ベース基板６２に導電体６３や絶縁体６４が接続された構造からなる。
そして、素子内蔵基板６１の導電体６３の内面に凹面６５が形成されており、この凹面６５と半導体素子３００の凹面３０１とが導電体２３０で接続されている。また、図１８に例示する半導体装置７１では、半導体素子４００の外部接続端子４０１が位置する素子側面の全体が凹面４０２からなる。
本発明の実施の形態の半導体装置の内部構造を示す模式的な縦断正面図である。 半導体ウェハを示す平面図である。 半導体素子の領域の関係を示す模式図である。 半導体素子の領域とスクライブラインとの関係を示す模式図である。 製造過程の半導体素子を示す模式的な縦断正面図である。 半導体素子が完成した状態を示す模式的な縦断正面図である。 半導体素子を示す模式的な側面図である。 一変形例の半導体素子の領域とスクライブラインとの関係を示す模式図である。 半導体素子を示す模式的な側面図である。 他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体素子の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 さらに他の変形例の半導体装置の内部構造を示す模式的な縦断正面図である。 一従来例の半導体装置を示す模式的な縦断正面図である。
符号の説明
１０〜１２ 半導体装置
２０ 半導体装置
３０ 半導体装置
４０ 半導体装置
５０ 半導体装置
５１ 外部接続端子
６０ 半導体装置
６１ 素子内蔵基板
６２ ベース基板
６３ 導電体
６４ 絶縁体
６５ 凹面
７１ 半導体装置
８０ 基板
８２ 電極
９０ ボンディングワイヤ
９２ 先端部
１００ 半導体素子
１０１ 回路要素
１１０ 外部接続端子
１１１ 絶縁層
１１２ 導電層
１１３ ヴィア
１１５ パッシベーション膜
１１６ 積層体
１２０ 半導体ウェハ
１２１ 半導体基板
１２２ 半導体回路
１２３ スクライブライン
２００ ベース基板
２０１ ボンディングパッド
２１０ ボンディングワイヤ
２２０ 導電体
２３０ 導電体
３００ 半導体素子
３０１ 凹面
３０２ 素子側面
３１０ 外部接続端子
４００ 半導体素子
４０１ 外部接続端子
４０２ 凹面
５００ 半導体素子
５１０ フレキシブル基板

Claims (14)

  1. 半導体基板と、該半導体基板上に積層された複数の導電層とを有する半導体素子であって、
    当該半導体素子の側面に複数の前記導電層が露出しており、
    前記導電層の露出面が外部接続端子をなす、
    ことを特徴とする半導体素子。
  2. 前記露出面は、ダイシングによる切断面である請求項１に記載の半導体素子。
  3. 複数の前記導電層が絶縁層を介して積層されており、
    複数の前記導電層が前記絶縁層に形成されているヴィアで導通されている請求項１または２に記載の半導体素子。
  4. 前記導電層が露出している前記側面に前記ヴィアも露出している請求項３に記載の半導体素子。
  5. 前記導電層が露出している前記側面に前記ヴィアが露出していない請求項３に記載の半導体素子。
  6. 前記露出面の少なくとも一部として凹面が形成されており、
    前記凹面に複数の前記導電層が露出している請求項１ないし５の何れか一項に記載の半導体素子。
  7. 半導体素子の外部接続端子に配線が接続されている構造の半導体装置であって、
    請求項１ないし６の何れか一項に記載の半導体素子と、
    前記半導体素子の前記外部接続端子に接続されている前記配線と、
    を有する半導体装置。
  8. 前記配線がボンディングワイヤからなる請求項７に記載の半導体装置。
  9. 前記半導体素子の上面より下方の領域に前記ボンディングワイヤが位置している請求項８に記載の半導体装置。
  10. 前記配線がフレキシブル基板からなる請求項７に記載の半導体装置。
  11. 前記導電層の露出面が相対する状態で二個の前記半導体素子が配置されており、
    二個の前記半導体素子の間隙に配置されている導電体で前記配線が形成されている請求項７に記載の半導体装置。
  12. 前記導電層が露出している前記凹面が相対する状態で複数の請求項６に記載の前記半導体素子が配置されており、
    複数の前記半導体素子の相対する前記凹面に接続されている導電体で前記配線が形成されている請求項７に記載の半導体装置。
  13. 請求項２に記載の半導体素子を製造するための素子製造方法であって、
    半導体ウェハ上に複数の前記導電層を積層し、
    積層されている複数の前記導電層を切断する位置で前記半導体ウェハをダイシングするようにした素子製造方法。
  14. 前記素子側面の少なくとも一部として複数の前記導電層が露出する凹面を形成するようにした請求項１３に記載の素子製造方法。
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