JP2007305960A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2007305960A
JP2007305960A JP2006345014A JP2006345014A JP2007305960A JP 2007305960 A JP2007305960 A JP 2007305960A JP 2006345014 A JP2006345014 A JP 2006345014A JP 2006345014 A JP2006345014 A JP 2006345014A JP 2007305960 A JP2007305960 A JP 2007305960A
Authority
JP
Japan
Prior art keywords
film
hole
insulating film
semiconductor substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006345014A
Other languages
English (en)
Inventor
Toru Ida
徹 井田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2006345014A priority Critical patent/JP2007305960A/ja
Priority to US11/783,512 priority patent/US20070241457A1/en
Priority to TW096112865A priority patent/TW200802653A/zh
Priority to KR1020070036308A priority patent/KR100887917B1/ko
Priority to CNA2007100961367A priority patent/CN101055857A/zh
Publication of JP2007305960A publication Critical patent/JP2007305960A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier

Abstract

【課題】信頼性の高い貫通電極を用いた半導体装置およびその製造方法を提供する。
【解決手段】貫通孔を有する半導体基板１と、半導体基板１の第一面において貫通孔を覆うように設けられる電極パッド３と、半導体基板１の第二面に設けられる外部接続用端子７と、貫通孔を通り、電極パッド３と外部接続用端子７とを導通するための導電配線６と、半導体基板１の第一面上に設けられる第一絶縁膜２と、導電配線６と半導体基板１とを絶縁するために、半導体基板１の第二面上および貫通孔内部の表面上に設けられる第二絶縁膜５と、を備え、導電配線６は、半導体基板１の第一面に対して垂直な方向からみて、貫通孔の底面に少なくとも一部が重なるように設けられる第一絶縁膜２および第二絶縁膜５の少なくとも一方に形成される接続用開口を介して電極パッド３と接続される半導体装置において、接続用開口は、貫通孔の底面の外周にかからないように形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関するものである。より詳細には、絶縁膜によって良好に絶縁された導電配線を有する半導体装置、およびその製造方法に関するものである。
近年、ますます半導体装置の小型化・薄型化の要求が高まっている。それゆえ、複数の半導体装置を積層することで実装密度を高める手法が広く行なわれている。このような要求に応えるものとして、半導体装置の表面に形成された電極パッドから、半導体基板を貫通し、半導体装置裏面にまで接続された貫通電極の形成技術が注目されている（例えば、特許文献１参照）。
特許文献１には、貫通電極を有するＢＧＡ （Ball Grid Array）型の半導体装置の製造方法が開示されている。特許文献１では、半導体基板の裏面から、半導体基板表面に形成された電極にまで達する貫通孔を形成し、この貫通孔内壁および電極裏面にＣＶＤ （Chemical Vapor Deposition）法にて酸化膜を形成した後、異方性エッチングによって電極裏面に付着した酸化膜のみをエッチングし、貫通電極を形成している。
さらに近年では、携帯電話に代表される小型のカメラモジュールにおいても、更なる小型・薄型化の要求が高まっている。
例えば、貫通電極の製造方法と貫通電極とを適用したＣＣＤ固体撮像素子をカメラモジュールとして組み立て、当該カメラモジュールを携帯電話に組み込み、その機能を評価した結果が報告されている（例えば、非特許文献１参照）。
非特許文献１によれば、半導体基板の素子が搭載された第一面側にある電極パッドと、電極パッドと半導体基板とを電気的に分離するための第一絶縁膜と、半導体基板に対して、ウェハ裏面からウェハ表面の電極パッドに至る貫通孔を形成した後、貫通孔内の導電部材からなる導電配線と半導体基板とを電気的に分離するため、貫通孔の側面と貫通孔の底面とを覆う第二絶縁膜を形成する。この後、貫通孔内の導電配線と電極パッドとの導通を取るためのコンタクトを形成するため、リアクティブ・イオン・エッチ (RIE)による異方性ドライエッチングを用いて、半導体基板裏面、貫通孔の側面、および貫通孔の底面に備えられる電極パッドの裏面部分を覆う第二絶縁膜を、出来るだけ垂直方向にエッチングして除去し、半導体基板裏面と貫通孔の側面とに備えられる第二絶縁膜を残し、貫通孔の底面（電極パッド裏に相当）に備えられる第二絶縁膜を除去して電極パッドの裏部分のみ露出させて、コンタクトを形成している。
このように、貫通電極を備えた半導体装置、および貫通電極形成プロセスは、メモリだけでなく固体撮像素子など幅広いデバイスの小型・薄型化を実現するために注目されている。
以下に、図１６を用いて、貫通電極の形成方法を具体的に説明する。
図１６（ａ）〜（ｃ）は、貫通電極を備えた半導体装置の各製造過程における電極部付近の断面図である。図１６（ｃ）に示すように、通常、半導体基板（半導体ウェハ）１０１の第一面（基板おもて面）には第一絶縁膜１０２が形成されており、その上に多層配線の金属配線層が形成されている。金属配線層には半導体装置の信号入出力を行うための電極パッド１０３が形成されており、貫通電極はこの電極パッド１０３領域に形成される。更に金属配線層の上に、酸化膜や窒化膜からなる保護膜１０４が形成されている。半導体基板１０１において、電極パッド１０３直下には貫通孔が形成され、当該貫通孔の側面および底面と、半導体基板１０１の第二面（基板うら面）とを覆うように第二絶縁膜１０５が形成されている。また、貫通孔の底面から半導体基板１０１の第二面にかけて導電層１０６が形成され、貫通孔内の導電層１０６が貫通電極として機能する。半導体基板１０１の第２面は保護膜１０８によって保護され、外部接続端子１０７のみが開口される。これによって、半導体基板１０１の第二面における導電層１０６は、外部接続端子１０７と接続される。その結果、半導体基板１０１の第一面に存在する電極パッド１０３と、第二面に存在する外部接続端子１０７とは、導電層１０６によって導通する。
図１６（ｃ）に示す半導体装置を製造する場合、第二絶縁膜１０５は、第一絶縁膜１０２、電極パッド１０３、および保護膜１０４が形成された状態の半導体基板１０１に対して、第二面側から、例えばＣＶＤ法などによって形成される。しかしながら、この場合、図１６（ａ）に示すように、第二絶縁膜１０５は、上記貫通電極によって導通を取るべき電極パッド１０３の裏面にまで形成されてしまう。このため、導電層１０６を形成する前に、図１６（ｂ）に示すように、貫通孔の側面に形成された第二絶縁膜１０５を残しながら、電極パッド１０３の裏面に形成された第二絶縁膜１０５のみを除去する必要がある。
ここで、電極パッド裏面に形成された第２の絶縁膜１０５を除去する方法はいくつか考えられる。
第１の方法としては、半導体基板１０１の裏面にレジストを塗布した後、貫通孔内部のレジストをフォト工程にて開口し、その後ドライエッチングによって電極パッド１０３の裏面に形成された第二絶縁膜１０５をエッチング除去することが考えられる。また、第２の方法としては、異方性のドライエッチングを用いることにより、貫通孔の側面の第二絶縁膜１０５をエッチングせずに、電極パッド１０３の裏面に形成された第二絶縁膜１０５のみをエッチングする方法が考え得る。なお、上記特許文献１および非特許文献１では、上記第２の方法が用いられている。
特開２００３−３０９２２１号公報（平成１５年１０月３１日公開） The 2004 International Conference on Solid State Devices and Materials,Tokyo,2004,276-277
しかしながら、上記従来の貫通電極を用いた半導体装置およびその製造方法では、絶縁性の高い貫通電極を形成するには、制御が困難な非常に複雑な工程を経なくてはならないという問題点を有している。
例えば、上記第１の方法では、貫通孔が開いた半導体基板の第二面にレジストを均一に塗布する際、貫通孔内部にまで均一にレジストを埋め込むことが困難であるという問題点を有する。
通常、半導体装置の電極は、１００μｍ角程度かそれ以下のものが多い。また、半導体基板の厚さは様々であるが、１００〜８００μｍ程度の厚さの半導体基板が用いられることが多い。例えば、７０μｍ角の貫通孔を２００μｍの厚さの半導体基板に形成する場合、この微細な貫通孔の内部にレジストを均一に塗布することは困難である。また、たとえ微細な貫通孔の内部にレジストを均一に埋め込むことができたとしても、このアスペクト比の孔では、孔内に入った現像液の循環が生じにくいため、現像することによって、貫通孔内部のレジストを開口させることは困難である。
一方、第２の方法を用いた場合には、第１の方法と比較して、電極パッドの裏面に形成された第二絶縁膜を開口することが容易であると考えられる。しかし、上記貫通孔の内部にＣＶＤ法で酸化膜を成膜することによって第二絶縁膜を形成する場合、半導体基板の第二面に形成される第二絶縁膜の膜厚に比べ、貫通孔の側面に形成される第二絶縁膜の膜厚の方が薄くなるという問題点を有している。また、異方性エッチングにより電極パッド裏面に形成される第二絶縁膜をエッチングする際、電極パッド裏面の第二絶縁膜に比べて半導体基板の第二面に形成される第二絶縁膜のエッチングレートの方が大きく、半導体基板の第二面の絶縁膜も同時にエッチングされてしまうという問題点を有している。また、異方性エッチングとはいえ、貫通孔の側面に形成される第二絶縁膜がエッチングにより減少することも避けられない。さらに、後工程の導電配線の形成に先立ち、バリアメタルやシードメタルをＰＶＤで形成する必要がある場合、貫通孔の側面は傾きをつける必要がある。この場合、異方性エッチングとはいえ、貫通孔の側面に形成される第二絶縁膜がエッチングにより減少し、貫通孔の側面の半導体基板が露出しやすくなるという問題点を有している。さらに、図１７に示すように、貫通孔の底面近傍の半導体基板１０１に対して更なる傾斜をつけている場合には、貫通孔の側面に形成された第二絶縁膜１０５（特に、上記傾斜上に形成された第二絶縁膜）がエッチングによりさらに減少する結果、貫通孔の側面の半導体基板１０１が露出するという問題点を有している。
従って上記第２の方法では、半導体基板の第二面および貫通孔の側面に形成される第二絶縁膜の厚さに比べて、貫通孔の底面に形成される第二絶縁膜の厚さを薄くする必要がある。そのため、形成条件を変えながら第二絶縁膜を複数回積層し、半導体基板の第二面、および貫通孔の側面に形成される第二絶縁膜の膜厚を、貫通孔の底面に形成される第二絶縁膜の膜厚に比べて厚く形成する必要がある。または、電極パッド裏面の第二絶縁膜をエッチング除去した後に、再度、半導体基板の第二面上に第二絶縁膜を形成することが必要になる。
更に、上記従来の方法では、貫通孔をリアクティブ・イオン・エッチ (RIE)による異方性エッチングで形成する途中において、図１８（ａ）〜（ｃ）に示すように一般にノッチ１３１と言われる凹みが発生する場合がある。図１８（ａ）に示すように、上記従来の方法で貫通孔を形成する場合、半導体基板１０１上にレジスト膜１１２が形成される。そしてレジスト膜１１２を用いた異方性エッチングによって、電極パッド１０３に至る貫通孔が形成される。このとき、上記貫通孔では、第一絶縁膜１０２に接する半導体基板１０１の領域にノッチ１３１が形成される。この後、図１８（ｂ）に示すように、ＣＶＤ法などによって第二絶縁膜１０５を形成しても、ノッチ１３１上には第二絶縁膜が十分に形成されない。そして、図１８（ｃ）に示すように、このような状態のまま導電層１０６を形成すれば、半導体基板１０１と導電層１０６との間にリークが生じてしまう。これを回避するには、エッチング条件を複数段階に変更してエッチングを行う必要がある。このように、上記従来の方法では、貫通孔形成時のエッチング条件、及び貫通孔内壁や半導体基板の第２面を覆うように第２の絶縁膜を被覆する際に成膜条件を変更して複数回の成膜を実施するなど、非常に煩雑なプロセスを経て、ようやく、電極パッド裏面の一部を露出させ、電極パッドと導電配線の間の導通を取っている。
以上のように、異方性エッチングで電極パッド裏面の酸化膜を除去する方法は、半導体基板の裏面および側面の第二絶縁膜の膜厚、貫通孔の底面の第二絶縁膜の膜厚、ならびに貫通孔の側面の傾き形状等、非常に多くの条件を考慮してプロセス条件を決定する必要がある。つまり、半導体基板面内、半導体基板間およびロット間の各種パラメータ、ならびに半導体装置の状態の経時変化等、制御すべきプロセス条件が非常に複雑になるという問題点を有している。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、信頼性の高い貫通電極を用いた半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、上記課題を解決するために、両面を貫通して形成される貫通孔を有する半導体基板と、前記半導体基板の第一面において貫通孔を覆うように設けられる電極パッドと、前記半導体基板の第二面に設けられる外部接続用端子と、前記貫通孔を通り、電極パッドと外部接続用端子とを導通するための導電配線と、前記電極パッドと前記半導体基板とを絶縁するために、半導体基板の第一面上に設けられる第一絶縁膜と、前記導電配線と前記半導体基板とを絶縁するために、半導体基板の第二面上および貫通孔内部の表面上に設けられる第二絶縁膜と、を備え、前記導電配線は、前記半導体基板の第一面に対して垂直な方向からみて、前記貫通孔の底面に少なくとも一部が重なるように設けられる第一絶縁膜および第二絶縁膜の少なくとも一方に形成される接続用開口を介して電極パッドと接続される半導体装置において、前記接続用開口は、貫通孔の底面の外周にかからないように形成されていることを特徴としている。
上記構成によれば、貫通孔内部の側面は、第二絶縁膜によって覆われており、当該第二絶縁膜によって導電配線と半導体基板とを絶縁することができる。つまり、貫通孔内部の側面で半導体基板が露出して、貫通孔内の導電配線と半導体基板との間の絶縁性が損なわれてリークを生ずるということがない。また、上記構成によれば、貫通孔の側面が底面に対して９０度の角度にて形成されている場合でも、貫通孔の底面の絶縁膜のみが除去されているので、半導体装置を小さくすることができる。
本発明の半導体装置では、前記第二絶縁膜と、前記半導体基板および前記第一絶縁膜との間には、第三絶縁膜が形成され、当該第三絶縁膜の、前記半導体基板の第一面に対して垂直な方向からみて前記接続用開口と重なる領域には、開口が形成されていることが好ましい。
上記構成によれば、導電配線と半導体基板との間を、第二絶縁膜および第三絶縁膜の２層の絶縁膜によって絶縁することになる。したがって、導電配線と半導体基板との間を第二絶縁膜のみによって絶縁する場合と比較して、導電配線と半導体基板との絶縁を、より確実にすることができる。
本発明の半導体装置では、前記第三絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、これらの積層膜または電着材料によって形成される膜、または感光性樹脂膜であることが好ましい。
本発明の半導体装置では、前記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、これらの積層膜または電着材料によって形成される膜、または感光性樹脂膜であることが好ましい。
さらに、本発明の半導体装置では、前記感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
上記構成によれば、導電配線と半導体基板とを絶縁することができる。また、上記構成として、電着材料を用いれば、第二絶縁膜または第三絶縁膜を、導電性材料上にのみ形成することができる。また、上記第二絶縁膜および／または第三絶縁膜が感光性樹脂である場合、フォトリソグラフィーによって開口（接続用開口）を有する第二絶縁膜および／または第三絶縁膜を形成することができる。この場合、第二絶縁膜および／または第三絶縁膜に開口を形成する過程でエッチングを行うことがないので、第二絶縁膜および／または第三絶縁膜の下部に存在する絶縁膜を除去することなく、所望の箇所に開口を形成することができる。したがって、第二絶縁膜および／または第三絶縁膜の下部に存在する絶縁膜を除去することがないので、導電配線と半導体とを、より確実に絶縁することができる。
本発明の半導体装置では、前記電着材料は、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。
上記構成によれば、第二絶縁膜を導電性材料上のみに形成することが可能になり、当該第二絶縁膜によって、導電配線と半導体基板とを絶縁することができる。例えば、第一絶縁膜とＳｉ基板などの半導体基板とが露出している場合を考える。これらのうち、導電性材料であるのは半導体基板である。したがって、半導体基板に電流を流しているときに、電着材料を第一絶縁膜および半導体基板に加えれば、半導体基板上にのみ第二絶縁膜を形成することができる。
本発明の半導体装置では、前記第一絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜によって形成されていることが好ましい。
上記構成によれば、電極パッドと半導体基板とを絶縁することができる。
本発明の半導体装置では、前記半導体基板の第一面側に、半導体基板を補強する補強板が設けられていることが好ましい。
上記構成によれば、半導体基板に補強板が設けられていることにより、半導体基板の強度を増すことができる。その結果、厚さの薄い半導体基板を提供することができる。例えば、研磨などによって半導体基板を薄くする場合、ある程度まで研磨が進むと半導体基板の強度が低下するので、それ以上は研磨することができなくなる。しかしながら、補強板を貼り合わせることによって半導体基板の強度が増し、更に研磨を進めることができる。その結果、薄い半導体基板を提供することができる。半導体基板が薄いと多くの利点がある。例えば、半導体基板が厚いと、半導体基板に貫通孔を形成する際、エッチング時間が長くなることでコストアップにつながるとともに、孔の形状をコントロールすることが困難となるが、半導体基板を薄くすることで上記問題点を回避できる。
本発明の半導体装置では、前記半導体基板と前記補強板との間には、光を受光するための画素領域が配置されていることが好ましい。
上記構成によれば、本発明の半導体装置をＣＣＤ固体撮像素子として構成することができる。
本発明の半導体装置では、前記補強板は、光を透過することが好ましい。
上記構成によれば、補強板を通して、光が画素領域に効率よく照射され得る。したがって、本発明の半導体装置をＣＣＤ固体撮像素子として構成した場合、上記補強板は、画素領域への光の照射を妨げることなく、半導体基板を補強することができる。
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、前記第一面とは反対側に位置する、前記半導体基板の第二面から、前記第一面側の電極パッドに達する貫通孔を前記半導体基板に設ける工程と、前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第二絶縁膜を形成する工程と、前記貫通孔の底面に重なるように形成されている第二絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴としている。
上記構成によれば、貫通孔の底面に重なるように形成されている第二絶縁膜のうち、貫通孔の底面の外周にかからない部分を除去し、当該第二絶縁膜が除去された領域を接続用開口として用いる。したがって、当該接続用開口は、確実に第二絶縁膜によって囲まれている。その結果、導電配線と半導体基板との間を絶縁することができる。
本発明の半導体装置の製造方法では、前記接続用開口を形成する工程は、前記半導体基板の第二面上に形成された第二絶縁膜上に、前記貫通孔を覆うようにフィルム状のレジスト膜を設ける工程と、前記フィルム状のレジスト膜の、前記半導体基板の第一面に対して垂直な方向からみて、前記貫通孔の底面と重なる領域よりも内側に開口を形成してエッチングマスクを設ける工程と、前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第二絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、を備えることが好ましい。
上記構成によれば、貫通孔の底面よりも小さい開口を有するフィルム状のレジスト膜を用いた異方性ドライエッチングによって、貫通孔の底面に重なるように形成されている第二絶縁膜が除去される。したがって、貫通孔内部の側面に形成された第二絶縁膜を除去することなく、貫通孔の底面に重なるように形成された第二絶縁膜のみを除去することができる。その結果、貫通孔内部の側面で半導体基板などが露出することなく、貫通孔内の導電配線と半導体基板との間の絶縁性を良好に保つことができる。また、上記構成によれば、貫通孔の側面が底面に対して９０度の角度にて形成されている場合でも、貫通孔の底面の絶縁膜のみを除去することができるので、半導体装置を小さくすることができる。
本発明の半導体装置の製造方法では、前記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜、あるいは電着材料によって形成される膜であることが好ましい。
上記構成によれば、導電配線と半導体基板とを絶縁することができる。
本発明の半導体装置の製造方法では、前記電着材料が、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。
上記構成によれば、第二絶縁膜を導電性材料上のみに形成することが可能になり、当該第二絶縁膜によって、導電配線と半導体基板とを絶縁することができる。例えば、電極パッドとＳｉ基板などの半導体基板とが露出している場合を考える。これらは共に導電性材料である。したがって、半導体基板および電極パッドに電流を流しているときに、電着材料を半導体基板および電極パッドに加えれば、半導体基板上と電極パッド上との両方に第二絶縁膜を形成することができる。
本発明の半導体装置の製造方法では、前記第二絶縁膜は、感光性樹脂膜であり、前記接続用開口を形成する工程は、貫通孔の底面に重なるように形成されている第二絶縁膜に対してフォトリソグラフィー処理を行うことにより、貫通孔の底面の外周にかからない領域の第二絶縁膜を除去して、前記電極パッドに達する接続用開口を形成する工程を備えることが好ましい。
上記構成によれば、所望の開口を有する第二絶縁膜を形成することができる。当該開口を形成する過程ではエッチングを用いることがないので、第二絶縁膜の下に別の絶縁膜が形成されている場合でも、当該別の絶縁膜を除去することなく、第二絶縁膜に所望の開口を形成することができる。したがって、電極パッドと半導体基板とを、より確実に絶縁することができる。
本発明の半導体装置の製造方法では、前記感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
上記構成によれば、上記感光性樹脂膜を用いて、所望の開口を有する第二絶縁膜を容易に形成することができる。
本発明の半導体装置の製造方法では、前記貫通孔を前記半導体基板に設ける工程と前記第二絶縁膜を形成する工程との間に、前記貫通孔の側面および底面上、ならびに前記半導体基板の第二面上に第三絶縁膜を形成する工程と、前記半導体基板の第一面に対して垂直な方向からみて、前記接続用開口と重なる領域にある前記第三絶縁膜をエッチングによって除去する工程と、を有することが好ましい。
上記構成によれば、導電配線と半導体基板との間を、第二絶縁膜および第三絶縁膜の２層の絶縁膜によって絶縁することになる。したがって、導電配線と半導体基板との間を第二絶縁膜のみによって絶縁する場合と比較して、導電配線と半導体基板との絶縁を、より確実にすることができる。
本発明の半導体装置の製造方法では、前記第三絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。
上記構成によれば、導電配線と半導体基板とを絶縁することができる。
本発明の半導体装置の製造方法では、前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に第二絶縁膜を形成する工程は、減圧された状態にて前記貫通孔を覆うように、前記半導体装置の第二面上に前記第二絶縁膜を貼り合せる工程と、前記第二絶縁膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記第二絶縁膜を、前記貫通孔を形成している側面および底面上に貼り付ける工程と、を備えることが好ましい。
上記構成によれば、上記第二絶縁膜によって隔てられた貫通孔の内部を減圧し、当該貫通孔の外部を加圧することによって、上記第二絶縁膜は、貫通孔の内部に向かって吸い込まれる。その結果、上記第二絶縁膜を、貫通孔の側面上および底面上に貼り付けることができる。また、一度に多数の貫通孔に対して、貫通孔の内部と外部との気圧差を形成することができるので、多数の貫通孔に対して、同時に第二絶縁膜を貼り付けることができる。
本発明の半導体装置の製造方法では、前記第三絶縁膜を除去する工程は、前記貫通孔を覆うようにマスク用の感光性樹脂膜を形成する工程と、前記マスク用の感光性樹脂に対してフォトリソグラフィー処理を行うことによって、前記半導体基板の第一面に対して垂直な方向からみて上記貫通孔の底面と重なる領域よりも内側に開口を有するエッチングマスクを形成する工程と、前記エッチングマスクを用いた異方性ドライエッチングによって、前記貫通孔の底面上に形成されている前記第三絶縁膜のうち、前記貫通孔の底面の外周にかからない領域を除去する工程と、を含むことが好ましい。
上記構成によれば、貫通孔の底面上に形成されている第三絶縁膜のうち、貫通孔の底面の外周にかからない領域を除去することができる。その結果、導電配線と半導体基板とを絶縁することができる。
本発明の半導体装置の製造方法では、前記マスク用の感光性樹脂膜は、減圧された状態にて前記貫通孔を覆うように形成された後、前記マスク用の感光性樹脂膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記貫通孔を形成している側面および底面上に貼り付けられることが好ましい。
上記構成によれば、上記マスク用の感光性樹脂によって隔てられた貫通孔の内部を減圧し、当該貫通孔の外部を加圧することによって、上記マスク用の感光性樹脂膜は、貫通孔の内部に向かって吸い込まれる。その結果、上記マスク用の感光性樹脂を、貫通孔の側面上および底面上に貼り付けることができる。また、一度に多数の貫通孔に対して、貫通孔の内部と外部との気圧差を形成することができるので、多数の貫通孔に対して、同時にマスク用の感光性樹脂膜を貼り付けることができる。マスク用の感光性樹脂膜が貫通孔の内部に貼り合わされれば、エッチングマスクと第三絶縁膜との距離が短くなる。そして、エッチングマスクと第三絶縁膜との距離が短くなれば、異方性ドライエッチングによって、より正確に、第三絶縁膜の所望の領域のみを除去することができる。
本発明の半導体装置の製造方法では、前記マスク用の感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
上記構成によれば、上記マスク用の感光性樹脂を用いて、所望の開口を有するエッチングマスクを容易に形成することができる。
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、前記第一面とは反対側に位置する、前記半導体基板の第二面から、前記第一絶縁膜に達する貫通孔を前記半導体基板に設ける工程と、前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第二絶縁膜を形成する工程と、前記半導体基板の第二面上に形成された第二絶縁膜上に、前記貫通孔を覆うようにフィルム状のレジスト膜を形成する工程と、前記フィルム状のレジスト膜の、前記半導体基板の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域よりも内側に開口を形成してエッチングマスクを設ける工程と、前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第一絶縁膜および第二絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴としている。
上記構成によれば、貫通孔の底面よりも小さい開口を有するフィルム状のレジスト膜を用いた異方性ドライエッチングによって、貫通孔の底面に重なるように形成されている第一絶縁膜および第二絶縁膜が除去される。したがって、貫通孔内部の側面に形成された第二絶縁膜を除去することなく、貫通孔の底面に重なるように形成された第一絶縁膜および第二絶縁膜のみを除去することができる。その結果、貫通孔内部の側面で半導体基板などが露出することなく、貫通孔内の導電配線と半導体基板との間の絶縁性を良好に保つことができる。また、上記構成によれば、貫通孔の側面が底面に対して９０度の角度にて形成されている場合でも、貫通孔の底面の絶縁膜のみを除去することができるので、半導体装置を小さくすることができる。
本発明の半導体装置の製造方法では、前記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。
上記構成によれば、導電配線と半導体基板とを絶縁することができる。
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、前記第一面とは反対側に位置する、前記半導体基板の第二面から、前記第一面側の第一絶縁膜に達する貫通孔を前記半導体基板に設ける工程と、前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第二絶縁膜を形成する工程と、前記半導体基板の第二面上に形成された第二絶縁膜上に、前記貫通孔を覆うようにフィルム状のレジスト膜を形成する工程と、前記フィルム状のレジスト膜の、前記半導体基板の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域よりも内側に開口を形成してエッチングマスクを設ける工程と、前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第一絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴としている。
上記構成によれば、貫通孔の底面よりも小さい開口を有するフィルム状のレジスト膜を用いた異方性ドライエッチングによって、貫通孔の底面に重なるように形成されている第一絶縁膜が除去される。したがって、貫通孔内部の側面に形成された第二絶縁膜を除去することなく、貫通孔の底面に重なるように形成された第一絶縁膜のみを除去することができる。その結果、貫通孔内部の側面で半導体基板などが露出することなく、貫通孔内の導電配線と半導体基板との間の絶縁性を良好に保つことができる。また、上記構成によれば、貫通孔の側面が底面に対して９０度の角度にて形成されている場合でも、貫通孔の底面の絶縁膜のみを除去することができるので、半導体装置を小さくすることができる。
本発明の半導体装置の製造方法では、前記第二絶縁膜は電着材料で形成されていることが好ましい。
さらに、本発明の半導体装置の製造方法では、前記電着材料は、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。
上記構成によれば、半導体基板などの導電性材料上にのみ第二絶縁膜を形成することができる。例えば、第一絶縁膜とＳｉ基板などの半導体基板とが露出している場合を考える。これらのうち、導電性材料であるのは半導体基板である。したがって、半導体基板に電流を流しているときに、電着材料を第一絶縁膜および半導体基板に加えれば、半導体基板上にのみ第二絶縁膜を形成することができる。
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、前記第一面とは反対側に位置する前記半導体基板の第二面から、前記第一面側の第一絶縁膜に達する貫通孔を前記半導体基板に設ける工程と、前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第三絶縁膜を形成する工程と、前記第三絶縁膜上に、前記貫通孔を覆うようにマスク用の感光性樹脂膜を形成する工程と、前記マスク用の感光性樹脂に対してフォトリソグラフィー処理を行うことによって、前記半導体基板の第一面に対して垂直な方向からみて上記貫通孔の底面と重なる領域よりも内側に開口を有するエッチングマスクを形成する工程と、前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第一絶縁膜と第三絶縁膜とからなる積層膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する開口を形成する工程と、前記エッチングマスクを剥離後、前記第三絶縁膜上に感光性樹脂膜からなる第二絶縁膜を形成する工程と、前記貫通孔の底面に重なるように形成されている第二絶縁膜に対してフォトリソグラフィー処理を行うことにより、貫通孔の底面の外周にかからない領域の第二絶縁膜を除去して、前記電極パッドに達する接続用開口を形成する工程と、前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴としている。
上記構成によれば、貫通孔の底面よりも小さい開口を有する感光性樹脂膜をエッチングマスクとして用いる異方性ドライエッチングによって、貫通孔の底面に重なるように形成されている、第一絶縁膜と第三絶縁膜とからなる積層膜を除去することができる。さらに、上記構成によれば、感光性樹脂膜を用いて第二絶縁膜が形成される。したがって、貫通孔内部の側面に形成された第三絶縁膜を除去することなく、所望の開口を有する第二絶縁膜を形成することができる。その結果、貫通孔内部の側面で半導体基板などが露出することなく、貫通孔内の導電配線と半導体基板との間の絶縁性を良好に保つことができる。また、上記構成によれば、貫通孔の側面が底面に対して９０度の角度にて形成されている場合でも、貫通孔の底面の絶縁膜のみを除去することができるので、半導体装置を小さくすることができる。
本発明の半導体装置の製造方法では、前記第二絶縁膜およびマスク用の感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
上記構成によれば、所望の開口を有する第二絶縁膜およびエッチングマスクを形成することができる。
本発明の半導体装置の製造方法では、前記第三絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることを特徴とする請求項２８または２９に記載の半導体装置の製造方法。
上記構成によれば、導電配線と半導体基板とを絶縁することができる。
本発明の半導体装置の製造方法では、前記マスク用の感光性樹脂膜は、減圧された状態にて前記貫通孔を覆うように形成された後、前記マスク用の感光性樹脂膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記貫通孔を形成している側面および底面上に貼り付けられることが好ましい。
上記構成によれば、上記マスク用の感光性樹脂によって隔てられた貫通孔の内部を減圧し、当該貫通孔の外部を加圧することによって、上記マスク用の感光性樹脂膜は、貫通孔の内部に向かって吸い込まれる。その結果、上記マスク用の感光性樹脂を、貫通孔の側面上および底面上に貼り付けることができる。また、一度に多数の貫通孔に対して、貫通孔の内部と外部との気圧差を形成することができるので、多数の貫通孔に対して、同時にマスク用の感光性樹脂膜を貼り付けることができる。
本発明の半導体装置の製造方法では、前記第三絶縁膜上に前記第二絶縁膜を形成する工程は、減圧された状態にて前記第二絶縁膜を貼りあわせて前記貫通孔を覆う工程と、前記第二絶縁膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記第二絶縁膜を、前記貫通孔を形成している側面および底面上に貼り付ける工程と、を含むことが好ましい。
上記構成によれば、上記第二絶縁膜によって隔てられた貫通孔の内部を減圧し、当該貫通孔の外部を加圧することによって、上記第二絶縁膜は、貫通孔の内部に向かって吸い込まれる。その結果、上記第二絶縁膜を、貫通孔の側面上および底面上に貼り付けることができる。また、一度に多数の貫通孔に対して、貫通孔の内部と外部との気圧差を形成することができるので、多数の貫通孔に対して、同時に第二絶縁膜を貼り付けることができる。
本発明の半導体装置の製造方法では、前記第一絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜によって形成されていることが好ましい。
上記構成によれば、電極パッドと半導体基板とを絶縁することができる。
本発明の半導体装置の製造方法では、前記貫通孔は、異方性プラズマエッチングによって形成されることが好ましい。
上記構成によれば、所望の貫通孔を形成することができる。
本発明の半導体装置の製造方法では、前記フィルム状のレジスト膜に形成される開口は、フォトリソグラフィーによって形成されることが好ましい。
上記構成によれば、貫通孔を覆うフィルム状のレジスト膜上の領域に、貫通孔の底面よりも小さい開口を容易に形成することができる。
本発明の半導体装置の製造方法では、前記貫通孔を半導体基板に設ける工程において、前記半導体基板の第一面側に、半導体基板を補強する補強板を設けることが好ましい。
上記構成によれば、半導体基板に補強板を設けることにより、半導体基板の強度を増すことができる。その結果、半導体基板を研磨などによって薄くする場合でも、半導体基板の強度が増しているので、半導体基板を薄く研磨することができる。その結果、薄い半導体基板を提供することができる。
本発明の半導体装置およびその製造方法では、以上のように、第一絶縁膜および第二絶縁膜の少なくとも一方に形成される接続用開口は、貫通孔の底面の外周にかからないように形成されている。
それゆえ、貫通孔の側面に形成されている絶縁膜をエッチングすることなく接続用開口を形成し得るので、信頼性の高い貫通電極を有する半導体装置およびその製造方法を提供することができるという効果を奏する。
本発明の一実施形態について図１〜１５、１９〜３７に基づいて説明すれば、以下の通りである。
〔実施の形態１〕
図１に、本実施の形態の半導体装置の電極部付近の断面構造を示す。
図１に示すように、本実施の形態の半導体装置は、半導体基板１の第一面（基板おもて面）に、第一絶縁膜２を介して、単層もしくは多層構造（通常は多層構造）の金属配線層が形成されている。この金属配線層上の所定の端子には図示しない半導体素子が接続されており、この半導体素子の信号入出力を行うための電極パッド３が形成されている。なお、図１においては、上記金属配線層に含まれる電極パッド３のみを記載している。さらに金属配線層の上には、酸化膜や窒化膜からなる保護膜４が形成されている。なお、上記半導体基板１の材料は特に限定されず、適宜公知の基板を用いることができる。例えば、Ｓｉ基板またはＧａＡｓ基板などを用いることができる。また、第一絶縁膜２の材料も特に限定されず、適宜公知の絶縁膜を用いることができる。例えば、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜によって形成されていることが好ましい。更に好ましくは、Ｓｉ酸化膜等の酸化膜を用いることが好ましい。
本実施の形態の半導体装置では、貫通電極は電極パッド３の領域に形成される。このため、半導体基板１において、電極パッド３直下には貫通孔が形成され、当該貫通孔の内部（側面および底面）と半導体基板１の第二面（基板うら面）とを覆うように第二絶縁膜５が形成されている。なお、上記第二絶縁膜５は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜、あるいは電着材料によって形成される膜、あるいは感光性樹脂膜であることが好ましい。また、上記電着材料としては、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂を用いることが好ましい。また、上記感光性樹脂膜としては、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜を用いることが好ましい。
また、半導体基板１の第一面に対して垂直な方向からみて、貫通孔の底面に少なくとも一部が重なるように設けられている第二絶縁膜５は、部分的に開口されている。つまり、上記第二絶縁膜５では、貫通孔の底面の外周にかからないように開口が形成されている。上記開口は、貫通孔の底面の外周にかからないように形成されていればよく、その形状などは特に限定されない。
上記貫通孔の内部から半導体基板１の第二面にかけて導電配線層６（導電配線）が形成され、貫通孔内部の導電配線層６が、貫通電極としての機能を有している。このとき、電極パッド３および導電配線層６は、第一絶縁膜２および第二絶縁膜５によって、半導体基板１に対して絶縁性が保たれている。
半導体基板１の第二面における導電配線層６は、外部入出力端子７（外部接続用端子）と接続されている。このとき、半導体基板１の第二面は保護膜８によって覆われ、外部入出力端子７のみが開口される。これにより、半導体基板１の第一面に存在する電極パッド３と、第二面に存在する外部入出力端子７とが、導電配線層６によって導通する。
本実施の形態の半導体装置の製造方法を、図７（ａ）〜（ｇ）を用いて、以下に説明する。図７（ａ）〜（ｇ）は、本実施の形態の半導体装置を製造するときの、各工程における電極部付近の断面構造を示している。
まず、図７（ａ）に示すように、半導体基板１の第二面上に、レジスト膜１１が形成される。上記レジスト膜１１には、後の工程において貫通孔を形成するための開口が形成されている。また、半導体基板１の第一面上に、第一絶縁膜２が形成され、当該第一絶縁膜２上に、電極パッド３を含む金属配線層および保護膜４が形成される。
上記半導体基板１の厚さは、特に限定するものではないが、裏面研磨などによって１００μｍ〜３００μｍに調節されていることが好ましい。これは、半導体基板１が厚すぎると、後工程で半導体基板１に貫通孔を形成する際、貫通孔が深くなりエッチング時間が長くなって処理能力が低下すると共にコストアップを招くことや、貫通孔の形状をコントロールすることが困難になるためである。それ故、半導体基板１の厚さをある程度薄くすることで、エッチングの深さを浅くしている。また逆に、半導体基板１が薄すぎると、破損の危険性が上昇したり、反りが発生しやすくなるなど、後工程での取り扱いが難しくなる。したがって、上記半導体基板１の厚さは、１００μｍ〜３００μｍに調節されていることが好ましい。また、上述したように、半導体基板１の第二面（研磨面）にレジストを添付し、第一面の電極パッド３に対応した位置を開口するようにレジストの露光・現像を行って、レジスト膜１１を形成する。上記レジスト膜１１は、半導体基板１に貫通孔を形成するためのドライエッチングにおいて、マスクとして機能する。なお、上記レジスト膜１１の形成方法は、特に限定されず、適宜公知の方法を用いることができる。また、上記レジスト膜１１の原料も特に限定されず、適宜公知のレジスト膜を用いることができる。
次に、図７（ｂ）に示すように、レジスト膜１１をマスクとして、半導体基板１をドライエッチングして貫通孔を形成する。ドライエッチングによって、半導体基板１、および電極パッド３直下の第一絶縁膜２がエッチングされて、電極パッド３の裏面が露出する。なお、エッチング後は、上記レジスト膜１１は剥離される。
次に、図７（ｃ）に示すように、貫通孔の側面、電極パッド３の裏面、および半導体基板１の第二面上に第二絶縁膜５が形成される。上記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜、あるいは電着材料によって形成される膜、あるいは感光性樹脂膜であることが好ましい。さらに、上記電着材料は、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。また、上記感光性樹脂膜としては、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜を用いることが好ましい。また、上記第二絶縁膜の形成方法も特に限定されず、適宜公知の方法によって形成することができる。例えば、第二絶縁膜がＳｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜である場合には、プラズマＣＶＤ法を用いて上記第二絶縁膜を形成することが好ましい。また、第二絶縁膜が電着材料である場合には、電着膜形成法によって上記第二絶縁膜を形成することが好ましい。例えば、上記第二絶縁膜として電着材料を用いれば、図１８（ａ）〜（ｃ）に示すようなノッチが形成された場合でも、ノッチ内に電着材料が被覆される。その結果、後述する図７（ｆ）において貫通孔内に導電配線層が形成されても、導電配線層と半導体基板との間の絶縁性が維持されるという利点を有する。
また、第二絶縁膜の形成方法としては、例えば、図１９に示す方法を用いることもできる。なお、当該方法を用いて第二絶縁膜を形成する場合には、第二絶縁膜５としては特に限定されないが、感光性樹脂膜であることが好ましい。上記感光性樹脂膜としても特に限定されないが、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。当該方法にて第二絶縁膜を形成する場合には、以下に示すように、第二絶縁膜が変形する変形工程を含む。したがって、上記変形工程では、第二絶縁膜は柔軟性を有していることが好ましい。したがって、第二絶縁膜として感光性樹脂を用いれば、上記変形工程の前に光を照射しないことによって、第二絶縁膜の柔軟性を保つことができる。その結果、貫通孔内部に、より密着して第二絶縁膜を貼り付けることができる。そして、貫通孔内部に密着させた後で上記第二絶縁膜に光を照射すれば、貫通孔の内部に密着した第二絶縁膜を形成することができる。さらに、光を照射するときにマスクを用いれば、第二絶縁膜に所望の開口（接続用開口）を形成することができる。
図１９（ａ）・（ｂ）に示す工程は、図７（ａ）・（ｂ）に示す工程と同じであるので、ここではその説明を省略する。第二絶縁膜の形成方法としては、まず、図１９（ｃ）に示すように、貫通孔の開口部を覆うようにして、半導体基板１の第二面上に第二絶縁膜５が貼り付けられる。
次に、図１９（ｄ）に示すように、減圧下においてシート状の第二絶縁膜５を半導体基板１の第二面に貼り合せた後、加圧して貫通孔の外側（加圧）と内側（減圧）の圧差を利用して、シート状の第二絶縁膜５を半導体基板１の第二面側の表面、および貫通孔内壁に被覆して貼り合せることによって形成することができる。なお、この場合、第二絶縁膜５および半導体基板１を加熱して、変形しやすい状態にしておくことが好ましい。
貫通孔の外側と内側とに圧差を形成する方法としては特に限定されない。例えば、真空ラミネータを用いて減圧環境を形成し、当該減圧環境下において第二絶縁膜５を半導体基板１の第二面に貼り合わせる。このとき、貫通孔の内部は、第二絶縁膜５および電極パッド３によって密閉されているので、真空状態となる。なお、このとき、第二絶縁膜５と半導体基板１の第二面との間で気泡が発生することを防ぐために、プレス機構を用いて、半導体装置を、加熱（例えば、３０〜２５０℃）および加圧（例えば、１０Ｋ〜２０ＭＰａ）しておくことが好ましい。なお、貫通孔の内部の真空度としては１００Ｋ〜１Ｐａであることが好ましい。上述したように、減圧環境下において第二絶縁膜５を半導体基板１の第二面に張り合わせたあと、貫通孔の外部を加圧すればよい。当該加圧方法としては特に限定されないが、例えば、窒素などの不活性ガスを貫通孔の外部に加えればよい。これによって第二絶縁膜５は貫通孔の内部に引き込まれ、その結果、貫通孔の内部に第二絶縁膜５を貼り合わせることができる。
なお、当該方法は、第二絶縁膜５に限らず、あらゆる膜の形成方法として用いることができる。当該方法は、所望の構成を膜状に形成したあとで当該構成を構造体上に貼り付けるので、貫通孔の内部などに代表される複雑な形状を有する構造体の上に、均等な膜厚を有する膜を形成することができる。つまり、構造体の形状によらず、当該構造体のあらゆる箇所の上に、均等な厚さを有する膜を形成することができる。その結果、例えば、半導体装置内の構成を確実に絶縁することが可能である。また、当該方法によって、エッチングマスク等を形成すれば、保護したい箇所を確実に保護することが可能である。
次に、図７（ｄ）に示すように、上記貫通孔の開口面を覆うようにレジスト膜１２が形成される。上記レジスト膜１２は、フィルム状であることが好ましく、その厚さは特に限定されない。また、上記レジスト膜１２の材料は特に限定されず、適宜公知のレジスト膜を用いることができる。例えば、エポキシ系などの感光性樹脂を用いることが好ましい。当該レジスト膜１２には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成される。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーによって形成されることが好ましい。
上述したように、本実施の形態の半導体装置の製造方法においては、レジスト膜１２の、貫通孔の底面と重なる領域の内側に開口が形成されている。ここで、「レジスト膜の、貫通孔の底面と重なる領域」とは、上記貫通孔の底面の外周から、当該貫通孔の底面に対して垂線を引いた場合、当該垂線と上記レジスト膜１２との接点によって囲まれる領域のことである。そして、上記開口は、当該領域よりも内側に形成されている。
レジスト膜１２に形成される開口について、図１０（ａ）を用いて、さらに詳細に説明する。図１０（ａ）に示すように、本実施の形態の半導体装置の製造方法では、レジスト膜１２において、貫通孔の底面と重なる領域の内側に開口が形成される。つまり、上記開口は、貫通孔の底面の外周から、当該底面に対して垂線を引いた場合、当該垂線とレジスト膜１２との接点によって囲まれる領域（レジスト膜１２の領域であって、矢印６０に相当する領域）の内側に形成されている。したがって、本実施の形態においてレジスト膜１２に形成される開口としては、矢印５０に相当する領域の開口などが含まれる。矢印５０に相当する領域の開口を有する場合、後段の異方性ドライエッチングにて第二絶縁膜５を除去しようとすれば、矢印５０にて示す領域と重なる第二絶縁膜５の領域が除去される。したがって、貫通孔の側面に形成されている第二絶縁膜５を除去することなく、貫通孔の底面に重なるように形成された第二絶縁膜５のみを除去することができる。仮に、矢印７０に相当する領域の開口を有すれば、矢印７０にて示す領域と重なる第二絶縁膜５が除去される。したがって、貫通孔の側面に形成されている第二絶縁膜５も除去されて、その結果、半導体基板１が露出することになる。したがって、レジスト膜１２において、上記矢印７０に相当する領域に形成される開口は、本願発明の範囲に含まれない。
次に、図７（ｅ）に示すように、異方性ドライエッチングを行うことによって、電極パッド３の裏面と導電配線とを隔てる第二絶縁膜５が部分的に除去される。このとき除去される第二絶縁膜５の部分は、貫通孔の底面よりも内側の領域である。その大きさは、貫通孔の底面よりも小さければよく、特に限定されない。また、その形状も特に限定されない。上記レジスト膜１２を用いて第二絶縁膜５を除去することによって、貫通孔の側面に設けられた第二絶縁膜５をエッチングすることなく、電極パッド３の裏面上に形成された第二絶縁膜５のみを除去することができる。また、この後、半導体基板１の裏面にバリアメタル層、および電解メッキのためのシードメタル層が形成される（図示せず）。上記バリアメタル層およびシードメタル層の形成方法は特に限定されず、適宜公知の方法によって形成され得る。例えば、スパッタ法またはＣＶＤ法などによって形成することができる。
上述したように第二絶縁膜５が感光性樹脂膜である場合、上記図７（ｄ）・（ｅ）にて説明した工程は、別の工程に置き換えることができる。以下に、上記別の工程を、図１９（ｅ）を用いて説明する。図１９（ｅ）に示すように、第二絶縁膜５には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成される。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーの露光・現像によって形成されることが好ましい。このとき開口される部分の大きさは、貫通孔の底面よりも小さければよく、特に限定されない。また、その形状も特に限定されない。
フォトリソグラフィーによって開口を形成する場合には、貫通孔の底面上に形成された第二絶縁膜に照射する光を制限するような遮光マスクを用いればよい。つまり、第二絶縁膜５中の上記開口を形成したい領域にのみ、光を照射しないような遮光マスクを用いればよい。例えば、当該遮光マスクは、図１０（ａ）〜図１０（ｃ）におけるレジスト膜１２に形成される開口の位置に形成されてもよい。
また、第二絶縁膜５として感光性樹脂膜を用いれば、第二絶縁膜５をエッチングする必要がなく、電極パッド３の裏面上に形成された第二絶縁膜５を部分的に除去・開口する必要もない。
次に、図７（ｆ）に示すように、電極パッド３の裏面と後に形成される外部接続端子とを電気的に接続する再配線パターンとして機能する導電配線層６が、上記シードメタル層上に形成される。なお、図１９（ｆ）に示す工程は、図７（ｆ）に示す工程と同じである。上記導電配線層６の形成方法は特に限定されず、適宜公知の方法を用いることができる。例えば、電解銅メッキなどによって形成することができる。
上記導電配線層６の具体的な形成方法としては、まず、半導体基板１の裏面にレジストを塗布し、当該レジストを通常のフォトリソ工程にて露光・現像することによって、再配線パターンが形成される。なお、貫通孔が設けられた半導体基板１に対して、液状のレジストを塗布することが困難である場合には、レジストとしてフィルム状レジストなどを用いることもできる。続いて、上記シードメタル層を陰極として電解銅メッキを行うことによって、上記レジストの開口部分にあたる再配線パターンの膜厚が増加し、導電配線層６が形成される。このとき、上記導電配線層６の膜厚は、特に限定されない。例えば、後工程で外部入出力端子として半田ボールを搭載するためには、膜厚は１０μｍであることが好ましい。その後、レジストが除去されるとともに、不要なシードメタル層とバリアメタル層とが、エッチングによって除去される。なお、フォトリソ工程によって再配線パターンを形成する工程と電解銅メッキを行う工程とは、行う順番を逆にすることもできる。即ち、まず、半導体基板１の裏面全面に形成されたシードメタル層の上に、電解銅メッキなどによって導電配線層が形成される。次に、再配線パターンのレジストを残し、かつ再配線パターン以外のレジストが除去されるように、レジストを通常のフォトリソ工程にて露光・現像することによって、再配線パターンが形成される。その後、不要な銅メッキ層、シードメタル層およびバリアメタル層が、エッチングによって除去される。
次に、図７（ｇ）に示すように、半導体基板１の裏面全体に感光性絶縁樹脂によって保護膜８が形成される。なお、図１９（ｇ）に示す工程は、図７（ｇ）に示す工程と同じである。上記感光性絶縁樹脂としては特に限定されず、適宜公知の感光性絶縁樹脂を用いることができる。その後、保護膜８に、外部接続端子の形成部が開口される。当該開口部の形成方法は、特に限定されず、適宜公知の方法によって形成することができる。例えば、フォトリソ工程において露光・現像することによって、上記開口部を形成することができる。そして、上記保護膜８の開口部に、外部入力端子となる半田ボールを搭載して、個別の半導体チップにダイシングすることによって、本実施の形態の半導体装置が完成する。
なお、図７（ｅ）〜（ｇ）では、バリアメタル層およびシードメタル層を記載していないが、上記工程において形成されたバリアメタル層９およびシードメタル層１０を図１２（ａ）〜（ｄ）に示す。図１２（ａ）〜（ｄ）に示すように、第二絶縁膜５が部分的に除去されたあと、半導体基板１の裏面にバリアメタル層９が形成され、さらに当該バリアメタル９層上にシードメタル層１０が形成される。
〔実施の形態２〕
以下に、本実施の形態の半導体装置について説明する。なお、本実施の形態において説明すること以外の構成は、実施の形態１と同じである。また、説明の便宜上、実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図２に、本発明の他の実施の形態の半導体装置の電極部付近の断面構造を示す。
図２に示すように、本実施の形態の半導体装置でも、貫通電極は電極パッド３の領域に形成される。このため、半導体基板１において、電極パッド３直下には貫通孔が形成されている。上記貫通孔の側面と半導体基板１の第二面とを覆うように第二絶縁膜５が形成されるとともに、上記貫通孔の底面に重なるように第一絶縁膜２および第二絶縁膜５が形成されている。なお、上記第二絶縁膜５は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。
また、半導体基板１の第一面に対して垂直な方向からみて、貫通孔の底面に少なくとも一部が重なるように設けられている第一絶縁膜２および第二絶縁膜５は、部分的に開口されている。つまり、上記第一絶縁膜２および第二絶縁膜５では、貫通孔の底面の外周にかからないように開口が形成されている。上記開口は、貫通孔の底面の外周にかからないように形成されていればよく、その形状などは特に限定されない。
本実施の形態の半導体装置においても、導電配線層６、保護膜８および外部入出力端子７などが形成されているが、実施の形態１と同じであるので、その説明は省略する。
本実施の形態の半導体装置の製造方法を、図８（ａ）〜（ｇ）を用いて、以下に説明する。なお、図８（ａ）・（ｆ）・（ｇ）に示される工程は、それぞれ実施の形態１において図７（ａ）・（ｆ）・（ｇ）に示される工程と同じである。したがって、これらの工程についての説明は、省略する。
本実施の形態の半導体装置の製造方法では、図８（ｂ）に示すように、レジスト膜１１をマスクとして、半導体基板１をドライエッチングして貫通孔を形成する。ドライエッチングによって、半導体基板１のみがエッチングされる。つまり、電極パッド３直下の第一絶縁膜２は残される。なお、エッチング後は、上記レジスト膜１１は剥離される。
次に、８（ｃ）に示すように、貫通孔の側面、貫通孔内部の第一絶縁膜２、および半導体基板１の第二面上に第二絶縁膜５が形成される。上記第二絶縁膜の形成方法は特に限定されないが、プラズマＣＶＤ法などを用いて形成されることが好ましい。また、上記第二絶縁膜５は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。以上のように第二絶縁膜５を形成することによって、電極パッド３の直下において電極パッド３と貫通孔の底面とを隔てる絶縁膜は、第一絶縁膜２および第二絶縁膜５となる。これによって、貫通電極の絶縁性を更に高めることができる。
次に、図８（ｄ）に示すように、上記貫通孔の開口面を覆うようにレジスト膜１２が形成される。上記レジスト膜１２は、フィルム状であることが好ましく、その厚さは特に限定されない。また、上記レジスト膜１２の材料は特に限定されず、適宜公知のレジスト膜を用いることができる。例えば、エポキシ系などの感光性樹脂を用いることが好ましい。当該レジスト膜１２には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成される。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーによって形成されることが好ましい。レジスト膜１２に形成される開口について、図１０（ｂ）を用いて、その詳細を図示した。本願実施の形態における開口は、貫通孔の底面の外周から、当該底面に対して垂線を引いた場合、当該垂線とレジスト膜１２との接点によって囲まれる領域（レジスト膜１２の領域であって、矢印６０に相当する領域）の内側に形成されている。したがって、本実施の形態においてレジスト膜１２に形成される開口としては、矢印５０に相当する領域の開口などが含まれる。矢印５０に相当する領域の開口を有する場合、後段の異方性ドライエッチングにて第一絶縁膜２および第二絶縁膜５を除去しようとすれば、矢印５０にて示す領域と重なる第一絶縁膜２および第二絶縁膜５の領域が除去される。したがって、貫通孔の側面に形成されている第二絶縁膜５を除去することなく、貫通孔の底面に重なるように形成された第一絶縁膜２および第二絶縁膜５のみを除去することができる。仮に、矢印７０に相当する領域の開口を有すれば、矢印７０にて示す領域と重なる第二絶縁膜５が除去される。したがって、貫通孔の側面に形成されている第二絶縁膜５も除去されて、その結果、半導体基板１が露出することになる。したがって、レジスト膜１２において、上記矢印７０に相当する領域に形成される開口は、本願発明の範囲に含まれない。
次に、図８（ｅ）に示すように、異方性ドライエッチングを行うことによって、電極パッド３の裏面と導電配線とを隔てる第一絶縁膜２および第二絶縁膜５が部分的に除去される。このとき除去される第一絶縁膜２および第二絶縁膜５の部分は、貫通孔の底面よりも内側の領域である。その大きさは、貫通孔の底面よりも小さければよく、特に限定されない。また、その形状も特に限定されない。上記レジスト膜１２を用いて第一絶縁膜２および第二絶縁膜５を除去することによって、貫通孔の側面に設けられた第二絶縁膜５をエッチングすることなく、電極パッド３の裏面上に形成された第一絶縁膜２および第二絶縁膜５のみを除去することができる。また、この後、半導体基板１の裏面にバリアメタル層、および電解メッキのためのシードメタル層が形成される（図示せず）。上記バリアメタル層およびシードメタル層の形成方法は特に限定されず、適宜公知の方法によって形成され得る。例えば、スパッタ法またはＣＶＤ法などによって形成することができる。
また、上述したように、この後の工程、つまり図８（ｆ）・（ｇ）に示される工程は、図７（ｆ）・（ｇ）に示される工程と同じであるので、その説明は省略することとする。
なお、図８（ｅ）〜（ｇ）では、バリアメタル層およびシードメタル層を記載していないが、上記工程において形成されたバリアメタル層９およびシードメタル層１０を図１３（ａ）〜（ｄ）に示す。図１３（ａ）〜（ｄ）に示すように、第二絶縁膜５が部分的に除去されたあと、半導体基板１の裏面にバリアメタル層９が形成され、さらに当該バリアメタル層９上にシードメタル層１０が形成される。
〔実施の形態３〕
以下に、本実施の形態の半導体装置について説明する。なお、本実施の形態において説明すること以外の構成は、実施の形態１と同じである。また、説明の便宜上、実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図３に、本発明の他の実施の形態の半導体装置の電極部付近の断面構造を示す。
図３に示すように、本実施の形態の半導体装置でも、貫通電極は電極パッド３の領域に形成される。このため、半導体基板１において、電極パッド３直下には貫通孔が形成されている。上記貫通孔の側面と半導体基板１の第二面とを覆うように第二絶縁膜５が形成されるとともに、上記貫通孔の底面に重なるように第一絶縁膜２が形成されている。なお、上記第二絶縁膜５は、電着材料で形成されていることが好ましい。また、上記電着材料としては、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。上記第二絶縁膜５が、電着材料で形成されることにより、貫通孔の底面にある第一絶縁膜２上に第二絶縁膜５を形成することなく、半導体基板１の第二面上および貫通孔の側面にのみ第二絶縁膜５を形成することができる。
また、半導体基板１の第一面に対して垂直な方向からみて、貫通孔の底面に少なくとも一部が重なるように設けられている第一絶縁膜２は、部分的に開口されている。つまり、上記第一絶縁膜２では、貫通孔の底面の外周にかからないように開口が形成されている。上記開口は、貫通孔の底面の外周にかからないように形成されていればよく、その形状などは特に限定されない。
本実施の形態の半導体装置においても、導電配線層６、保護膜８および外部入出力端子７などが形成されているが、実施の形態１と同じであるので、その説明は省略する。
本実施の形態の半導体装置の製造方法を、図９（ａ）〜（ｇ）を用いて、以下に説明する。なお、図９（ａ）・（ｂ）・（ｆ）・（ｇ）に示される工程は、それぞれ実施の形態２において図８（ａ）・（ｂ）・（ｆ）・（ｇ）に示される工程と同じである。したがって、これらの工程についての説明は、省略することとする。
本実施の形態の半導体装置の製造方法では、図９（ｃ）に示すように、貫通孔の側面、および半導体基板１の第二面上に第二絶縁膜５が形成される。上記第二絶縁膜５は、電着材料にて形成されることが好ましい。さらに、上記電着材料は、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。上記第二絶縁膜は、電着膜形成法によって形成されることが好ましい。以上のようにして第二絶縁膜５が形成される。したがって、貫通孔の底面には第一絶縁膜２が残存するため、貫通孔の底面には第二絶縁膜５が形成されない。その結果、電極パッド３と貫通孔の底面とは、第一絶縁膜２のみによって隔てられている。また、上記第二絶縁膜２として電着材料を用いれば、ノッチが形成された場合でも、ノッチ内に電着材料が被覆される。その結果、貫通孔内に導電配線層が形成されても、導電配線層と半導体基板との間の絶縁性が維持されるという利点を有する。
次に、図９（ｄ）に示すように、上記貫通孔の開口面を覆うようにレジスト膜１２が形成される。上記レジスト膜１２は、フィルム状であることが好ましく、その厚さは特に限定されない。また、上記レジスト膜１２の材料は特に限定されず、適宜公知のレジスト膜を用いることができる。例えば、エポキシ系などの感光性樹脂を用いることが好ましい。当該レジスト膜１２には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成される。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーによって形成されることが好ましい。レジスト膜１２に形成される開口について、図１０（ｃ）を用いて、その詳細を図示した。本願実施の形態における開口は、貫通孔の底面の外周から、当該底面に対して垂線を引いた場合、当該垂線とレジスト膜１２との接点によって囲まれる領域（レジスト膜１２の領域であって、矢印６０に相当する領域）の内側に形成されている。したがって、本実施の形態においてレジスト膜１２に形成される開口としては、矢印５０に相当する領域の開口などが含まれる。矢印５０に相当する領域の開口を有する場合、後段の異方性ドライエッチングにて第一絶縁膜２を除去しようとすれば、矢印５０にて示す領域と重なる第一絶縁膜２の領域が除去される。したがって、貫通孔の側面に形成されている第二絶縁膜５を除去することなく、貫通孔の底面に重なるように形成された第一絶縁膜２のみを除去することができる。仮に、矢印７０に相当する領域の開口を有すれば、矢印７０にて示す領域と重なる第二絶縁膜５が除去される。したがって、貫通孔の側面に形成されている第二絶縁膜５も除去されて、その結果、半導体基板１が露出することになる。したがって、レジスト膜１２において、上記矢印７０に相当する領域に形成される開口は、本願発明の範囲に含まれない。
次に、図９（ｅ）に示すように、異方性ドライエッチングを行うことによって、電極パッド３の裏面と導電配線とを隔てる第一絶縁膜２が部分的に除去される。このとき除去される第一絶縁膜２の部分は、貫通孔の底面よりも内側の領域である。その大きさは、貫通孔の底面よりも小さければよく、特に限定されない。また、その形状も特に限定されない。上記レジスト膜１２を用いて第一絶縁膜２を除去することによって、貫通孔の側面に設けられた第二絶縁膜５をエッチングすることなく、電極パッド３の裏面上に形成された第一絶縁膜２のみを除去することができる。また、この後、半導体基板１の裏面にバリアメタル層、および電解メッキのためのシードメタル層が形成される（図示せず）。上記バリアメタル層およびシードメタル層の形成方法は特に限定されず、適宜公知の方法によって形成され得る。例えば、スパッタ法またはＣＶＤ法などによって形成することができる。
また、上述したように、この後の工程、つまり図９（ｆ）・（ｇ）に示される工程は、図８（ｆ）・（ｇ）に示される工程と同じであるので、その説明は省略することとする。
なお、図９（ｅ）〜（ｇ）では、バリアメタル層およびシードメタル層を記載していないが、上記工程において形成されたバリアメタル層９およびシードメタル層１０を図１４（ａ）〜（ｄ）に示す。図１４（ａ）〜（ｄ）に示すように、第二絶縁膜５が部分的に除去されたあと、半導体基板１の裏面にバリアメタル層９が形成され、さらに当該バリアメタル層９上にシードメタル層１０が形成される。
〔実施の形態４〕
以下に、本実施の形態の半導体装置について説明する。なお、本実施の形態において説明すること以外の構成は、実施の形態１と同じである。また、説明の便宜上、実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図２０に、本発明の他の実施の形態の半導体装置の電極部付近の断面構造を示す。
図２０に示すように、本実施の形態の半導体装置でも、貫通電極は電極パッド３の領域に形成される。このため、半導体基板１において、電極パッド３直下には貫通孔が形成されている。上記貫通孔の側面と半導体基板１の第二面とを覆うように第二絶縁膜５形成されるとともに、上記貫通孔の底面に重なるように第三絶縁膜１３が形成されている。なお、上記第三絶縁膜１３は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。上記第二絶縁膜５は、感光性樹脂膜で形成されており、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
また、半導体基板１の第一面に対して垂直な方向からみて、貫通孔の底面に少なくとも一部が重なるように設けられている第一絶縁膜２および第二絶縁膜５は、部分的に開口されている。つまり、上記第一絶縁膜２および第二絶縁膜５では、貫通孔の底面の外周にかからないように開口が形成されている。上記開口は、貫通孔の底面の外周にかからないように形成されていればよく、その形状などは特に限定されない。
本実施の形態の半導体装置においても、導電配線層６、保護膜８および外部入出力端子７などが形成されているが、実施の形態１と同じであるので、その説明は省略する。
本実施の形態の半導体装置の製造方法を、図２１（ａ）〜図２１（ｄ）および図２２（ａ）〜図２２（ｅ）を用いて、以下に説明する。なお、図２１（ａ）・（ｂ）に示される工程は、それぞれ実施の形態１において図７（ａ）・（ｂ）に示される工程と同じである。したがって、これらの工程についての説明は、省略する。
本実施の形態の半導体装置の製造方法では、図２１（ｂ）に示す貫通孔に対して、図２１（ｃ）に示すように、貫通孔の側面、底面、および半導体基板１の第二面上に第三絶縁膜１３が形成される。上記第三絶縁膜１３の形成方法は特に限定されないが、プラズマＣＶＤ法などを用いて形成されることが好ましい。また、上記第三絶縁膜１３は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。
次に、図２１（ｄ）に示すように、半導体基板１の第二面、及び貫通孔内壁と底面に形成された第三絶縁膜１３をＡｒ、Ｘｅ等のイオンを用いて異方性エッチングし、貫通孔内部の側面に形成された第三絶縁膜１３を除去することなく、貫通孔の底面に重なるように形成された第三絶縁膜１３のみを除去する。
次に、図２２（ａ）に示すように、上記貫通孔の開口面を覆うように第二絶縁膜５が形成される。貫通孔の開口部を覆うようにして、半導体基板１の第二面上に第二絶縁膜５が貼り付けられる。上記第二絶縁膜５としては特に限定されないが、観光性樹脂膜であることが好ましい。また、感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
次に、図２２（ｂ）に示すように、減圧下においてシート状の第二絶縁膜５を半導体基板１の第二面に貼り合せた後、加圧して貫通孔の外側（加圧）と中側（減圧）の圧差を利用して、シート状の第二絶縁膜５を半導体基板１の第二面側の表面、および貫通孔内壁に被覆して貼り合せる。このとき、第二絶縁膜５および半導体基板１を加熱し、変形しやすい状態にしておくことが好ましい。また、上記第二絶縁膜５の形状としては特に限定されないが、シート状であることが好ましく、その厚さは特に限定されない。
次に、図２２（ｃ）に示すように、当該第二絶縁膜５には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成される。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーの露光・現像によって形成されることが好ましい。このとき開口される部分の大きさは、貫通孔の底面よりも小さければよく、特に限定されない。また、その形状も特に限定されない。以上のように、第二絶縁膜５と第三絶縁膜１３とを併用すれば、貫通電極の絶縁性を更に高めることができる。
また、この後、図２２（ｄ）・（ｅ）に示すように、半導体基板１の裏面にバリアメタル層、および電解メッキのためのシードメタル層が形成される（図示せず）。上記バリアメタル層およびシードメタル層の形成方法は特に限定されず、適宜公知の方法によって形成され得る。例えば、スパッタ法またはＣＶＤ法などによって形成することができる。
また、上述したように、この工程、つまり図２２（ｄ）・（ｅ）に示される工程は、図７（ｆ）・（ｇ）に示される工程と同じであるので、その説明は省略することとする。
〔実施の形態５〕
以下に、本実施の形態の半導体装置について説明する。なお、本実施の形態において説明すること以外の構成は、実施の形態１と同じである。また、説明の便宜上、実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図２３に、本発明の他の実施の形態の半導体装置の電極部付近の断面構造を示す。
図２３に示すように、本実施の形態の半導体装置でも、貫通電極は電極パッド３の領域に形成される。このため、半導体基板１において、電極パッド３直下には貫通孔が形成されている。上記貫通孔の側面と半導体基板１の第二面とを覆うように第三絶縁膜１３と第二絶縁膜５とが形成されるとともに、上記貫通孔の底面に重なるように第三絶縁膜１３と第二絶縁膜５とが形成されている。なお、上記第三絶縁膜１３は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜、あるいは電着材料膜であることが好ましい。上記第二絶縁膜５は、感光性樹脂膜で形成されており、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。また、上記電着材料としては、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。上記第三絶縁膜１３と第二絶縁膜５とが積層膜として形成されることにより、貫通電極の絶縁性を更に高めることができる。
また、半導体基板１の第一面に対して垂直な方向からみて、貫通孔の底面に少なくとも一部が重なるように設けられている第三絶縁膜１３は、部分的に開口されている。つまり、上記第三絶縁膜１３では、貫通孔の底面の外周にかからないように、内側に開口が形成されている。上記開口は、貫通孔の底面の外周にかからないように形成されていればよく、その形状などは特に限定されない。
本実施の形態の半導体装置においても、導電配線層６、保護膜８および外部入出力端子７などが形成されているが、実施の形態１と同じであるので、その説明は省略する。
本実施の形態の半導体装置の製造方法を、図２４（ａ）〜図２４（ｇ）、図２５（ａ）〜図２５（ｅ）を用いて、以下に説明する。なお、図２４（ａ）・（ｂ）・（ｃ）、図２５（ａ）・（ｂ）・（ｃ）・（ｄ）・（ｅ）に示される工程は、それぞれ図２１（ａ）・（ｂ）・（ｃ）、図２２（ａ）・（ｂ）・（ｃ）・（ｄ）・（ｅ）に示される工程と同じである。したがって、これらの工程についての説明は、省略することとする。
本実施の形態の半導体装置の製造方法では、図２４（ｃ）に示すように、貫通孔の側面、および半導体基板１の第二面上に第三絶縁膜１３が形成される。上記第三絶縁膜１３は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜、あるいは電着材料膜であることが好ましい。また、上記電着材料としては、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。上記電着材料膜は、電着膜形成法によって形成されることが好ましい。以上のようにして第三絶縁膜１３が形成される。したがって、貫通孔の底面には第三絶縁膜１３が形成される。その結果、電極パッド３と貫通孔の底面とは、第三絶縁膜１３のみによって隔てられている。また、上記第三絶縁膜１３として電着材料を用いれば、ノッチが形成された場合でも、ノッチ内に電着材料が被覆される。その結果、貫通孔内に導電配線層が形成されても、導電配線層と半導体基板との間の絶縁性が維持されるという利点を有する。
次に、図２４（ｄ）に示すように、上記貫通孔の開口面を覆うように第二絶縁膜５が形成される。貫通孔の開口部を覆うようにして、半導体基板１の第二面上に第二絶縁膜５が貼り付けられる。第二絶縁膜５としては特に限定されないが、感光性樹脂膜であることが好ましい。上記感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
次に、図２４（ｅ）に示すように、減圧下においてシート状の第二絶縁膜５を半導体基板１の第二面に貼り合せた後、加圧して貫通孔の外側（加圧）と中側（減圧）の圧差を利用して、シート状の第二絶縁膜５を半導体基板１の第二面側の表面、および貫通孔内壁に被覆して貼り合せる。このとき、第二絶縁膜５および半導体基板１を加熱し、変形しやすい状態にしておくことが好ましい。また、上記第二絶縁膜５の形状としては特に限定されないが、シート状であることが好ましく、その厚さは特に限定されない。
次に、図２４（ｆ）に示すように、当該第二絶縁膜５には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成されてエッチングマスクとして機能する。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーの露光・現像によって形成されることが好ましい。このとき開口される部分の大きさは、貫通孔の底面よりも小さければよく、特に限定されない。その形状も特に限定されない。
次に、図２４（ｇ）に示すように、上記エッチングマスクを用いて異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第三絶縁膜１３を除去して、貫通孔の底面の外周にかからないように、電極パッド３に達する接続用開口を形成する。上記エッチングマスクは、公知の方法によって剥離されて除去されることが好ましい。
次に、図２５（ａ）・（ｂ）・（ｃ）に示すように、図２４（ｄ）・（ｅ）・（ｆ）に示した工程と同様の工程によって、前記第二絶縁膜５を形成する。以上のようにして、第二絶縁膜５と第三絶縁膜１３とを併用することによって、貫通電極の絶縁性を更に高めることができる。
また、この後、図２５（ｄ）・（ｅ）に示すように、半導体基板１の裏面にバリアメタル層、および電解メッキのためのシードメタル層が形成される（図示せず）。上記バリアメタル層およびシードメタル層の形成方法は特に限定されず、適宜公知の方法によって形成され得る。例えば、スパッタ法またはＣＶＤ法などによって形成することができる。
また、上述したように、この工程、つまり図２５（ｄ）・（ｅ）に示される工程は、図７（ｆ）・（ｇ）に示される工程と同じであるので、その説明は省略する。
〔実施の形態６〕
以下に、本実施の形態の半導体装置について説明する。なお、本実施の形態において説明すること以外の構成は、実施の形態１と同じである。また、説明の便宜上、実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図２６に、本発明の他の実施の形態の半導体装置の電極部付近の断面構造を示す。
図２６に示すように、本実施の形態の半導体装置でも、貫通電極は電極パッド３の領域に形成される。このため、半導体基板１において、電極パッド３直下には貫通孔が形成されている。上記貫通孔の側面と半導体基板１の第二面とを覆うように第三絶縁膜１３と第二絶縁膜５とが形成されるとともに、上記貫通孔の底面に重なるように第三絶縁膜１３、第二絶縁膜５および第一絶縁膜２が形成されている。なお、上記第三絶縁膜１３は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。上記第二絶縁膜５は、感光性樹脂膜であることが好ましく、上記感光性樹脂膜としては、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。また、上記第一絶縁膜２としては、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。上記第三絶縁膜１３と第二絶縁膜５の積層膜、および第一絶縁膜２が形成されることにより、貫通電極の絶縁性を更に高めることができる。
また、半導体基板１の第一面に対して垂直な方向からみて、貫通孔の底面に少なくとも一部が重なるように設けられている第三絶縁膜１３、第二絶縁膜５および第一絶縁膜２は、部分的に開口されている。つまり、貫通孔の底面の外周にかからないように内側に開口が形成されている。上記開口は、貫通孔の底面の外周にかからないように形成されていればよく、その形状などは特に限定されない。
本実施の形態の半導体装置においても、導電配線層６、保護膜８および外部入出力端子７などが形成されているが、実施の形態１と同じであるので、その説明は省略する。
本実施の形態の半導体装置の製造方法を、図２７（ａ）〜図２７（ｇ）および図２８（ａ）〜図２８（ｅ）を用いて、以下に説明する。なお、図２７（ａ）・（ｂ）、図２８（ａ）・（ｂ）・（ｃ）・（ｄ）・（ｅ）に示される工程は、図２４（ａ）・（ｂ）、図２５（ａ）・（ｂ）・（ｃ）・（ｄ）・（ｅ）に示される工程と同じである。したがって、これらの工程についての説明は、省略することとする。
本実施の形態の半導体装置の製造方法では、図２７（ｂ）に示すように、レジスト膜１１をマスクとして、半導体基板１をドライエッチングして貫通孔を形成する。ドライエッチングによって、半導体基板１がエッチングされて、電極パッド３裏面の第一絶縁膜２が露出する。なお、エッチング後は、上記レジスト膜１１は剥離される。
図２７（ｃ）に示すように、貫通孔の側面、および半導体基板１の第二面上に第三絶縁膜１３が形成される。上記第三絶縁膜１３は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。また、上記第一絶縁膜２としては、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることが好ましい。以上のようにして、貫通孔の底面には第三絶縁膜１３と第一絶縁膜２との積層膜が形成される。
次に、図２７（ｄ）に示すように、上記貫通孔の開口面を覆うように第二絶縁膜５が形成される。貫通孔の開口部を覆うようにして、半導体基板１の第二面上に第二絶縁膜５が貼り付けられる。第二絶縁膜５としては特に限定されないが、感光性樹脂膜であることが好ましい。上記感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
次に、図２７（ｅ）に示すように、上記第二絶縁膜５は、減圧下においてシート状の感光性樹脂膜を半導体基板１の第二面に貼り合せた後、加圧して貫通孔の外側（加圧）と中側（減圧）の差圧を利用して、シート状の第二絶縁膜５を半導体基板１の第二面側の表面および貫通孔内壁に被覆して貼り合せる。このとき、第二絶縁膜５および半導体基板１を加熱し、変形しやすい状態にしておくことが好ましい。また、上記第二絶縁膜５の形状としては特に限定されないが、シート状であることが好ましく、その厚さは特に限定されない。
次に、図２７（ｆ）に示すように、当該第二絶縁膜５には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成されてエッチングマスクとして機能する。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーの露光・現像によって形成されることが好ましい。このとき開口される部分の大きさは、貫通孔の底面よりも小さければよく、特に限定されない。その形状も特に限定されない。
次に、図２７（ｇ）に示すように、上記エッチングマスクを用いて異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第三絶縁膜１３と第一絶縁膜２とを除去して、貫通孔の底面の外周にかからないように、前記電極パッドに接続用開口を形成する。その後、上記エッチングマスクは、公知の方法によって剥離され、除去されることが好ましい。
次に、図２８（ａ）・（ｂ）・（ｃ）に示すように、図２７（ｄ）・（ｅ）・（ｆ）に示した工程と同様の工程によって、前記第二絶縁膜５を形成する。以上のようにして、第二絶縁膜５と第三絶縁膜１３とを併用することによって、貫通電極の絶縁性を更に高めることができる。
また、この後、図２８（ｄ）・（ｅ）に示すように、半導体基板１の裏面にバリアメタル層、および電解メッキのためのシードメタル層が形成される（図示せず）。上記バリアメタル層およびシードメタル層の形成方法は特に限定されず、適宜公知の方法によって形成され得る。例えば、スパッタ法またはＣＶＤ法などによって形成することができる。
また、上述したように、この工程、つまり図２８（ｄ）・（ｅ）に示される工程は、図７（ｆ）・（ｇ）に示される工程と同じであるので、その説明は省略する。
〔実施の形態７〕
以下に、本実施の形態の半導体装置について説明する。なお、本実施の形態において説明すること以外の構成は、実施の形態１と同じである。また、説明の便宜上、実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本発明の半導体装置を用いてなるＣＣＤ（Charge Coupled Device） 固体撮像素子パッケージの構造例を、図４〜６、図２９〜図３１に示す。図４、５、６、２９、３０および３１に示すＣＣＤ固体撮像素子パッケージの貫通孔周辺の構造は、それぞれ、実施の形態１、２、３、４、５および６にて説明した半導体装置の構造と同じである。
図４〜６、図２９〜図３１に示すＣＣＤ固体撮像素子パッケージでは、半導体基板１の第一面に形成された電極パッド３の直下に貫通孔が形成され、半導体基板１の第一面に形成された電極パッド３と半導体基板１の第二面に形成された外部入出力端子７とが、導電配線層６によって電気的に接続されている。上記導電配線層６は特に限定されず、適宜公知の導電配線を用いることができる。例えば、導電配線層６は、銅メッキによって形成されてもよい。この時、電極パッド３および導電配線層６と、半導体基板１とは電気的に絶縁されている。つまり、第一絶縁膜２と第二絶縁膜５とにより上記絶縁性が保たれている。なお、上記構成の詳細に関しては、実施の形態１〜６に記載したので、ここではその説明を省略する。
本実施の形態のＣＣＤ固体撮像素子パッケージでは、半導体基板１の第一面には、接着層２１を介して補強板２２が接着されている。また、上記半導体基板１と上記補強板２２との間には、ＣＣＤ受光部２３（画素領域）が配置されている。なお、上記接着層２１は、ＣＣＤ受光部２３が形成されている領域を避けるように形成されている。上記接着層２１の材料は特に限定されず、適宜公知の接着剤を用いることができる。また、上記補強板２２は、光透過性部材であることが好ましい。また、上記光透過性部材としては、例えば、ガラス、プラスチック、またはアクリル樹脂などを用いることができる。
本実施の形態の半導体装置の製造方法を、図１１（ａ）〜（ｇ）を用いて、以下に説明する。
本実施の形態の半導体装置の製造方法では、図１１（ａ）に示すように、第一絶縁膜２、電極パッド３を含む金属配線層、およびＣＣＤ受光部２３が形成されている半導体基板１の第一面に、接着剤を含む接着層２１が形成される。上記接着層２１は、ＣＣＤ受光部２３が形成されている領域を避けるように形成される。これは、ＣＣＤ受光部２３上に接着層２１を形成すると、ＣＣＤ受光部２３が光学的に劣化するためである。上記接着層２１を形成する方法は特に限定されず、適宜公知の方法を用いて形成することができる。例えば、ディスペンス法、印刷法、または感光性樹脂をフォトリソ工程にて露光・現像することによって、接着層２１を半導体基板１上に形成することができる。また、場合によっては、半導体基板と貼り合わせられる補強板２２側に、接着層２１を形成しても良い。
次に、マイクロレンズなどを備えたＣＣＤ受光部２３の保護のため、所定の厚さに形成された接着層２１を介して、半導体基板に補強板２２が貼り合される。上記補強板２２は、ＣＣＤ受光部２３の保護、および薄くした半導体基板１の補強のために用いられる。上記補強板２２の厚さは特に限定されないが、例えば、０．５ｍｍ厚のガラス板を補強板２３として用いることができる。
次に、半導体基板１の第二面を研磨して半導体基板１の厚さを調節する。半導体基板１の厚さは特に限定されず、目的に応じて所望の厚さに調節することができる。例えば、半導体基板１を２００μｍの厚さに研磨することができる。このように、半導体基板１をできるだけ薄くすることによって、ＣＣＤ固体撮像素子パッケージを薄くすることができる。ただし、ＣＣＤ受光部２３が形成されている領域は、接着層２１がないため空間となっている。このような空間がある状態にて半導体基板１を薄く研磨しすぎると、半導体基板１が破損する恐れがある。このような場合には、通常の裏面研磨法によって半導体基板１をあらかじめ２００μｍ以下の厚さに研磨しておき、当該半導体基板１に対して、接着層が形成された補強板２２を貼り合わせることによって、上記問題を解決することができる。
次に、半導体基板１の第二面（研磨面）にレジスト１１を塗布し、その後、第一面の電極パッド３に対応した位置を開口するように、レジスト１１の露光・現像を行う。上記レジスト１１は、半導体基板１に貫通孔を形成するためにドライエッチングを行う際に、マスクとして機能する。
この後の工程は、実施の形態１〜６の各製造方法にしたがって形成すればよい。つまり、図４〜６、図２９〜図３１に示すＣＣＤ固体撮像素子パッケージを製造するには、それぞれ、実施の形態１〜６にて説明した半導体装置の製造方法に従えばよい。例えば、図１１には、実施の形態１にて説明した半導体装置を用いたＣＣＤ固体撮像素子パッケージの製造方法が示されている。以下に、その製造方法について説明する。
まず、図１１（ｂ）に示すように、レジスト１１をマスクとして、半導体基板１をドライエッチングする。半導体基板１、および電極パッド３直下の第一絶縁膜２がエッチングされて、その結果、電極パッド３の裏面が露出する。なお、エッチング後は、レジスト１１を剥離しておく。
次に、図１１（ｃ）に示すように、貫通孔の側面、電極パッド３の裏面、および半導体基板１の第二面上に第二絶縁膜５が形成される。上記第二絶縁膜の形成方法は特に限定されないが、プラズマＣＶＤ法などを用いて形成されることが好ましい。また、上記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜、あるいは電着材料、あるいは感光性樹脂膜であることが好ましい。さらに、上記電着材料は、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることが好ましい。また、上記感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることが好ましい。
また、上記第二絶縁膜５の形成方法としては、減圧下においてシート状の感光性樹脂膜などを半導体基板１の第二面に貼り合せた後、加圧して貫通孔の外側（加圧）と中側（減圧）の圧差を利用して、シート状の感光性樹脂膜を半導体基板１の第二面側の表面、及び貫通孔内壁に被覆して貼り合せることによって形成することもできる。このように、第二絶縁膜５として、例えば感光性樹脂膜を用いれば、ノッチが形成された場合でも、当該ノッチを感光性樹脂膜によって被覆することができる。その結果、導電配線層と半導体基板との間の絶縁性を維持することができる。
次に、図１１（ｄ）に示すように、上記貫通孔の開口面を覆うようにレジスト膜１２が形成される。上記レジスト膜１２は、フィルム状であることが好ましく、その厚さは特に限定されない。上記レジスト膜１２の材料は特に限定されず、適宜公知のレジスト膜を用いることができる。例えば、エポキシ系などの感光性樹脂を用いることが好ましい。当該レジスト膜１２には、半導体基板１の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域の内側に開口が形成される。当該開口の形成方法は、特に限定されないが、フォトリソグラフィーによって形成されることが好ましい。
次に、図１１（ｅ）に示すように、異方性ドライエッチングを行うことによって、電極パッド３の裏面と導電配線とを隔てる第二絶縁膜５が部分的に除去される。このとき除去される第二絶縁膜５の部分は、貫通孔の底面よりも内側の領域である。その大きさは、貫通孔の底面よりも小さければよく、特に限定されない。また、その形状も特に限定されない。上記レジスト膜１２を用いて第二絶縁膜５を除去することによって、貫通孔の側面に設けられた第二絶縁膜５をエッチングすることなく、電極パッド３の裏面上に形成された第二絶縁膜５のみを除去することができる。また、この後、半導体基板１の裏面にバリアメタル層、および電解メッキのためのシードメタル層が形成される（図示せず）。上記バリアメタル層およびシードメタル層の形成方法は特に限定されず、適宜公知の方法によって形成され得る。例えば、スパッタ法またはＣＶＤ法などによって形成することができる。ＣＣＤ固体撮像素子に対する熱的な悪影響を考慮した場合、上記バリアメタル層およびシードメタル層は、スパッタ法によって形成されることが好ましい。
次に、図１１（ｆ）に示すように、電極パッド３の裏面と後に形成される外部接続端子７とを電気的に接続する再配線パターンとして機能する導電配線層６が、上記シードメタル層上に形成される。上記導電配線層６の形成方法は特に限定されず、適宜公知の方法を用いることができる。例えば、電解銅メッキなどによって形成することができる。
上記導電配線層６の具体的な形成方法としては、まず、半導体基板１の裏面にレジストを塗布し、当該レジストを通常のフォトリソ工程にて露光・現像することによって、再配線パターンが形成される。なお、貫通孔が設けられた半導体基板１に対して、液状のレジストを塗布することが困難である場合には、レジストとしてフィルム状レジストなどを用いることもできる。続いて、上記シードメタル層を陰極として電解銅メッキを行うことによって、上記レジストの開口部分にあたる再配線パターンの膜厚が増加し、導電配線層が形成される。このとき、上記導電配線層の膜厚は、特に限定されない。例えば、後工程で外部入出力端子として半田ボールを搭載するためには、膜厚は１０μｍであることが好ましい。その後、レジストが除去されるとともに、不要なシードメタル層とバリアメタル層とが、エッチングによって除去される。なお、フォトリソ工程によって再配線パターンを形成する工程と電解銅メッキを行う工程とは、行う順番を逆にすることもできる。即ち、まず、半導体基板１の裏面全面に形成されたシードメタル層の上に、電解銅メッキなどによって導電配線層が形成される。次に、再配線パターンのレジストを残し、かつ再配線パターン以外のレジストが除去されるように、レジストを通常のフォトリソ工程にて露光・現像することによって、再配線パターンが形成される。その後、不要な銅メッキ層、シードメタル層およびバリアメタル層が、エッチングによって除去される。
次に、図１１（ｇ）に示すように、半導体基板１の裏面全体に感光性絶縁樹脂によって保護膜８が形成される。上記感光性絶縁樹脂としては特に限定されず、適宜公知の感光性絶縁樹脂を用いることができる。その後、保護膜８に、外部接続端子７の形成部が開口される。当該開口部の形成方法は特に限定されず、適宜公知の方法によって形成することができる。例えば、フォトリソ工程において露光・現像することによって、上記開口部を形成することができる。そして、上記保護膜８の開口部に、外部入力端子７となる半田ボールを搭載して、個別の半導体チップにダイシングすることによって、本実施の形態のＣＣＤ固体撮像素子パッケージが完成する。
なお、図１１（ｅ）〜（ｇ）では、バリアメタル層およびシードメタル層を記載していないが、上記工程において形成されたバリアメタル層９およびシードメタル層１０を図１５（ａ）〜（ｄ）に示す。図１５（ａ）〜（ｄ）に示すように、第二絶縁膜５が部分的に除去されたあと、半導体基板１の裏面にバリアメタル層９が形成され、さらに当該バリアメタル層９上にシードメタル層１０が形成される。
また、図３２および図３３、図３４および図３５、図３６および図３７に、それぞれ実施の形態４〜６にて説明した半導体装置を用いてなるＣＣＤ（Charge Coupled Device）固体撮像素子パッケージの製造方法を示す。なお、図３２および図３３、図３４および図３５、図３６および図３７に示す製造方法は、実施の形態４〜７に記載の内容に基づいて行われるものである。したがって、ここでは、その詳細な説明を省略する。
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
以上のように、本発明の半導体装置は、信頼性の高い貫通電極が形成されているとともに、本発明は、その製造方法を提供することができる。そのため、本発明は、半導体装置やその部品を製造する分野に利用することができる。
本発明の実施の一形態を示すものであり、半導体装置の要部構成を示す断面図である。 本発明の他の実施の形態を示すものであり、半導体装置の要部構成を示す断面図である。 本発明のさらに他の実施の形態を示すものであり、半導体装置の要部構成を示す断面図である。 本発明のさらに他の実施の形態を示すものであり、ＣＣＤ固体撮像素子パッケージの要部構成を示す断面図である。 本発明のさらに他の実施の形態を示すものであり、ＣＣＤ固体撮像素子パッケージの要部構成を示す断面図である。 本発明のさらに他の実施の形態を示すものであり、ＣＣＤ固体撮像素子パッケージの要部構成を示す断面図である。 （ａ）〜（ｇ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 （ａ）〜（ｇ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 （ａ）〜（ｇ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 本発明の実施の一形態を示すものであり、レジスト膜の形成状態を示す断面図である。 （ａ）〜（ｇ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、上記ＣＣＤ固体撮像素子の断面図である。 （ａ）〜（ｄ）は、上記半導体装置の製造プロセスの一部を表すものであって、バリアメタル層およびシードメタル層が設けられた上記半導体装置の断面図である。 （ａ）〜（ｄ）は、上記半導体装置の製造プロセスの一部を表すものであって、バリアメタル層およびシードメタル層が設けられた上記半導体装置の断面図である。 （ａ）〜（ｄ）は、上記半導体装置の製造プロセスの一部を表すものであって、バリアメタル層およびシードメタル層が設けられた上記半導体装置の断面図である。 （ａ）〜（ｄ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、バリアメタル層およびシードメタル層が設けられた上記ＣＣＤ固体撮像素子の断面図である。 （ａ）〜（ｃ）は、従来の半導体装置における第１の絶縁膜および第２の絶縁膜の形成状態を示す断面図である。 従来の半導体装置における第１の絶縁膜および第２の絶縁膜の形成状態を示す断面図である。 従来の半導体装置の製造プロセスにおける、（ａ）半導体基板の貫通孔形成直後の状態を示す断面図、（ｂ）第２の絶縁膜の形成状態を示す断面図、（ｃ）貫通孔の底面に形成される第２の絶縁膜を異方性エッチングによって除去した後、導電配線が形成された状態を示す断面図である。 （ａ）〜（ｇ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 本発明のさらに他の実施の形態を示すものであり、半導体装置の要部構成を示す断面図である。 （ａ）〜（ｄ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 （ａ）〜（ｅ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 本発明のさらに他の実施の形態を示すものであり、半導体装置の要部構成を示す断面図である。 （ａ）〜（ｇ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 （ａ）〜（ｅ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 本発明のさらに他の実施の形態を示すものであり、半導体装置の要部構成を示す断面図である。 （ａ）〜（ｇ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 （ａ）〜（ｅ）は、上記半導体装置の製造プロセスの一部を表すものであって、上記半導体装置の断面図である。 本発明のさらに他の実施の形態を示すものであり、ＣＣＤ固体撮像素子パッケージの要部構成を示す断面図である。 本発明のさらに他の実施の形態を示すものであり、ＣＣＤ固体撮像素子パッケージの要部構成を示す断面図である。 本発明のさらに他の実施の形態を示すものであり、ＣＣＤ固体撮像素子パッケージの要部構成を示す断面図である。 （ａ）〜（ｄ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、上記ＣＣＤ固体撮像素子の断面図である。 （ａ）〜（ｅ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、上記ＣＣＤ固体撮像素子の断面図である。 （ａ）〜（ｇ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、上記ＣＣＤ固体撮像素子の断面図である。 （ａ）〜（ｅ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、上記ＣＣＤ固体撮像素子の断面図である。 （ａ）〜（ｇ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、上記ＣＣＤ固体撮像素子の断面図である。 （ａ）〜（ｅ）は、上記ＣＣＤ固体撮像素子パッケージの製造プロセスの一部を表すものであって、上記ＣＣＤ固体撮像素子の断面図である。
符号の説明
１ 半導体基板
２ 第一絶縁膜
３ 電極パッド
４ 保護膜
５ 第二絶縁膜
６ 導電配線層（導電配線）
７ 外部入出力端子（外部接続用端子）
８ 保護膜
９ バリアメタル層
１０ シードメタル層
１１ レジスト膜
１２ レジスト膜
１３ 第三絶縁膜
２１ 接着層
２２ 補強板
２３ ＣＣＤ受光部（画素領域）

Claims (36)

  1. 両面を貫通して形成される貫通孔を有する半導体基板と、
    前記半導体基板の第一面において貫通孔を覆うように設けられる電極パッドと、
    前記半導体基板の第二面に設けられる外部接続用端子と、
    前記貫通孔を通り、電極パッドと外部接続用端子とを導通するための導電配線と、
    前記電極パッドと前記半導体基板とを絶縁するために、半導体基板の第一面上に設けられる第一絶縁膜と、
    前記導電配線と前記半導体基板とを絶縁するために、半導体基板の第二面上および貫通孔内部の表面上に設けられる第二絶縁膜と、を備え、
    前記導電配線は、前記半導体基板の第一面に対して垂直な方向からみて、前記貫通孔の底面に少なくとも一部が重なるように設けられる第一絶縁膜および第二絶縁膜の少なくとも一方に形成される接続用開口を介して電極パッドと接続される半導体装置において、
    前記接続用開口は、貫通孔の底面の外周にかからないように形成されていることを特徴とする半導体装置。
  2. 前記第二絶縁膜と、前記半導体基板および前記第一絶縁膜との間には、第三絶縁膜が形成され、
    当該第三絶縁膜の、前記半導体基板の第一面に対して垂直な方向からみて前記接続用開口と重なる領域には、開口が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第三絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、これらの積層膜または電着材料によって形成される膜、または感光性樹脂膜であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、これらの積層膜または電着材料によって形成される膜、または感光性樹脂膜であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることを特徴とする請求項３または４に記載の半導体装置。
  6. 前記電着材料は、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることを特徴とする請求項３または４に記載の半導体装置。
  7. 前記第一絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜によって形成されていることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  8. 前記半導体基板の第一面側に、半導体基板を補強する補強板が設けられていることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
  9. 前記半導体基板と前記補強板との間には、光を受光するための画素領域が配置されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記補強板は、光を透過することを特徴とする請求項９に記載の半導体装置。
  11. 半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、
    前記第一面とは反対側に位置する、前記半導体基板の第二面から、前記第一面側の電極パッドに達する貫通孔を前記半導体基板に設ける工程と、
    前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第二絶縁膜を形成する工程と、
    前記貫通孔の底面に重なるように形成されている第二絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、
    前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  12. 前記接続用開口を形成する工程は、
    前記半導体基板の第二面上に形成された第二絶縁膜上に、前記貫通孔を覆うようにフィルム状のレジスト膜を設ける工程と、
    前記フィルム状のレジスト膜の、前記半導体基板の第一面に対して垂直な方向からみて、前記貫通孔の底面と重なる領域よりも内側に開口を形成してエッチングマスクを設ける工程と、
    前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第二絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜、あるいは電着材料によって形成される膜であることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記電着材料が、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第二絶縁膜は、感光性樹脂膜であり、
    前記接続用開口を形成する工程は、貫通孔の底面に重なるように形成されている第二絶縁膜に対してフォトリソグラフィー処理を行うことにより、貫通孔の底面の外周にかからない領域の第二絶縁膜を除去して、前記電極パッドに達する接続用開口を形成する工程を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
  16. 前記感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記貫通孔を前記半導体基板に設ける工程と前記第二絶縁膜を形成する工程との間に、前記貫通孔の側面および底面上、ならびに前記半導体基板の第二面上に第三絶縁膜を形成する工程と、前記半導体基板の第一面に対して垂直な方向からみて、前記接続用開口と重なる領域にある前記第三絶縁膜をエッチングによって除去する工程と、を有することを特徴とする請求項１１〜１６の何れか１項に記載の半導体装置の製造方法。
  18. 前記第三絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に第二絶縁膜を形成する工程は、
    減圧された状態にて前記貫通孔を覆うように、前記半導体装置の第二面上に前記第二絶縁膜を貼り合せる工程と、
    前記第二絶縁膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記第二絶縁膜を、前記貫通孔を形成している側面および底面上に貼り付ける工程と、を備えることを特徴とする請求項１１〜１８の何れか１項に記載の半導体装置の製造方法。
  20. 前記第三絶縁膜を除去する工程は、
    前記貫通孔を覆うようにマスク用の感光性樹脂膜を形成する工程と、
    前記マスク用の感光性樹脂に対してフォトリソグラフィー処理を行うことによって、前記半導体基板の第一面に対して垂直な方向からみて上記貫通孔の底面と重なる領域よりも内側に開口を有するエッチングマスクを形成する工程と、
    前記エッチングマスクを用いた異方性ドライエッチングによって、前記貫通孔の底面上に形成されている前記第三絶縁膜のうち、前記貫通孔の底面の外周にかからない領域を除去する工程と、を含むことを特徴とする請求項１７〜１９の何れか１項に記載の半導体装置の製造方法。
  21. 前記マスク用の感光性樹脂膜は、減圧された状態にて前記貫通孔を覆うように形成された後、前記マスク用の感光性樹脂膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記貫通孔を形成している側面および底面上に貼り付けられることを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. 前記マスク用の感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることを特徴とする請求項２０または２１に記載の半導体装置の製造方法。
  23. 半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、
    前記第一面とは反対側に位置する、前記半導体基板の第二面から、前記第一絶縁膜に達する貫通孔を前記半導体基板に設ける工程と、
    前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第二絶縁膜を形成する工程と、
    前記半導体基板の第二面上に形成された第二絶縁膜上に、前記貫通孔を覆うようにフィルム状のレジスト膜を形成する工程と、
    前記フィルム状のレジスト膜の、前記半導体基板の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域よりも内側に開口を形成してエッチングマスクを設ける工程と、
    前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第一絶縁膜および第二絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、
    前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  24. 前記第二絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、
    前記第一面とは反対側に位置する、前記半導体基板の第二面から、前記第一面側の第一絶縁膜に達する貫通孔を前記半導体基板に設ける工程と、
    前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第二絶縁膜を形成する工程と、
    前記半導体基板の第二面上に形成された第二絶縁膜上に、前記貫通孔を覆うようにフィルム状のレジスト膜を形成する工程と、
    前記フィルム状のレジスト膜の、前記半導体基板の第一面に対して垂直な方向からみて、上記貫通孔の底面と重なる領域よりも内側に開口を形成してエッチングマスクを設ける工程と、
    前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第一絶縁膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する接続用開口を形成する工程と、
    前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  26. 前記第二絶縁膜は電着材料で形成されていることを特徴とする請求項２５に記載の半導体の製造方法。
  27. 前記電着材料は、ポリイミド、エポキシ樹脂、アクリル樹脂、ポリアミン、またはポリカルボン酸樹脂であることを特徴とする請求項２６に記載の半導体の製造方法。
  28. 半導体基板の第一面に、第一絶縁膜を介して電極パッドを形成する工程と、
    前記第一面とは反対側に位置する前記半導体基板の第二面から、前記第一面側の第一絶縁膜に達する貫通孔を前記半導体基板に設ける工程と、
    前記貫通孔を形成している側面および底面上、ならびに前記半導体基板の第二面上に、導電配線と半導体基板との間を絶縁するための第三絶縁膜を形成する工程と、
    前記第三絶縁膜上に、前記貫通孔を覆うようにマスク用の感光性樹脂膜を形成する工程と、
    前記マスク用の感光性樹脂に対してフォトリソグラフィー処理を行うことによって、前記半導体基板の第一面に対して垂直な方向からみて上記貫通孔の底面と重なる領域よりも内側に開口を有するエッチングマスクを形成する工程と、
    前記エッチングマスクを用いて、異方性ドライエッチングにて貫通孔の底面に重なるように形成されている第一絶縁膜と第三絶縁膜とからなる積層膜を除去して、貫通孔の底面の外周にかからないように、前記電極パッドに達する開口を形成する工程と、
    前記エッチングマスクを剥離後、前記第三絶縁膜上に感光性樹脂膜からなる第二絶縁膜を形成する工程と、
    前記貫通孔の底面に重なるように形成されている第二絶縁膜に対してフォトリソグラフィー処理を行うことにより、貫通孔の底面の外周にかからない領域の第二絶縁膜を除去して、前記電極パッドに達する接続用開口を形成する工程と、
    前記電極パッドと外部接続用端子とを電気的に接続する導電配線を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  29. 前記第二絶縁膜およびマスク用の感光性樹脂膜は、ポリイミド、エポキシ樹脂、アクリル樹脂またはシリコーン樹脂からなる膜であることを特徴とする請求項２８に記載の半導体装置の製造方法。
  30. 前記第三絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜であることを特徴とする請求項２８または２９に記載の半導体装置の製造方法。
  31. 前記マスク用の感光性樹脂膜は、減圧された状態にて前記貫通孔を覆うように形成された後、前記マスク用の感光性樹脂膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記貫通孔を形成している側面および底面上に貼り付けられることを特徴とする請求項２８〜３０の何れか１項に記載の半導体装置の製造方法。
  32. 前記第三絶縁膜上に前記第二絶縁膜を形成する工程は、
    減圧された状態にて前記第二絶縁膜を貼り合わせて前記貫通孔を覆う工程と、
    前記第二絶縁膜によって隔てられた前記貫通孔の減圧された内部に対して、前記貫通孔の外部を加圧することによって、前記第二絶縁膜を、前記貫通孔を形成している側面および底面上に貼り付ける工程と、を含むことを特徴とする請求項２８〜３１の何れか１項に記載の半導体の製造方法。
  33. 前記第一絶縁膜は、Ｓｉ酸化膜、ボロン又はリン含有酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、またはこれらの積層膜によって形成されていることを特徴とする請求項１１〜３２の何れか１項に記載の半導体装置の製造方法。
  34. 前記貫通孔は、異方性プラズマエッチングによって形成されることを特徴とする請求項１１〜３３の何れか１項に記載の半導体装置の製造方法。
  35. 前記フィルム状のレジスト膜に形成される開口は、フォトリソグラフィーによって形成されることを特徴とする請求項１２、２３または２５の何れか１項に記載の半導体装置の製造方法。
  36. 前記貫通孔を半導体基板に設ける工程において、前記半導体基板の第一面側に、半導体基板を補強する補強板を設けることを特徴とする請求項１１〜３５の何れか１項に記載の半導体装置の製造方法。
JP2006345014A 2006-04-14 2006-12-21 半導体装置およびその製造方法 Pending JP2007305960A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006345014A JP2007305960A (ja) 2006-04-14 2006-12-21 半導体装置およびその製造方法
US11/783,512 US20070241457A1 (en) 2006-04-14 2007-04-10 Semiconductor apparatus and method of producing the same
TW096112865A TW200802653A (en) 2006-04-14 2007-04-12 Semiconductor apparatus and method of producing the same
KR1020070036308A KR100887917B1 (ko) 2006-04-14 2007-04-13 반도체 장치 및 그 제조 방법
CNA2007100961367A CN101055857A (zh) 2006-04-14 2007-04-13 半导体器件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006112779 2006-04-14
JP2006345014A JP2007305960A (ja) 2006-04-14 2006-12-21 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2007305960A true JP2007305960A (ja) 2007-11-22

Family

ID=38604080

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006345014A Pending JP2007305960A (ja) 2006-04-14 2006-12-21 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20070241457A1 (ja)
JP (1) JP2007305960A (ja)
KR (1) KR100887917B1 (ja)
CN (1) CN101055857A (ja)
TW (1) TW200802653A (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300718A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009200228A (ja) * 2008-02-21 2009-09-03 Panasonic Corp 基板モジュールおよびその製造方法ならびに電子機器
JP2009295859A (ja) * 2008-06-06 2009-12-17 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
JP2010034432A (ja) * 2008-07-31 2010-02-12 Toshiba Corp 半導体装置とその製造方法
JP2010129684A (ja) * 2008-11-26 2010-06-10 Canon Inc 半導体装置の製造方法および半導体装置
JP2011077938A (ja) * 2009-09-30 2011-04-14 Kyocera Corp 弾性波装置及びその製造方法
JP2011527512A (ja) * 2008-07-16 2011-10-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 半導体素子の製造方法および半導体素子
CN101866905B (zh) * 2009-04-16 2012-05-30 日月光半导体制造股份有限公司 基板结构及其制造方法
CN104600024A (zh) * 2013-10-30 2015-05-06 拉碧斯半导体株式会社 半导体装置及其制造方法
JP2016171256A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置、および、半導体装置の製造方法
US20160284653A1 (en) * 2013-12-11 2016-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fan Out Package Method
KR20170077222A (ko) 2014-12-17 2017-07-05 미쓰이 가가쿠 가부시키가이샤 기판 중간체, 관통 비어 전극 기판 및 관통 비어 전극 형성 방법
JP2018113466A (ja) * 2018-03-13 2018-07-19 ラピスセミコンダクタ株式会社 半導体装置
JP2019087768A (ja) * 2019-03-13 2019-06-06 ラピスセミコンダクタ株式会社 半導体装置
JP2020198440A (ja) * 2018-11-29 2020-12-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2020202400A (ja) * 2015-03-31 2020-12-17 浜松ホトニクス株式会社 半導体装置の製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI316381B (en) * 2007-01-24 2009-10-21 Phoenix Prec Technology Corp Circuit board and fabrication method thereof
JP4799543B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5078725B2 (ja) * 2008-04-22 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置
CN101969053B (zh) * 2008-05-16 2012-12-26 精材科技股份有限公司 半导体装置及其制造方法
JP4601686B2 (ja) * 2008-06-17 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
JP2010177569A (ja) * 2009-01-30 2010-08-12 Panasonic Corp 光学デバイス及びその製造方法
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
KR101835748B1 (ko) 2009-10-09 2018-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
FR2959866A1 (fr) * 2010-05-06 2011-11-11 St Microelectronics Crolles 2 Procede de realisation d'au moins une liaison traversante electriquement conductrice au sein d'un substrat semi-conducteur dans un circuit integre et circuit integre correspondant.
JP5598420B2 (ja) * 2011-05-24 2014-10-01 株式会社デンソー 電子デバイスの製造方法
JP5957840B2 (ja) * 2011-10-04 2016-07-27 ソニー株式会社 半導体装置の製造方法
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9935038B2 (en) 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
EP3370252A4 (en) * 2015-10-28 2019-08-28 Olympus Corporation SEMICONDUCTOR COMPONENT
JP6663259B2 (ja) * 2016-03-15 2020-03-11 エイブリック株式会社 半導体装置とその製造方法
CN108962879A (zh) * 2017-05-22 2018-12-07 联华电子股份有限公司 电容器及其制造方法
US11723154B1 (en) * 2020-02-17 2023-08-08 Nicholas J. Chiolino Multiwire plate-enclosed ball-isolated single-substrate silicon-carbide-die package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189414A (ja) * 1999-12-27 2001-07-10 Seiko Epson Corp 半導体チップの製造方法および半導体チップならびに半導体モジュール、電子機器
JP2006100435A (ja) * 2004-09-28 2006-04-13 Sharp Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010055840A1 (en) * 1997-12-19 2001-12-27 Douglas P Verret Method for fabricating narrow metal interconnects in an integrated circuit using heat and pressure to extrude a metal layer into a lead trench and via/contact
US20040012698A1 (en) * 2001-03-05 2004-01-22 Yasuo Suda Image pickup model and image pickup device
JP4703883B2 (ja) * 2001-04-09 2011-06-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4212293B2 (ja) * 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
JP2004296453A (ja) * 2003-02-06 2004-10-21 Sharp Corp 固体撮像装置、半導体ウエハ、光学装置用モジュール、固体撮像装置の製造方法及び光学装置用モジュールの製造方法
JP2006093367A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189414A (ja) * 1999-12-27 2001-07-10 Seiko Epson Corp 半導体チップの製造方法および半導体チップならびに半導体モジュール、電子機器
JP2006100435A (ja) * 2004-09-28 2006-04-13 Sharp Corp 半導体装置およびその製造方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300718A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009200228A (ja) * 2008-02-21 2009-09-03 Panasonic Corp 基板モジュールおよびその製造方法ならびに電子機器
JP4713602B2 (ja) * 2008-02-21 2011-06-29 パナソニック株式会社 基板モジュールおよびその製造方法ならびに電子機器
JP2009295859A (ja) * 2008-06-06 2009-12-17 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
JP2011527512A (ja) * 2008-07-16 2011-10-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 半導体素子の製造方法および半導体素子
US8658534B2 (en) 2008-07-16 2014-02-25 Ams Ag Method for producing a semiconductor component, and semiconductor component
JP2010034432A (ja) * 2008-07-31 2010-02-12 Toshiba Corp 半導体装置とその製造方法
JP2010129684A (ja) * 2008-11-26 2010-06-10 Canon Inc 半導体装置の製造方法および半導体装置
CN101866905B (zh) * 2009-04-16 2012-05-30 日月光半导体制造股份有限公司 基板结构及其制造方法
JP2011077938A (ja) * 2009-09-30 2011-04-14 Kyocera Corp 弾性波装置及びその製造方法
US10043743B2 (en) 2013-10-30 2018-08-07 Lapis Semiconductor Co., Ltd. Semiconductor device and method of producing semiconductor device
JP2015088618A (ja) * 2013-10-30 2015-05-07 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
CN104600024A (zh) * 2013-10-30 2015-05-06 拉碧斯半导体株式会社 半导体装置及其制造方法
CN104600024B (zh) * 2013-10-30 2019-12-24 拉碧斯半导体株式会社 半导体装置及其制造方法
US10580732B2 (en) 2013-10-30 2020-03-03 Lapis Semiconductor Co., Ltd. Semiconductor device
US20160284653A1 (en) * 2013-12-11 2016-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fan Out Package Method
US9947629B2 (en) * 2013-12-11 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact holes in a fan out package
US11164829B2 (en) 2013-12-11 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact holes in a fan out package
US11152316B2 (en) 2013-12-11 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact holes in a fan out package
KR20170077222A (ko) 2014-12-17 2017-07-05 미쓰이 가가쿠 가부시키가이샤 기판 중간체, 관통 비어 전극 기판 및 관통 비어 전극 형성 방법
US10950532B2 (en) 2014-12-17 2021-03-16 Mitsui Chemicals, Inc. Substrate intermediary body, through-hole via electrode substrate, and through-hole via electrode formation method
JP2016171256A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置、および、半導体装置の製造方法
US9865502B2 (en) 2015-03-13 2018-01-09 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same semiconductor device
JP2020202400A (ja) * 2015-03-31 2020-12-17 浜松ホトニクス株式会社 半導体装置の製造方法
JP2018113466A (ja) * 2018-03-13 2018-07-19 ラピスセミコンダクタ株式会社 半導体装置
JP2020198440A (ja) * 2018-11-29 2020-12-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2019087768A (ja) * 2019-03-13 2019-06-06 ラピスセミコンダクタ株式会社 半導体装置

Also Published As

Publication number Publication date
CN101055857A (zh) 2007-10-17
KR20070102420A (ko) 2007-10-18
TW200802653A (en) 2008-01-01
KR100887917B1 (ko) 2009-03-12
US20070241457A1 (en) 2007-10-18

Similar Documents

Publication Publication Date Title
JP2007305960A (ja) 半導体装置およびその製造方法
US7893514B2 (en) Image sensor package, method of manufacturing the same, and image sensor module including the image sensor package
JP4139803B2 (ja) 半導体装置の製造方法
EP1662564B1 (en) Semiconductor package and manufacturing method thereof
US8174090B2 (en) Packaging structure
KR100651115B1 (ko) 반도체 장치 및 그 제조 방법
US10103113B2 (en) Method of manufacturing printed circuit board
JP2009277883A (ja) 電子素子ウェハモジュールおよびその製造方法、電子素子モジュール、電子情報機器
US20070158774A1 (en) Solid image-pickup device and method for manufacturing the solid image pickup device
KR101626693B1 (ko) 반도체 장치 및 그 제조 방법
US20090206349A1 (en) Semiconductor device and method of manufacturing the same
US20090050996A1 (en) Electronic device wafer level scale packages and fabrication methods thereof
WO2008018524A1 (en) Semiconductor device and its manufacturing method
US20090050995A1 (en) Electronic device wafer level scale packges and fabrication methods thereof
JP2006093367A (ja) 半導体装置の製造方法
JP2007036060A (ja) 半導体装置及びその製造方法
JP2010129684A (ja) 半導体装置の製造方法および半導体装置
JP4967340B2 (ja) 半導体装置、半導体装置の製造方法、及び電子機器
CN107369695B (zh) 晶片封装体与其制造方法
JPWO2004047178A1 (ja) 裏面入射型ホトダイオードアレイ、その製造方法及び半導体装置
JP4468427B2 (ja) 半導体装置の製造方法
JP2008270443A (ja) 積層配線基板及びその製造方法
US20100065956A1 (en) Packaging structure, packaging method and photosensitive device
US20090246988A1 (en) Contact structure and forming method thereof and connecting structure thereof
JP2009295859A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081007

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091208

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100406