KR20070102420A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20070102420A
KR20070102420A KR1020070036308A KR20070036308A KR20070102420A KR 20070102420 A KR20070102420 A KR 20070102420A KR 1020070036308 A KR1020070036308 A KR 1020070036308A KR 20070036308 A KR20070036308 A KR 20070036308A KR 20070102420 A KR20070102420 A KR 20070102420A
Authority
KR
South Korea
Prior art keywords
film
hole
insulating film
semiconductor substrate
forming
Prior art date
Application number
KR1020070036308A
Other languages
English (en)
Other versions
KR100887917B1 (ko
Inventor
도루 이다
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20070102420A publication Critical patent/KR20070102420A/ko
Application granted granted Critical
Publication of KR100887917B1 publication Critical patent/KR100887917B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

관통공을 갖는 반도체 기판과, 반도체 기판의 제 1 면에 있어서 관통공을 덮도록 형성되는 전극 패드와, 반도체 기판의 제 2 면에 형성되는 외부 접속용 단자와, 관통공을 통과하여, 전극 패드와 외부 접속용 단자를 도통하기 위한 도전 배선과, 반도체 기판의 제 1 면 상에 형성되는 제 1 절연막과, 도전 배선과 반도체 기판을 절연하기 위해서, 반도체 기판의 제 2 면 상 및 관통공 내부의 표면 상에 형성되는 제 2 절연막을 구비하고, 도전 배선은 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 관통공의 저면에 적어도 일부가 겹치도록 형성되는 제 1 절연막 및 제 2 절연막의 적어도 일방에 형성되는 접속용 개구를 통하여 전극 패드와 접속되는 반도체 장치에 있어서, 접속용 개구는 관통공 저면의 외주에 이르지 않도록 형성되어 있다. 이로써, 신뢰성이 높은 관통 전극을 이용한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
관통공, 전극 패드, 외부 접속용 단자, 제 1 절연막, 제 2 절연막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD OF PRODUCING THE SAME}
도 1 은, 본 발명의 일 실시형태를 나타내는 것이며, 반도체 장치의 요부 구성을 나타내는 단면도.
도 2 는, 본 발명의 다른 실시형태를 나타내는 것이며, 반도체 장치의 요부 구성을 나타내는 단면도.
도 3 은, 본 발명의 또 다른 실시형태를 나타내는 것이며, 반도체 장치의 요부 구성을 나타내는 단면도.
도 4 는, 본 발명의 또 다른 실시형태를 나타내는 것이며, CCD 고체 촬상 소자 패키지의 요부 구성을 나타내는 단면도.
도 5 는, 본 발명의 또 다른 실시형태를 나타내는 것이며, CCD 고체 촬상 소자 패키지의 요부 구성을 나타내는 단면도.
도 6 은, 본 발명의 또 다른 실시형태를 나타내는 것이며, CCD 고체 촬상 소자 패키지의 요부 구성을 나타내는 단면도.
도 7(a) 내지 도 7(g) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 8(a) 내지 도 8(g) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타 내는 것으로서, 상기 반도체 장치의 단면도.
도 9(a) 내지 도 9(g) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 10(a) 내지 도 10(c) 는, 본 발명의 일 실시형태를 나타내는 것이며, 레지스트막의 형성 상태를 나타내는 단면도.
도 11(a) 내지 도 11(g) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 상기 CCD 고체 촬상 소자의 단면도.
도 12(a) 내지 도 12(d) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 배리어 메탈층 및 시드 메탈층이 형성된 상기 반도체 장치의 단면도.
도 13(a) 내지 도 13(d) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 배리어 메탈층 및 시드 메탈층이 형성된 상기 반도체 장치의 단면도.
도 14(a) 내지 도 14(d) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 배리어 메탈층 및 시드 메탈층이 형성된 상기 반도체 장치의 단면도.
도 15(a) 내지 도 15(d) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 배리어 메탈층 및 시드 메탈층이 형성된 상기 CCD 고체 촬상 소자의 단면도.
도 16(a) 내지 도 16(c) 는, 종래의 반도체 장치에 있어서의 제 1 절연막 및 제 2 절연막의 형성 상태를 나타내는 단면도.
도 17 은, 종래의 반도체 장치에 있어서의 제 1 절연막 및 제 2 절연막의 형성 상태를 나타내는 단면도.
도 18(a) 내지 도 18(c) 는, 종래의 반도체 장치의 제조 프로세스에 있어서의 반도체 기판의 단면도로서, 도 18(a) 는, 반도체 기판의 관통공 형성 직후의 상태를 나타내는 단면도, 도 18(b) 는, 제 2 절연막의 형성 상태를 나타내는 단면도, 도 18(c) 는, 관통공의 저면에 형성되는 제 2 절연막을 이방성 에칭에 의해 제거한 후, 도전 배선이 형성된 상태를 나타내는 단면도.
도 19(a) 내지 도 19(g) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 20 은, 본 발명의 또 다른 실시형태를 나타내는 것이며, 반도체 장치의 요부 구성을 나타내는 단면도.
도 21(a) 내지 도 21(d) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 22(a) 내지 도 22(e) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 23 은, 본 발명의 또 다른 실시형태를 나타내는 것이며, 반도체 장치의 요부 구성을 나타내는 단면도.
도 24(a) 내지 도 24(g) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 25(a) 내지 도 25(e) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 26 은, 본 발명의 또 다른 실시형태를 나타내는 것이며, 반도체 장치의 요부 구성을 나타내는 단면도.
도 27(a) 내지 도 27(g) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 28(a) 내지 도 28(e) 는, 상기 반도체 장치의 제조 프로세스의 일부를 나타내는 것으로서, 상기 반도체 장치의 단면도.
도 29 는, 본 발명의 또 다른 실시형태를 나타내는 것이며, CCD 고체 촬상 소자 패키지의 요부 구성을 나타내는 단면도.
도 30 은, 본 발명의 또 다른 실시형태를 나타내는 것이며, CCD 고체 촬상 소자 패키지의 요부 구성을 나타내는 단면도.
도 31 은, 본 발명의 또 다른 실시형태를 나타내는 것이며, CCD 고체 촬상 소자 패키지의 요부 구성을 나타내는 단면도.
도 32(a) 내지 도 32(d) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 상기 CCD 고체 촬상 소자의 단면도.
도 33(a) 내지 도 33(e) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 상기 CCD 고체 촬상 소자의 단면도.
도 34(a) 내지 도 34(g) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 상기 CCD 고체 촬상 소자의 단면도.
도 35(a) 내지 도 35(e) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 상기 CCD 고체 촬상 소자의 단면도.
도 36(a) 내지 도 36(g) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 상기 CCD 고체 촬상 소자의 단면도.
도 37(a) 내지 도 37(e) 는, 상기 CCD 고체 촬상 소자 패키지의 제조 프로세스의 일부를 나타내는 것으로서, 상기 CCD 고체 촬상 소자의 단면도.
[특허 문헌 1] 일본 공개특허공보 2003-309221호 (공개일 : 2003년 10월 31일)
[비특허 문헌 1] The 2004 International Conference on Solid State Devices and Materials, Tokyo, 2004, 276-277
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 절연막에 의해 양호하게 절연된 도전 배선을 갖는 반도체 장치, 및 그 제조 방법에 관한 것이다.
최근, 점점 반도체 장치의 소형화·박형화의 요구가 높아지고 있다. 그 때문에, 복수의 반도체 장치를 적층함으로써 실장 밀도를 높이는 수법이 널리 행해지고 있다. 이러한 요구에 부응하는 것으로서, 예를 들어 특허 문헌 1 에 기재 되어 있는 바와 같이, 반도체 장치의 표면에 형성된 전극 패드로부터, 반도체 기판을 관통하여, 반도체 장치 이면에까지 접속된 관통 전극의 형성 기술이 주목받고 있다.
특허 문헌 1 에는, 관통 전극을 갖는 BGA (Ball Grid Array) 형의 반도체 장치의 제조 방법이 개시되어 있다. 특허 문헌 1 에서는, 반도체 기판의 이면으로부터, 반도체 기판 표면에 형성된 전극에까지 도달하는 관통공을 형성하고, 이 관통공 내벽 및 전극 이면에 CVD (Chemical Vapor Deposition) 법으로 산화막을 형성한 후, 이방성 에칭에 의해 전극 이면에 부착된 산화막만을 에칭하여, 관통 전극을 형성하고 있다.
또한 최근에는, 휴대 전화로 대표되는 소형의 카메라 모듈에 있어서도, 더 나은 소형·박형화의 요구가 높아지고 있다.
예를 들어, 비특허 문헌 1 에 기재되어 있는 바와 같이, 관통 전극의 제조 방법과 관통 전극을 적용한 CCD 고체 촬상 소자를 카메라 모듈로서 조립하고, 당해 카메라 모듈을 휴대 전화에 장착하여, 그 기능을 평가한 결과가 보고되어 있다.
비특허 문헌 1 에 의하면, 반도체 기판의 소자가 탑재된 제 1 면측에 있는 전극 패드와, 전극 패드와 반도체 기판을 전기적으로 분리시키기 위한 제 1 절연막과, 반도체 기판에 대하여, 웨이퍼 이면으로부터 웨이퍼 표면의 전극 패드에 이르는 관통공을 형성한 후, 관통공 내의 도전 부재로 이루어지는 도전 배선과 반도체 기판을 전기적으로 분리시키기 위해, 관통공의 측면과 관통공의 저면을 덮는 제 2 절연막을 형성한다. 그 후, 관통공 내의 도전 배선과 전극 패드의 도통을 취하 기 위한 컨택트를 형성하기 위해, 리액티브·이온·에치 (RIE) 에 의한 이방성 드라이 에칭을 이용하여, 반도체 기판 이면, 관통공의 측면, 및 관통공의 저면에 구비되는 전극 패드의 이면 부분을 덮는 제 2 절연막을, 가능한 한 수직 방향으로 에칭하여 제거하고, 반도체 기판 이면과 관통공의 측면에 구비되는 제 2 절연막을 남기고, 관통공의 저면 (전극 패드 뒷면에 상당) 에 구비되는 제 2 절연막을 제거하여 전극 패드의 이면 부분만 노출시켜, 컨택트를 형성하고 있다.
이와 같이, 관통 전극을 구비한 반도체 장치, 및 관통 전극 형성 프로세스는, 메모리뿐만 아니라 고체 촬상 소자 등 폭 넓은 디바이스의 소형·박형화를 실현시키기 때문에 주목받고 있다.
이하에, 도 16 을 이용하여, 관통 전극의 형성 방법을 구체적으로 설명한다. 도 16(a) ∼ 도 16(c) 는, 관통 전극을 구비한 반도체 장치의 각 제조 과정에 있어서의 전극부 부근의 단면도이다. 도 16(c) 에 나타내는 바와 같이, 통상, 반도체 기판 (반도체 웨이퍼 ; 101) 의 제 1 면 (기판 표면) 에는 제 1 절연막 (102) 이 형성되어 있고, 그 위에 다층 배선의 금속 배선층이 형성되어 있다. 금속 배선층에는 반도체 장치의 신호 입출력을 실시하기 위한 전극 패드 (103) 가 형성되어 있고, 관통 전극은 이 전극 패드 (103) 영역에 형성된다. 또한 금속 배선층 상에, 산화막이나 질화막으로 이루어지는 보호막 (104) 이 형성되어 있다. 반도체 기판 (101) 에 있어서, 전극 패드 (103) 바로 아래에는 관통공이 형성되고, 당해 관통공의 측면 및 저면과, 반도체 기판 (101) 의 제 2 면 (기판 이면) 을 덮도록 제 2 절연막 (105) 이 형성되어 있다. 또, 관통공의 저면으로부터 반도체 기판 (101) 의 제 2 면에 걸쳐 도전층 (106) 이 형성되고, 관통공 내의 도전층 (106) 이 관통 전극으로서 기능한다. 반도체 기판 (101) 의 제 2 면은 보호막 (108) 에 의해 보호되고, 외부 접속 단자 (107) 만이 개구된다. 이로써, 반도체 기판 (101) 의 제 2 면에 있어서의 도전층 (106) 은, 외부 접속 단자 (107) 와 접속된다. 그 결과, 반도체 기판 (101) 의 제 1 면에 존재하는 전극 패드 (103) 와, 제 2 면에 존재하는 외부 접속 단자 (107) 는, 도전층 (106) 에 의해 도통된다.
도 16(c) 에 나타내는 반도체 장치를 제조하는 경우, 제 2 절연막 (105) 은 제 1 절연막 (102), 전극 패드 (103), 및 보호막 (104) 이 형성된 상태의 반도체 기판 (101) 에 대하여, 제 2 면측으로부터, 예를 들어 CVD 법 등에 따라 형성된다. 그러나, 이 경우, 도 16(a) 에 나타내는 바와 같이, 제 2 절연막 (105) 은 상기 관통 전극에 의해 도통을 취해야 하는 전극 패드 (103) 의 이면에까지 형성되어 버린다. 이 때문에, 도전층 (106) 을 형성하기 전에, 도 16(b) 에 나타내는 바와 같이, 관통공의 측면에 형성된 제 2 절연막 (105) 을 남기면서, 전극 패드 (103) 의 이면에 형성된 제 2 절연막 (105) 만을 제거할 필요가 있다.
여기서, 전극 패드 이면에 형성된 제 2 절연막 (105) 을 제거하는 방법은 몇 가지 생각할 수 있다.
제 1 방법으로는, 반도체 기판 (101) 의 이면에 레지스트를 도포한 후, 관통공 내부의 레지스트를 포토 공정에서 개구하고, 그 후 드라이 에칭에 의해 전극 패드 (103) 의 이면에 형성된 제 2 절연막 (105) 을 에칭 제거하는 것을 생각할 수 있다. 또, 제 2 방법으로는, 이방성의 드라이 에칭을 이용함으로써, 관통공의 측면의 제 2 절연막 (105) 을 에칭하지 않고, 전극 패드 (103) 의 이면에 형성된 제 2 절연막 (105) 만을 에칭하는 방법을 생각할 수 있다. 또한, 상기 특허 문헌 1 및 비특허 문헌 1 에서는, 상기 제 2 방법이 이용되고 있다.
그러나, 상기 종래의 관통 전극을 이용한 반도체 장치 및 그 제조 방법에서는, 절연성이 높은 관통 전극을 형성하는 데에는, 제어가 곤란한 매우 복잡한 공정을 거쳐야만 하는 문제점을 갖고 있다.
예를 들어, 상기 제 1 방법에서는, 관통공이 뚤린 반도체 기판의 제 2 면에 레지스트를 균일하게 도포할 때, 관통공 내부에까지 균일하게 레지스트를 매립하는 것이 곤란하다는 문제점을 갖는다.
통상, 반도체 장치의 전극은 100㎛ 각 정도나 그 이하의 것이 많다. 또, 반도체 기판의 두께는 여러가지이지만, 100 ∼ 800㎛ 정도의 두께의 반도체 기판이 이용되는 경우가 많다. 예를 들어, 70㎛ 각의 관통공을 200㎛ 의 두께의 반도체 기판에 형성하는 경우, 이 미세한 관통공의 내부에 레지스트를 균일하게 도포하는 것은 곤란하다. 또, 비록 미세한 관통공의 내부에 레지스트를 균일하게 매립할 수 있었다고 해도, 이 애스펙트비의 구멍에서는, 구멍 내에 들어온 현상액의 순환이 잘 발생하지 않기 때문에, 현상함으로써 관통공 내부의 레지스트를 개구시키는 것은 곤란하다.
한편, 제 2 방법을 이용한 경우에는, 제 1 방법과 비교하여, 전극 패드의 이면에 형성된 제 2 절연막을 개구하는 것이 용이하다고 생각된다. 그러나, 상기 관통공의 내부에 CVD 법으로 산화막을 성막함으로써 제 2 절연막을 형성하는 경우, 반도체 기판의 제 2 면에 형성되는 제 2 절연막의 막 두께에 비해, 관통공의 측면에 형성되는 제 2 절연막의 막 두께 쪽이 얇아진다는 문제점을 갖고 있다. 또, 이방성 에칭에 의해 전극 패드 이면에 형성되는 제 2 절연막을 에칭할 때, 전극 패드 이면의 제 2 절연막에 비해 반도체 기판의 제 2 면에 형성되는 제 2 절연막의 에칭 레이트가 크고, 반도체 기판의 제 2 면의 절연막도 동시에 에칭되어 버린다는 문제점을 갖고 있다. 또, 이방성 에칭이라고는 해도, 관통공의 측면에 형성되는 제 2 절연막이 에칭에 의해 감소되는 것도 피할 수 없다. 또한, 후공정의 도전 배선의 형성에 앞서, 배리어 메탈이나 시드 메탈을 PVD 로 형성할 필요가 있는 경우, 관통공의 측면은 경사지게 할 필요가 있다. 이 경우, 이방성 에칭이라고는 해도, 관통공의 측면에 형성되는 제 2 절연막이 에칭에 의해 감소되고, 관통공의 측면의 반도체 기판이 노출되기 쉬워진다는 문제점을 갖고 있다. 또한, 도 17 에 나타내는 바와 같이, 관통공의 저면 근방의 반도체 기판 (101) 에 대하여 더욱 경사지게 한 경우에는, 관통공의 측면에 형성된 제 2 절연막 (105) (특히, 상기 경사 상에 형성된 제 2 절연막) 이 에칭에 의해 더욱 감소하는 결과, 관통공의 측면의 반도체 기판 (101) 이 노출된다는 문제점을 갖고 있다.
따라서 상기 제 2 방법에서는, 반도체 기판의 제 2 면 및 관통공의 측면에 형성되는 제 2 절연막의 두께에 비해, 관통공의 저면에 형성되는 제 2 절연막의 두께를 얇게 할 필요가 있다. 그 때문에, 형성 조건을 바꾸면서 제 2 절연막을 복수 회 적층하여, 반도체 기판의 제 2 면, 및 관통공의 측면에 형성되는 제 2 절 연막의 막 두께를, 관통공의 저면에 형성되는 제 2 절연막의 막 두께에 비해 두껍게 형성할 필요가 있다. 또는, 전극 패드 이면의 제 2 절연막을 에칭 제거한 후에, 다시, 반도체 기판의 제 2 면 상에 제 2 절연막을 형성하는 것이 필요해진다.
또한, 상기 종래 방법에서는, 관통공을 리액티브·이온·에치 (RIE) 에 의한 이방성 에칭으로 형성하는 도중에 있어서, 도 18(a) ∼ 도 18(c) 에 나타내는 바와 같이 일반적으로 노치 (131) 라고 불리는 패임이 발생하는 경우가 있다. 도 18(a) 에 나타내는 바와 같이, 상기 종래의 방법으로 관통공을 형성하는 경우, 반도체 기판 (101) 상에 레지스트막 (112) 이 형성된다. 그리고 레지스트막 (112) 을 이용한 이방성 에칭에 의해, 전극 패드 (103) 에 이르는 관통공이 형성된다. 이 때, 상기 관통공에서는, 제 1 절연막 (102) 에 접하는 반도체 기판 (101) 의 영역에 노치 (131) 가 형성된다. 그 후, 도 18(b) 에 나타내는 바와 같이, CVD 법 등에 따라 제 2 절연막 (105) 을 형성해도, 노치 (131) 상에는 제 2 절연막이 충분히 형성되지 않는다. 그리고, 도 18(c) 에 나타내는 바와 같이, 이러한 상태로 도전층 (106) 을 형성하면, 반도체 기판 (101) 과 도전층 (106) 사이에 리크가 발생해 버린다. 이것을 회피하려면, 에칭 조건을 복수 단계로 변경하여 에칭할 필요가 있다. 이와 같이, 상기 종래의 방법에서는, 관통공 형성시의 에칭 조건, 및 관통공 내벽이나 반도체 기판의 제 2 면을 덮도록 제 2 절연막을 피복할 때에 성막 조건을 변경하여 복수 회 성막을 실시하는 등, 매우 번잡한 프로세스를 거쳐, 간신히 전극 패드 이면의 일부를 노출시켜, 전극 패드와 도전 배 선 사이의 도통을 취하고 있다.
이상과 같이, 이방성 에칭으로 전극 패드 이면의 산화막을 제거하는 방법은, 반도체 기판의 이면 및 측면의 제 2 절연막의 막 두께, 관통공의 저면의 제 2 절연막의 막 두께, 그리고 관통공의 측면의 기울기 형상 등, 매우 많은 조건을 고려하여 프로세스 조건을 결정할 필요가 있다. 즉, 반도체 기판면 내, 반도체 기판 사이 및 로트 사이의 각종 파라미터, 그리고 반도체 장치 상태의 경시 변화 등, 제어해야 할 프로세스 조건이 매우 복잡해진다는 문제점을 갖고 있다.
본 발명의 목적은, 신뢰성이 높은 관통 전극을 이용한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기의 목적을 달성하기 위해서, 본 발명의 반도체 장치는 양면을 관통하여 형성되는 관통공을 갖는 반도체 기판과, 상기 반도체 기판의 제 1 면에 있어서 관통공을 덮도록 형성되는 전극 패드와, 상기 반도체 기판의 제 2 면에 형성되는 외부 접속용 단자와, 상기 관통공을 통과하여, 전극 패드와 외부 접속용 단자를 도통하기 위한 도전 배선과, 상기 전극 패드와 상기 반도체 기판을 절연하기 위해서 반도체 기판의 제 1 면 상에 형성되는 제 1 절연막과, 상기 도전 배선과 상기 반도체 기판을 절연하기 위해서 반도체 기판의 제 2 면 상 및 관통공 내부의 표면 상에 형성되는 제 2 절연막을 구비하고, 상기 도전 배선은 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면에 적어도 일부가 겹치도록 형성 되는 제 1 절연막 및 제 2 절연막의 적어도 일방에 형성되는 접속용 개구를 통하여 전극 패드와 접속되는 반도체 장치에 있어서, 상기 접속용 개구는 관통공 저면의 외주에 이르지 않도록 형성되어 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 관통공 내부의 측면은 제 2 절연막에 의해 덮여 있고, 당해 제 2 절연막에 의해 도전 배선과 반도체 기판을 절연할 수 있다. 즉, 관통공 내부의 측면에서 반도체 기판이 노출되어, 관통공 내의 도전 배선과 반도체 기판 사이의 절연성이 손상되어 리크를 발생하는 경우가 없다. 또, 상기 구성에 의하면, 관통공의 측면이 저면에 대하여 90 도의 각도로 형성되어 있는 경우라도, 관통공의 저면의 절연막만이 제거되어 있기 때문에, 반도체 장치를 작게 할 수 있다.
또, 상기 목적을 달성하기 위해서, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 제 1 면에 제 1 절연막을 통하여 전극 패드를 형성하는 공정과, 상기 제 1 면과는 반대측에 위치하는, 상기 반도체 기판의 제 2 면으로부터 상기 제 1 면측의 전극 패드에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과, 상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 2 절연막을 형성하는 공정과, 상기 관통공의 저면에 겹치도록 형성되어 있는 제 2 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과, 상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하고 있다.
상기 구성에 의하면, 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막 중, 관통공 저면의 외주에 걸리지 않는 부분을 제거하여, 당해 제 2 절연막이 제거된 영역을 접속용 개구로서 이용한다. 따라서, 당해 접속용 개구는 확실하게 제 2 절연막에 의해 둘러싸여 있다. 그 결과, 도전 배선과 반도체 기판 사이를 절연할 수 있다.
또, 상기 목적을 달성하기 위해서, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 제 1 면에 제 1 절연막을 통해 전극 패드를 형성하는 공정과, 상기 제 1 면과는 반대측에 위치하는 상기 반도체 기판의 제 2 면으로부터, 상기 제 1 절연막에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과, 상기 관통공을 형성되어 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 2 절연막을 형성하는 공정과, 상기 반도체 기판의 제 2 면 상에 형성된 제 2 절연막 상에 상기 관통공을 덮도록 필름상의 레지스트막을 형성하는 공정과, 상기 필름상의 레지스트막의, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 형성하여 에칭 마스크를 형성하는 공정과, 상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 1 절연막 및 제 2 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과, 상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하고 있다.
상기 구성에 의하면, 관통공의 저면보다 작은 개구를 갖는 필름상의 레지스트막을 이용한 이방성 드라이 에칭에 의해, 관통공의 저면과 겹치도록 형성되어 있는 제 1 절연막 및 제 2 절연막이 제거된다. 따라서, 관통공 내부의 측면에 형성된 제 2 절연막을 제거하지 않고, 관통공의 저면과 겹치도록 형성된 제 1 절연막 및 제 2 절연막만을 제거할 수 있다. 그 결과, 관통공 내부의 측면에서 반도체 기판 등이 노출되지 않고, 관통공 내의 도전 배선과 반도체 기판 사이의 절연성을 양호하게 유지할 수 있다. 또, 상기 구성에 의하면, 관통공의 측면이 저면에 대하여 90 도의 각도로 형성되어 있는 경우라도, 관통공의 저면의 절연막만을 제거할 수 있기 때문에, 반도체 장치를 작게 할 수 있다.
또, 상기 목적을 달성하기 위해서, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 제 1 면에, 제 1 절연막을 통하여 전극 패드를 형성하는 공정과, 상기 제 1 면과는 반대측에 위치하는 상기 반도체 기판의 제 2 면으로부터, 상기 제 1 면측의 제 1 절연막에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과, 상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 2 절연막을 형성하는 공정과, 상기 반도체 기판의 제 2 면 상에 형성된 제 2 절연막 상에, 상기 관통공을 덮도록 필름상의 레지스트막을 형성하는 공정과, 상기 필름상의 레지스트막의, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 형성하여 에칭 마스크를 형성하는 공정과, 상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성 되어 있는 제 1 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과, 상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하고 있다.
상기 구성에 의하면, 관통공의 저면보다 작은 개구를 갖는 필름상의 레지스트막을 이용한 이방성 드라이 에칭에 의해, 관통공의 저면과 겹치도록 형성되어 있는 제 1 절연막이 제거된다. 따라서, 관통공 내부의 측면에 형성된 제 2 절연막을 제거하지 않고, 관통공의 저면과 겹치도록 형성된 제 1 절연막만을 제거할 수 있다. 그 결과, 관통공 내부의 측면에서 반도체 기판 등이 노출되지 않고, 관통공 내의 도전 배선과 반도체 기판 사이의 절연성을 양호하게 유지할 수 있다. 또, 상기 구성에 의하면, 관통공의 측면이 저면에 대하여 90 도의 각도로 형성되어 있는 경우라도, 관통공의 저면의 절연막만을 제거할 수 있기 때문에, 반도체 장치를 작게 할 수 있다.
또, 상기 목적을 달성하기 위해서, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 제 1 면에, 제 1 절연막을 통하여 전극 패드를 형성하는 공정과, 상기 제 1 면과는 반대측에 위치하는 상기 반도체 기판의 제 2 면으로부터, 상기 제 1 면측의 제 1 절연막에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과, 상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막 상에, 상기 관통공을 덮도록 마스크용 감광성 수지막을 형성하는 공정과, 상기 마스크용 감광성 수지에 대하여 포토리소그래피 처리를 실시함으로써, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 갖는 에칭 마스크를 형성하는 공정과, 상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 1 절연막과 제 3 절연막으로 이루어지는 적층막을 제거하여, 관통공 저면의 외주에 이르지 않도록 상기 전극 패드에 도달하는 개구를 형성하는 공정과, 상기 에칭 마스크를 박리한 후, 상기 제 3 절연막 상에 감광성 수지막으로 이루어지는 제 2 절연막을 형성하는 공정과, 상기 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막에 대하여 포토리소그래피 처리를 실시함으로써, 관통공 저면의 외주에 걸리지 않는 영역의 제 2 절연막을 제거하여, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과, 상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하고 있다.
상기 구성에 의하면, 관통공의 저면보다 작은 개구를 갖는 감광성 수지막을 에칭 마스크로서 이용하는 이방성 드라이 에칭에 의해, 관통공의 저면과 겹치도록 형성되어 있는 제 1 절연막과 제 3 절연막으로 이루어지는 적층막을 제거할 수 있다. 또한, 상기 구성에 의하면, 감광성 수지막을 이용하여 제 2 절연막이 형성된다. 따라서, 관통공 내부의 측면에 형성된 제 3 절연막을 제거하지 않고, 원하는 개구를 갖는 제 2 절연막을 형성할 수 있다. 그 결과, 관통공 내부의 측면에서 반도체 기판 등이 노출되지 않고, 관통공 내의 도전 배선과 반도체 기판 사 이의 절연성을 양호하게 유지할 수 있다. 또, 상기 구성에 의하면, 관통공의 측면이 저면에 대하여 90 도의 각도로 형성되어 있는 경우라도, 관통공의 저면의 절연막만을 제거할 수 있기 때문에, 반도체 장치를 작게 할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명에 의해 명백해질 것이다.
본 발명의 일 실시형태에 대해 도 1 ∼ 15, 19 ∼ 37 에 기초하여 설명하면, 이하와 같다.
〔실시형태 1〕
도 1 에, 본 실시형태의 반도체 장치의 전극부 부근의 단면 구조를 나타낸다.
도 1 에 나타내는 바와 같이, 본 실시형태의 반도체 장치는, 반도체 기판 (1) 의 제 1 면 (기판 표면) 에, 제 1 절연막 (2) 을 통하여, 단층 또는 다층 구조(통상적으로는 다층 구조) 의 금속 배선층이 형성되어 있다. 이 금속 배선층 상의 소정의 단자에는 도시하지 않은 반도체 소자가 접속되어 있고, 이 반도체 소자의 신호 입출력을 실시하기 위한 전극 패드 (3) 가 형성되어 있다. 또한, 도 1 에 있어서는, 상기 금속 배선층에 포함되는 전극 패드 (3) 만을 기재하고 있다. 또한 금속 배선층 상에는, 산화막이나 질화막으로 이루어지는 보호막 (4) 이 형성되어 있다. 또한, 상기 반도체 기판 (1) 의 재료는 특별히 한정되지 않고, 적절하게 공지된 기판을 이용할 수 있다. 예를 들어, Si 기판 또는 GaAs 기판 등을 이용할 수 있다. 또, 제 1 절연막 (2) 의 재료도 특별히 한정되지 않고, 적절하게 공지된 절연막을 이용할 수 있다. 예를 들어, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형성되어 있는 것이 바람직하다. 더욱 바람직하게는, Si 산화막 등의 산화막을 이용하는 것이 바람직하다.
본 실시형태의 반도체 장치에서는, 관통 전극은 전극 패드 (3) 의 영역에 형성된다. 이로 인해, 반도체 기판 (1) 에 있어서, 전극 패드 (3) 바로 아래에는 관통공이 형성되고, 당해 관통공의 내부 (측면 및 저면) 와 반도체 기판 (1) 의 제 2 면 (기판 이면) 을 덮도록 제 2 절연막 (5) 이 형성되어 있다. 또한, 상기 제 2 절연막 (5) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막, 또는 전착 재료에 의해 형성되는 막, 또는 감광성 수지막인 것이 바람직하다. 또, 상기 전착 재료로는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지를 이용하는 것이 바람직하다. 또, 상기 감광성 수지막으로는, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막을 이용하는 것이 바람직하다.
또, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 관통공의 저면에 적어도 일부가 겹치도록 형성되어 있는 제 2 절연막 (5) 은, 부분적으로 개구되어 있다. 즉, 상기 제 2 절연막 (5) 에서는, 관통공 저면의 외주에 이르지 않도록 개구가 형성되어 있다. 상기 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있으면 되고, 그 형상 등은 특별히 한정되지 않는다.
상기 관통공의 내부로부터 반도체 기판 (1) 의 제 2 면에 걸쳐 도전 배선층 (6 ; 도전 배선) 이 형성되고, 관통공 내부의 도전 배선층 (6) 이 관통 전극으로서의 기능을 갖고 있다. 이 때, 전극 패드 (3) 및 도전 배선층 (6) 은, 제 1 절연막 (2) 및 제 2 절연막 (5) 에 의해, 반도체 기판 (1) 에 대하여 절연성이 유지되어 있다.
반도체 기판 (1) 의 제 2 면에 있어서의 도전 배선층 (6) 은, 외부 입출력 단자 (7 ; 외부 접속용 단자) 와 접속되어 있다. 이 때, 반도체 기판 (1) 의 제 2 면은 보호막 (8) 에 의해 덮이고, 외부 입출력 단자 (7) 만이 개구된다. 이로써, 반도체 기판 (1) 의 제 1 면에 존재하는 전극 패드 (3) 와, 제 2 면에 존재하는 외부 입출력 단자 (7) 가 도전 배선층 (6) 에 의해 도통된다.
본 실시형태의 반도체 장치의 제조 방법을, 도 7(a) ∼ 도 7(g) 를 이용하여, 이하에 설명한다. 도 7(a) ∼ 도 7(g) 는, 본 실시형태의 반도체 장치를 제조할 때의, 각 공정에 있어서의 전극부 부근의 단면 구조를 나타내고 있다.
먼저, 도 7(a) 에 나타내는 바와 같이, 반도체 기판 (1) 의 제 2 면 상에, 레지스트막 (11) 이 형성된다. 상기 레지스트막 (11) 에는, 이후의 공정에 있어서 관통공을 형성하기 위한 개구가 형성되어 있다. 또, 반도체 기판 (1) 의 제 1 면 상에, 제 1 절연막 (2) 이 형성되고, 당해 제 1 절연막 (2) 상에, 전극 패드 (3) 를 포함하는 금속 배선층 및 보호막 (4) 이 형성된다.
상기 반도체 기판 (1) 의 두께는 특별히 한정되지 않지만, 이면 연마 등에 의해 100㎛ ∼ 300㎛ 로 조절되어 있는 것이 바람직하다. 이것은, 반도체 기판 (1) 이 지나치게 두꺼우면, 후공정에서 반도체 기판 (1) 에 관통공을 형성할 때, 관통공이 깊어져 에칭 시간이 길어져 처리 능력이 저하됨과 함께 비용 상승을 초래하거나, 관통공의 형상을 컨트롤하는 것이 곤란해지기 때문이다. 그 때문에, 반도체 기판 (1) 의 두께를 어느 정도 얇게 함으로써, 에칭의 깊이를 얕게 하고 있다. 또 반대로, 반도체 기판 (1) 이 지나치게 얇으면, 파손의 위험성이 상승하거나, 휨이 발생하기 쉬워지는 등, 후공정에서의 취급이 어려워진다. 따라서, 상기 반도체 기판 (1) 의 두께는 100㎛ ∼ 300㎛ 로 조절되어 있는 것이 바람직하다. 또, 상기 기술한 바와 같이, 반도체 기판 (1) 의 제 2 면 (연마면) 에 레지스트를 첨부하고, 제 1 면의 전극 패드 (3) 에 대응한 위치를 개구하도록 레지스트의 노광·현상을 실시하여, 레지스트막 (11) 을 형성한다. 상기 레지스트막 (11) 은 반도체 기판 (1) 에 관통공을 형성하기 위한 드라이 에칭에 있어서, 마스크로서 기능한다. 또한, 상기 레지스트막 (11) 의 형성 방법은 특별히 한정되지 않고, 적절하게 공지된 방법을 이용할 수 있다. 또, 상기 레지스트막 (11) 의 원료도 특별히 한정되지 않고, 적절하게 공지된 레지스트막을 이용할 수 있다.
다음으로, 도 7(b) 에 나타내는 바와 같이, 레지스트막 (11) 을 마스크로서, 반도체 기판 (1) 을 드라이 에칭하여 관통공을 형성한다. 드라이 에칭에 의해, 반도체 기판 (1), 및 전극 패드 (3) 바로 아래의 제 1 절연막 (2) 이 에칭되어, 전극 패드 (3) 의 이면이 노출된다. 또한, 에칭 후에는, 상기 레지스트막 (11) 은 박리된다.
다음으로, 도 7(c) 에 나타내는 바와 같이, 관통공의 측면, 전극 패드 (3) 의 이면, 및 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 형성된다. 상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막, 또는 전착 재료에 의해 형성되는 막, 또는 감광성 수지막인 것이 바람직하다. 또한, 상기 전착 재료는 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다. 또, 상기 감광성 수지막으로는, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막을 이용하는 것이 바람직하다. 또, 상기 제 2 절연막의 형성 방법도 특별히 한정되지 않고, 적절하게 공지된 방법에 따라 형성할 수 있다. 예를 들어, 제 2 절연막이 Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 경우에는, 플라즈마 CVD 법을 이용하여 상기 제 2 절연막을 형성하는 것이 바람직하다. 또, 제 2 절연막이 전착 재료인 경우에는, 전착막형성법에 따라 상기 제 2 절연막을 형성하는 것이 바람직하다. 예를 들어, 상기 제 2 절연막으로서 전착 재료를 이용하면, 도 18(a) ∼ 도 18(c) 에 나타내는 것과 같은 노치가 형성된 경우라도, 노치 내에 전착 재료가 피복된다. 그 결과, 후술하는 도 7(f) 에 있어서 관통공 내에 도전 배선층이 형성되어도, 도전 배선층과 반도체 기판 사이의 절연성이 유지된다는 이점을 갖는다.
또, 제 2 절연막의 형성 방법으로는, 예를 들어, 도 19(a) ∼ 도 19(g) 에 나타내는 방법을 이용할 수도 있다. 또한, 당해 방법을 이용하여 제 2 절연막을 형성하는 경우에는, 제 2 절연막 (5) 으로는 특별히 한정되지 않지만, 감광성 수지막인 것이 바람직하다. 상기 감광성 수지막으로서도 특별히 한정되지 않지 만, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다. 당해 방법으로 제 2 절연막을 형성하는 경우에는, 이하에 나타내는 바와 같이, 제 2 절연막이 변형되는 변형 공정을 포함한다. 따라서, 상기 변형 공정에서는, 제 2 절연막은 유연성을 갖고 있는 것이 바람직하다. 따라서, 제 2 절연막으로서 감광성 수지를 이용하면, 상기 변형 공정 전에 광을 조사하지 않음으로써, 제 2 절연막의 유연성을 유지할 수 있다. 그 결과, 관통공 내부에 보다 밀착시켜 제 2 절연막을 부착할 수 있다. 그리고, 관통공 내부에 밀착시킨 후에 상기 제 2 절연막에 광을 조사하면, 관통공의 내부에 밀착된 제 2 절연막을 형성할 수 있다. 또한, 광을 조사할 때에 마스크를 이용하면, 제 2 절연막에 원하는 개구 (접속용 개구) 를 형성할 수 있다.
도 19(a), (b) 에 나타내는 공정은, 도 7(a), (b) 에 나타내는 공정과 동일하기 때문에, 여기에서는 그 설명을 생략한다. 제 2 절연막의 형성 방법으로는, 우선, 도 19(c) 에 나타내는 바와 같이, 관통공의 개구부를 덮도록 하여, 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 부착된다.
다음으로, 도 19(d) 에 나타내는 바와 같이, 감압하에 있어서 시트상의 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면에 접합시킨 후, 가압하여 관통공의 외측 (가압) 과 내측 (감압) 의 압차를 이용하여, 시트상의 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면측의 표면 및 관통공 내벽에 피복하여 접합시킴으로써 형성할 수 있다. 또한, 이 경우, 제 2 절연막 (5) 및 반도체 기판 (1) 을 가열하여, 변형되기 쉬운 상태로 해 두는 것이 바람직하다.
관통공의 외측과 내측에 압차를 형성하는 방법으로는 특별히 한정되지 않는다. 예를 들어, 진공 라미네이터를 이용하여 감압 환경을 형성하고, 당해 감압 환경하에 있어서 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면에 접합시킨다. 이 때, 관통공의 내부는 제 2 절연막 (5) 및 전극 패드 (3) 에 의해 밀폐되어 있기 때문에, 진공 상태가 된다. 또한, 이 때, 제 2 절연막 (5) 과 반도체 기판 (1) 의 제 2 면 사이에 기포가 발생하는 것을 막기 위해, 프레스 기구를 이용하여, 반도체 장치를 가열 (예를 들어, 30 ∼ 250℃) 및 가압 (예를 들어, 10K ∼ 20 MPa) 해 두는 것이 바람직하다. 또한, 관통공의 내부의 진공도로는 100K ∼ 1 Pa 인 것이 바람직하다. 상기 기술한 바와 같이, 감압 환경하에 있어서 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면에 접합한 후, 관통공의 외부를 가압하면 된다. 당해 가압 방법으로는 특별히 한정되지 않지만, 예를 들어, 질소 등의 불활성 가스를 관통공의 외부에 부가하면 된다. 이로써 제 2 절연막 (5) 은 관통공의 내부로 밀려들어가고, 그 결과, 관통공의 내부에 제 2 절연막 (5) 을 접합시킬 수 있다.
또한, 당해 방법은 제 2 절연막 (5) 에 한하지 않고, 모든 막의 형성 방법으로서 이용할 수 있다. 당해 방법은 원하는 구성을 막상으로 형성한 후에 당해 구성을 구조체 상에 부착시키기 때문에, 관통공의 내부 등에 대표되는 복잡한 형상을 갖는 구조체 상에, 균등한 막 두께를 갖는 막을 형성할 수 있다. 즉, 구조체의 형상에 의하지 않고, 당해 구조체의 모든 지점 상에, 균등한 두께를 갖는 막을 형성할 수 있다. 그 결과, 예를 들어, 반도체 장치 내의 구성을 확실하게 절연하는 것이 가능하다. 또, 당해 방법에 따라, 에칭 마스크 등을 형성하면, 보호하고자 하는 지점을 확실하게 보호하는 것이 가능하다.
다음으로, 도 7(d) 에 나타내는 바와 같이, 상기 관통공의 개구면을 덮도록 레지스트막 (12) 이 형성된다. 상기 레지스트막 (12) 은, 필름상인 것이 바람직하고, 그 두께는 특별히 한정되지 않는다. 또, 상기 레지스트막 (12) 의 재료는 특별히 한정되지 않고, 적절하게 공지된 레지스트막을 이용할 수 있다. 예를 들어, 에폭시계 등의 감광성 수지를 이용하는 것이 바람직하다. 당해 레지스트막 (12) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성된다. 당해 개구의 형성 방법은, 특별히 한정되지 않지만, 포토리소그래피에 의해 형성되는 것이 바람직하다.
상기 기술한 바와 같이, 본 실시형태의 반도체 장치의 제조 방법에 있어서는, 레지스트막 (12) 의, 관통공의 저면과 겹치는 영역의 내측에 개구가 형성되어 있다. 여기에서, 「레지스트막의, 관통공의 저면과 겹치는 영역」이란, 상기 관통공 저면의 외주로부터, 당해 관통공의 저면에 대하여 수직선을 그은 경우, 당해 수직선과 상기 레지스트막 (12) 의 접점에 의해 둘러싸인 영역을 말한다. 그리고, 상기 개구는 당해 영역보다 내측에 형성되어 있다.
레지스트막 (12) 에 형성되는 개구에 대하여, 도 10(a) 를 이용하여, 더욱 상세하게 설명한다. 도 10(a) 에 나타내는 바와 같이, 본 실시형태의 반도체 장치의 제조 방법에서는, 레지스트막 (12) 에 있어서, 관통공의 저면과 겹치는 영 역의 내측에 개구가 형성된다. 즉, 상기 개구는 관통공 저면의 외주로부터, 당해 저면에 대하여 수직선을 그은 경우, 당해 수직선과 레지스트막 (12) 의 접점에 의해 둘러싸인 영역 (레지스트막 (12) 의 영역으로서, 화살표 (60) 에 상당하는 영역) 의 내측에 형성되어 있다. 따라서, 본 실시형태에 있어서 레지스트막 (12) 에 형성되는 개구로는, 화살표 (50) 에 상당하는 영역의 개구 등이 포함된다. 화살표 (50) 에 상당하는 영역의 개구를 갖는 경우, 후단의 이방성 드라이 에칭으로 제 2 절연막 (5) 을 제거하고자 하면, 화살표 (50) 로 나타내는 영역과 겹치는 제 2 절연막 (5) 의 영역이 제거된다. 따라서, 관통공의 측면에 형성되어 있는 제 2 절연막 (5) 을 제거하지 않고, 관통공의 저면에 겹치도록 형성된 제 2 절연막 (5) 만을 제거할 수 있다. 만일, 화살표 (70) 에 상당하는 영역의 개구를 가지면, 화살표 (70) 로 나타내는 영역과 겹치는 제 2 절연막 (5) 이 제거된다. 따라서, 관통공의 측면에 형성되어 있는 제 2 절연막 (5) 도 제거되고, 그 결과, 반도체 기판 (1) 이 노출되게 된다. 따라서, 레지스트막 (12) 에 있어서, 상기 화살표 (70) 에 상당하는 영역에 형성되는 개구는, 본원 발명의 범위에 포함되지 않는다.
다음으로, 도 7(e) 에 나타내는 바와 같이, 이방성 드라이 에칭을 실시함으로써, 전극 패드 (3) 의 이면과 도전 배선을 이격시키는 제 2 절연막 (5) 이 부분적으로 제거된다. 이 때 제거되는 제 2 절연막 (5) 의 부분은, 관통공의 저면보다 내측의 영역이다. 그 크기는 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 또, 그 형상도 특별히 한정되지 않는다. 상기 레지스트막 (12) 을 이용하여 제 2 절연막 (5) 을 제거함으로써, 관통공의 측면에 형성된 제 2 절연막 (5) 을 에칭하지 않고, 전극 패드 (3) 의 이면 상에 형성된 제 2 절연막 (5) 만을 제거할 수 있다. 또, 그 후, 반도체 기판 (1) 의 이면에 배리어 메탈층 및 전해 도금을 위한 시드 메탈층이 형성된다 (도시 생략). 상기 배리어 메탈층 및 시드 메탈층의 형성 방법은 특별히 한정되지 않고, 적절하게 공지된 방법에 따라 형성될 수 있다. 예를 들어, 스퍼터법 또는 CVD 법 등에 따라 형성할 수 있다.
상기 기술한 바와 같이 제 2 절연막 (5) 이 감광성 수지막인 경우, 상기 도 7(d), (e) 에서 설명한 공정은 별도의 공정으로 치환할 수 있다. 이하에, 상기 별도의 공정을, 도 19(e) 를 이용하여 설명한다. 도 19(e) 에 나타내는 바와 같이, 제 2 절연막 (5) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성된다. 당해 개구의 형성 방법은 특별히 한정되지 않지만, 포토리소그래피의 노광·현상에 의해 형성되는 것이 바람직하다. 이 때 개구되는 부분의 크기는, 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 또, 그 형상도 특별히 한정되지 않는다.
포토리소그래피에 의해 개구를 형성하는 경우에는, 관통공의 저면 상에 형성된 제 2 절연막에 조사하는 광을 제한하는 차광 마스크를 이용하면 된다. 즉, 제 2 절연막 (5) 중의 상기 개구를 형성하고자 하는 영역에만, 광을 조사하지 않는 차광 마스크를 이용하면 된다. 예를 들어, 당해 차광 마스크는 도 10(a) ∼ 도 10(c) 에 있어서의 레지스트막 (12) 에 형성되는 개구의 위치에 형성되어도 된다.
또, 제 2 절연막 (5) 으로서 감광성 수지막을 이용하면, 제 2 절연막 (5) 을 에칭할 필요가 없고, 전극 패드 (3) 의 이면 상에 형성된 제 2 절연막 (5) 을 부분적으로 제거·개구할 필요도 없다.
다음으로, 도 7(f) 에 나타내는 바와 같이, 전극 패드 (3) 의 이면과 이후에 형성되는 외부 접속 단자를 전기적으로 접속하는 재배선 패턴으로서 기능하는 도전 배선층 (6) 이 상기 시드 메탈층 상에 형성된다. 또한, 도 19(f) 에 나타내는 공정은 도 7(f) 에 나타내는 공정과 동일하다. 상기 도전 배선층 (6) 의 형성 방법은 특별히 한정되지 않고, 적절하게 공지된 방법을 이용할 수 있다. 예를 들어, 전해 구리 도금 등에 의해 형성할 수 있다.
상기 도전 배선층 (6) 의 구체적인 형성 방법으로는, 우선, 반도체 기판 (1) 의 이면에 레지스트를 도포하고, 당해 레지스트를 통상의 포토리소그래피 공정에서 노광·현상함으로써, 재배선 패턴이 형성된다. 또한, 관통공이 형성된 반도체 기판 (1) 에 대하여, 액상의 레지스트를 도포하는 것이 곤란한 경우에는, 레지스트로서 필름상 레지스트 등을 이용할 수도 있다. 이어서, 상기 시드 메탈층을 음극으로 하여 전해 구리 도금을 실시함으로써, 상기 레지스트의 개구 부분에 해당하는 재배선 패턴의 막 두께가 증가하여, 도전 배선층 (6) 이 형성된다. 이 때, 상기 도전 배선층 (6) 의 막 두께는, 특별히 한정되지 않는다. 예를 들어, 후공정에서 외부 입출력 단자로서 땜납 볼을 탑재하기 위해서는, 막 두께는 10㎛ 인 것이 바람직하다. 그 후, 레지스트가 제거됨과 함께, 불필요한 시드 메탈층과 배리어 메탈층이, 에칭에 의해 제거된다. 또한, 포토리소그래피 공정에 의해 재배선 패턴을 형성하는 공정과 전해 구리 도금을 실시하는 공정은, 실시하는 순서를 반대로 할 수도 있다. 즉, 우선, 반도체 기판 (1) 의 이면 전체면에 형성된 시드 메탈층 상에, 전해 구리 도금 등에 의해 도전 배선층이 형성된다. 다음으로, 재배선 패턴의 레지스트를 남기고, 또한 재배선 패턴 이외의 레지스트가 제거되도록, 레지스트를 통상의 포토리소그래피 공정에서 노광·현상함으로써, 재배선 패턴이 형성된다. 그 후, 불필요한 구리 도금층, 시드 메탈층 및 배리어 메탈층이, 에칭에 의해 제거된다.
다음으로, 도 7(g) 에 나타내는 바와 같이, 반도체 기판 (1) 의 이면 전체에 감광성 절연 수지에 의해 보호막 (8) 이 형성된다. 또한, 도 19(g) 에 나타내는 공정은 도 7(g) 에 나타내는 공정과 동일하다. 상기 감광성 절연 수지로는 특별히 한정되지 않고, 적절하게 공지된 감광성 절연 수지를 이용할 수 있다. 그 후, 보호막 (8) 에 외부 접속 단자의 형성부가 개구된다. 당해 개구부의 형성 방법은 특별히 한정되지 않고, 적절하게 공지된 방법에 따라 형성할 수 있다. 예를 들어, 포토리소그래피 공정에서 노광·현상함으로써, 상기 개구부를 형성할 수 있다. 그리고, 상기 보호막 (8) 의 개구부에, 외부 입출력 단자가 되는 땜납 볼을 탑재하여, 개별의 반도체 칩에 다이싱함으로써, 본 실시형태의 반도체 장치가 완성된다.
또한, 도 7(e) ∼ 도 7(g) 에서는, 배리어 메탈층 및 시드 메탈층을 기재하고 있지 않지만, 상기 공정에 있어서 형성된 배리어 메탈층 (9) 및 시드 메탈층 (10) 을 도 12(a) ∼ 도 12(d) 에 나타낸다. 도 12(a) ∼ 도 12(d) 에 나타내는 바와 같이, 제 2 절연막 (5) 이 부분적으로 제거된 후, 반도체 기판 (1) 의 이면에 배리어 메탈층 (9) 이 형성되고, 또한 당해 배리어 메탈층 (9) 상에 시드 메탈층 (10) 이 형성된다.
〔실시형태 2〕
이하에, 본 실시형태의 반도체 장치에 대하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 것 이외의 구성은 실시형태 1 과 동일하다. 또, 설명의 편의상, 실시형태 1 의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
도 2 에, 본 발명의 다른 실시형태의 반도체 장치의 전극부 부근의 단면 구조를 나타낸다.
도 2 에 나타내는 바와 같이, 본 실시형태의 반도체 장치에서도, 관통 전극은 전극 패드 (3) 의 영역에 형성된다. 이로 인해, 반도체 기판 (1) 에 있어서, 전극 패드 (3) 바로 아래에는 관통공이 형성되어 있다. 상기 관통공의 측면과 반도체 기판 (1) 의 제 2 면을 덮도록 제 2 절연막 (5) 이 형성됨과 함께, 상기 관통공의 저면과 겹치도록 제 1 절연막 (2) 및 제 2 절연막 (5) 이 형성되어 있다. 또한, 상기 제 2 절연막 (5) 은 Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다.
또, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 관통공의 저면에 적어도 일부가 겹치도록 형성되어 있는 제 1 절연막 (2) 및 제 2 절연막 (5) 은, 부분적으로 개구되어 있다. 즉, 상기 제 1 절연막 (2) 및 제 2 절연막 (5) 에서는, 관통공 저면의 외주에 이르지 않도록 개구가 형성되어 있다. 상기 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있으면 되고, 그 형상 등은 특별히 한정되지 않는다.
본 실시형태의 반도체 장치에 있어서도, 도전 배선층 (6), 보호막 (8) 및 외부 입출력 단자 (7) 등이 형성되어 있지만, 실시형태 1 과 동일하기 때문에, 그 설명은 생략한다.
본 실시형태의 반도체 장치의 제조 방법을, 도 8(a) ∼ 도 8(g) 를 이용하여, 이하에 설명한다. 또한, 도 8(a), (f), (g) 에 나타내는 공정은, 각각 실시형태 1 에 있어서 도 7(a), (f), (g) 에 나타내는 공정과 동일하다. 따라서, 이들의 공정에 대한 설명은 생략한다.
본 실시형태의 반도체 장치의 제조 방법에서는, 도 8(b) 에 나타내는 바와 같이, 레지스트막 (11) 을 마스크로 하고, 반도체 기판 (1) 을 드라이 에칭하여 관통공을 형성한다. 드라이 에칭에 의해, 반도체 기판 (1) 만이 에칭된다. 즉, 전극 패드 (3) 바로 아래의 제 1 절연막 (2) 은 남겨진다. 또한, 에칭 후에는, 상기 레지스트막 (11) 은 박리된다.
다음으로, 도 8(c) 에 나타내는 바와 같이, 관통공의 측면, 관통공 내부의 제 1 절연막 (2), 및 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 형성된다. 상기 제 2 절연막의 형성 방법은 특별히 한정되지 않지만, 플라즈마 CVD 법 등을 이용하여 형성되는 것이 바람직하다. 또, 상기 제 2 절연막 (5) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다. 이상과 같이 제 2 절연막 (5) 을 형성함으로써, 전극 패드 (3) 의 바로 아래에 있어서 전극 패드 (3) 와 관통공의 저면을 이격시키는 절연막은, 제 1 절연막 (2) 및 제 2 절연막 (5) 이 된다. 이로써, 관통 전극의 절연성을 더욱 높일 수 있다.
다음으로, 도 8(d) 에 나타내는 바와 같이, 상기 관통공의 개구면을 덮도록 레지스트막 (12) 이 형성된다. 상기 레지스트막 (12) 은, 필름상인 것이 바람직하고, 그 두께는 특별히 한정되지 않는다. 또, 상기 레지스트막 (12) 의 재료는 특별히 한정되지 않고, 적절하게 공지된 레지스트막을 이용할 수 있다. 예를 들어, 에폭시계 등의 감광성 수지를 이용하는 것이 바람직하다. 당해 레지스트막 (12) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성된다. 당해 개구의 형성 방법은 특별히 한정되지 않지만, 포토리소그래피에 의해 형성되는 것이 바람직하다. 레지스트막 (12) 에 형성되는 개구에 대하여, 도 10(b) 를 이용하여, 그 상세를 도시하였다. 본원 실시형태에 있어서의 개구는, 관통공 저면의 외주로부터, 당해 저면에 대하여 수직선을 그은 경우, 당해 수직선과 레지스트막 (12) 의 접점에 의해 둘러싸인 영역 (레지스트막 (12) 의 영역으로서, 화살표 (60) 에 상당하는 영역) 의 내측에 형성되어 있다. 따라서, 본 실시형태에 있어서 레지스트막 (12) 에 형성되는 개구로는, 화살표 (50) 에 상당하는 영역의 개구 등이 포함된다. 화살표 (50) 에 상당하는 영역의 개구를 갖는 경우, 후단의 이방성 드라이 에칭으로 제 1 절연막 (2) 및 제 2 절연막 (5) 을 제거하고자 하면, 화살표 (50) 로 나타내는 영역과 겹치는 제 1 절연막 (2) 및 제 2 절연막 (5) 의 영역이 제거된다. 따라서, 관통공의 측면에 형성되어 있는 제 2 절연막 (5) 을 제거하지 않고, 관통공의 저면과 겹치도록 형성된 제 1 절연막 (2) 및 제 2 절연막 (5) 만을 제거할 수 있다. 만일, 화살표 (70) 에 상당하는 영역의 개구를 가지면, 화살표 (70) 로 나타내는 영역과 겹치는 제 2 절연막 (5) 이 제거된다. 따라서, 관통공의 측면에 형성되어 있는 제 2 절연막 (5) 도 제거되고, 그 결과, 반도체 기판 (1) 이 노출되게 된다. 따라서, 레지스트막 (12) 에 있어서, 상기 화살표 (70) 에 상당하는 영역에 형성되는 개구는, 본원 발명의 범위에 포함되지 않는다.
다음으로, 도 8(e) 에 나타내는 바와 같이, 이방성 드라이 에칭을 실시함으로써, 전극 패드 (3) 의 이면과 도전 배선을 이격시키는 제 1 절연막 (2) 및 제 2 절연막 (5) 이 부분적으로 제거된다. 이 때 제거되는 제 1 절연막 (2) 및 제 2 절연막 (5) 의 부분은, 관통공의 저면보다 내측의 영역이다. 그 크기는 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 또, 그 형상도 특별히 한정되지 않는다. 상기 레지스트막 (12) 을 이용하여 제 1 절연막 (2) 및 제 2 절연막 (5) 을 제거함으로써, 관통공의 측면에 형성된 제 2 절연막 (5) 을 에칭하지 않고, 전극 패드 (3) 의 이면 상에 형성된 제 1 절연막 (2) 및 제 2 절연막 (5) 만을 제거할 수 있다. 또, 그 후, 반도체 기판 (1) 의 이면에 배리어 메탈층, 및 전해 도금을 위한 시드 메탈층이 형성된다 (도시 생략). 상기 배리어 메탈층 및 시드 메탈층의 형성 방법은 특별히 한정되지 않고, 적절하게 공지된 방법에 따라 형성될 수 있다. 예를 들어, 스퍼터법 또는 CVD 법 등에 따라 형성할 수 있다.
또, 상기 기술한 바와 같이, 그 후의 공정, 즉 도 8(f), (g) 에 나타내는 공정은, 도 7(f), (g) 에 나타내는 공정과 동일하기 때문에, 그 설명은 생략하는 것으로 한다.
또한, 도 8(e) ∼ 도 8(g) 에서는, 배리어 메탈층 및 시드 메탈층을 기재하고 있지 않지만, 상기 공정에 있어서 형성된 배리어 메탈층 (9) 및 시드 메탈층 (10) 을 도 13(a) ∼ 도 13(d) 에 나타낸다. 도 13(a) ∼ 도 13(d) 에 나타내는 바와 같이, 제 2 절연막 (5) 이 부분적으로 제거된 후, 반도체 기판 (1) 의 이면에 배리어 메탈층 (9) 이 형성되고, 또한 당해 배리어 메탈층 (9) 상에 시드 메탈층 (10) 이 형성된다.
〔실시형태 3〕
이하에, 본 실시형태의 반도체 장치에 대하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 것 이외의 구성은, 실시형태 1 과 동일하다. 또, 설명의 편의상, 실시형태 1 의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
도 3 에, 본 발명의 다른 실시형태의 반도체 장치의 전극부 부근의 단면 구조를 나타낸다.
도 3 에 나타내는 바와 같이, 본 실시형태의 반도체 장치에서도, 관통 전극은 전극 패드 (3) 의 영역에 형성된다. 이로 인해, 반도체 기판 (1) 에 있어 서, 전극 패드 (3) 바로 아래에는 관통공이 형성되어 있다. 상기 관통공의 측면과 반도체 기판 (1) 의 제 2 면을 덮도록 제 2 절연막 (5) 이 형성됨과 함께, 상기 관통공의 저면과 겹치도록 제 1 절연막 (2) 이 형성되어 있다. 또한, 상기 제 2 절연막 (5) 은, 전착 재료로 형성되어 있는 것이 바람직하다. 또, 상기 전착 재료로는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다. 상기 제 2 절연막 (5) 이, 전착 재료로 형성됨으로써, 관통공의 저면에 있는 제 1 절연막 (2) 상에 제 2 절연막 (5) 을 형성하지 않고, 반도체 기판 (1) 의 제 2 면 상 및 관통공의 측면에만 제 2 절연막 (5) 을 형성할 수 있다.
또, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 관통공의 저면에 적어도 일부가 겹치도록 형성되어 있는 제 1 절연막 (2) 은, 부분적으로 개구되어 있다. 즉, 상기 제 1 절연막 (2) 에서는, 관통공 저면의 외주에 이르지 않도록 개구가 형성되어 있다. 상기 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있으면 되고, 그 형상 등은 특별히 한정되지 않는다.
본 실시형태의 반도체 장치에 있어서도, 도전 배선층 (6), 보호막 (8) 및 외부 입출력 단자 (7) 등이 형성되어 있지만, 실시형태 1 과 동일하기 때문에, 그 설명은 생략한다.
본 실시형태의 반도체 장치의 제조 방법을, 도 9(a) ∼ 도 9(g) 를 이용하여, 이하에 설명한다. 또한, 도 9(a), (b), (f), (g) 에 나타내는 공정은, 각각 실시형태 2 에 있어서 도 8(a), (b), (f), (g) 에 나타내는 공정과 동일하다. 따라서, 이들의 공정에 대한 설명은 생략하는 것으로 한다.
본 실시형태의 반도체 장치의 제조 방법에서는, 도 9(c) 에 나타내는 바와 같이, 관통공의 측면, 및 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 형성된다. 상기 제 2 절연막 (5) 은, 전착 재료로 형성되는 것이 바람직하다. 또한, 상기 전착 재료는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다. 상기 제 2 절연막은, 전착막형성법에 따라 형성되는 것이 바람직하다. 이상과 같이 하여 제 2 절연막 (5) 이 형성된다. 따라서, 관통공의 저면에는 제 1 절연막 (2) 이 잔존하기 때문에, 관통공의 저면에는 제 2 절연막 (5) 이 형성되지 않는다. 그 결과, 전극 패드 (3) 와 관통공의 저면은, 제 1 절연막 (2) 에 의해서만 이격되어 있다. 또, 상기 제 2 절연막 (2) 으로서 전착 재료를 이용하면, 노치가 형성된 경우라도, 노치 내에 전착 재료가 피복된다. 그 결과, 관통공 내에 도전 배선층이 형성되어도, 도전 배선층과 반도체 기판 사이의 절연성이 유지된다는 이점을 갖는다.
다음으로, 도 9(d) 에 나타내는 바와 같이, 상기 관통공의 개구면을 덮도록 레지스트막 (12) 이 형성된다. 상기 레지스트막 (12) 은, 필름상인 것이 바람직하고, 그 두께는 특별히 한정되지 않는다. 또, 상기 레지스트막 (12) 의 재료는 특별히 한정되지 않고, 적절하게 공지된 레지스트막을 이용할 수 있다. 예를 들어, 에폭시계 등의 감광성 수지를 이용하는 것이 바람직하다. 당해 레지스트막 (12) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성된다. 당해 개구의 형 성 방법은 특별히 한정되지 않지만, 포토리소그래피에 의해 형성되는 것이 바람직하다. 레지스트막 (12) 에 형성되는 개구에 대하여, 도 10(c) 를 이용하여, 그 상세를 도시하였다. 본원 실시형태에 있어서의 개구는, 관통공 저면의 외주로부터, 당해 저면에 대하여 수직선을 그은 경우, 당해 수직선과 레지스트막 (12) 의 접점에 의해 둘러싸인 영역 (레지스트막 (12) 의 영역으로서, 화살표 (60) 에 상당하는 영역) 의 내측에 형성되어 있다. 따라서, 본 실시형태에 있어서 레지스트막 (12) 에 형성되는 개구로는, 화살표 (50) 에 상당하는 영역의 개구 등이 포함된다. 화살표 (50) 에 상당하는 영역의 개구를 갖는 경우, 후단의 이방성 드라이 에칭으로 제 1 절연막 (2) 을 제거하고자 하면, 화살표 (50) 로 나타내는 영역과 겹치는 제 1 절연막 (2) 의 영역이 제거된다. 따라서, 관통공의 측면에 형성되어 있는 제 2 절연막 (5) 을 제거하지 않고, 관통공의 저면과 겹치도록 형성된 제 1 절연막 (2) 만을 제거할 수 있다. 만일, 화살표 (70) 에 상당하는 영역의 개구를 가지면, 화살표 (70) 로 나타내는 영역과 겹치는 제 2 절연막 (5) 이 제거된다. 따라서, 관통공의 측면에 형성되어 있는 제 2 절연막 (5) 도 제거되고, 그 결과, 반도체 기판 (1) 이 노출되게 된다. 따라서, 레지스트막 (12) 에 있어서, 상기 화살표 (70) 에 상당하는 영역에 형성되는 개구는, 본원 발명의 범위에 포함되지 않는다.
다음으로, 도 9(e) 에 나타내는 바와 같이, 이방성 드라이 에칭을 실시함으로써, 전극 패드 (3) 의 이면과 도전 배선을 이격시키는 제 1 절연막 (2) 이 부분적으로 제거된다. 이 때 제거되는 제 1 절연막 (2) 의 부분은, 관통공의 저면 보다 내측의 영역이다. 그 크기는 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 또, 그 형상도 특별히 한정되지 않는다. 상기 레지스트막 (12) 을 이용하여 제 1 절연막 (2) 을 제거함으로써, 관통공의 측면에 형성된 제 2 절연막 (5) 을 에칭하지 않고, 전극 패드 (3) 의 이면 상에 형성된 제 1 절연막 (2) 만을 제거할 수 있다. 또, 그 후, 반도체 기판 (1) 의 이면에 배리어 메탈층, 및 전해 도금을 위한 시드 메탈층이 형성된다 (도시 생략). 상기 배리어 메탈층 및 시드 메탈층의 형성 방법은 특별히 한정되지 않고, 적절하게 공지된 방법에 따라 형성될 수 있다. 예를 들어, 스퍼터법 또는 CVD 법 등에 따라 형성할 수 있다.
또, 상기 기술한 바와 같이, 그 후의 공정, 즉 도 9(f), (g) 에 나타내는 공정은, 도 8(f), (g) 에 나타내는 공정과 동일하기 때문에, 그 설명은 생략하는 것으로 한다.
또한, 도 9(e) ∼ 도 9(g) 에서는, 배리어 메탈층 및 시드 메탈층을 기재하고 있지 않지만, 상기 공정에 있어서 형성된 배리어 메탈층 (9) 및 시드 메탈층 (10) 을 도 14(a) ∼ 도 14(d) 에 나타낸다. 도 14(a) ∼ 도 14(d) 에 나타내는 바와 같이, 제 2 절연막 (5) 이 부분적으로 제거된 후, 반도체 기판 (1) 의 이면에 배리어 메탈층 (9) 이 형성되고, 또한 당해 배리어 메탈층 (9) 상에 시드 메탈층 (10) 이 형성된다.
〔실시형태 4〕
이하에, 본 실시형태의 반도체 장치에 대하여 설명한다. 또한, 본 실시 형태에 있어서 설명하는 것 이외의 구성은, 실시형태 1 과 동일하다. 또, 설명의 편의상, 실시형태 1 의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
도 20 에, 본 발명의 다른 실시형태의 반도체 장치의 전극부 부근의 단면 구조를 나타낸다.
도 20 에 나타내는 바와 같이, 본 실시형태의 반도체 장치에서도, 관통 전극은 전극 패드 (3) 의 영역에 형성된다. 이로 인해, 반도체 기판 (1) 에 있어서, 전극 패드 (3) 바로 아래에는 관통공이 형성되어 있다. 상기 관통공의 측면과 반도체 기판 (1) 의 제 2 면을 덮도록 제 2 절연막 (5) 이 형성됨과 함께, 상기 관통공의 저면과 겹치도록 제 3 절연막 (13) 이 형성되어 있다. 또한, 상기 제 3 절연막 (13) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다. 상기 제 2 절연막 (5) 은, 감광성 수지막으로 형성되어 있고, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
또, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 관통공의 저면에 적어도 일부가 겹치도록 형성되어 있는 제 1 절연막 (2) 및 제 2 절연막 (5) 은, 부분적으로 개구되어 있다. 즉, 상기 제 1 절연막 (2) 및 제 2 절연막 (5) 에서는, 관통공 저면의 외주에 이르지 않도록 개구가 형성되어 있다. 상기 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있으면 되고, 그 형상 등은 특별히 한정되지 않는다.
본 실시형태의 반도체 장치에 있어서도, 도전 배선층 (6), 보호막 (8) 및 외부 입출력 단자 (7) 등이 형성되어 있지만, 실시형태 1 과 동일하기 때문에, 그 설명은 생략한다.
본 실시형태의 반도체 장치의 제조 방법을, 도 21(a) ∼ 도 21(d) 및 도 22(a) ∼ 도 22(e) 를 이용하여, 이하에 설명한다. 또한, 도 21(a), (b) 에 나타내는 공정은, 각각 실시형태 1 에 있어서 도 7(a), (b) 에 나타내는 공정과 동일하다. 따라서, 이들의 공정에 대한 설명은 생략한다.
본 실시형태의 반도체 장치의 제조 방법에서는, 도 21(b) 에 나타내는 관통공에 대하여, 도 21(c) 에 나타내는 바와 같이, 관통공의 측면, 저면 및 반도체 기판 (1) 의 제 2 면 상에 제 3 절연막 (13) 이 형성된다. 상기 제 3 절연막 (13) 의 형성 방법은 특별히 한정되지 않지만, 플라즈마 CVD 법 등을 이용하여 형성되는 것이 바람직하다. 또, 상기 제 3 절연막 (13) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다.
다음으로, 도 21(d) 에 나타내는 바와 같이, 반도체 기판 (1) 의 제 2 면, 및 관통공 내벽과 저면에 형성된 제 3 절연막 (13) 을 Ar, Xe 등의 이온을 이용하여 이방성 에칭하고, 관통공 내부의 측면에 형성된 제 3 절연막 (13) 을 제거하지 않고, 관통공의 저면과 겹치도록 형성된 제 3 절연막 (13) 만을 제거한다.
다음으로, 도 22(a) 에 나타내는 바와 같이, 상기 관통공의 개구면을 덮도록 제 2 절연막 (5) 이 형성된다. 관통공의 개구부를 덮도록 하여, 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 부착된다. 상기 제 2 절연막 (5) 으로서는 특별히 한정되지 않지만, 감광성 수지막인 것이 바람직하다. 또, 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
다음으로, 도 22(b) 에 나타내는 바와 같이, 감압 하에 있어서 시트상의 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면에 접합시킨 후, 가압하여 관통공의 외측 (가압) 과 중간측 (감압) 의 압차를 이용하여, 시트상의 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면측의 표면, 및 관통공 내벽에 피복하여 접합시킨다. 이 때, 제 2 절연막 (5) 및 반도체 기판 (1) 을 가열하여, 변형되기 쉬운 상태로 해 두는 것이 바람직하다. 또, 상기 제 2 절연막 (5) 의 형상으로는 특별히 한정되지 않지만, 시트상인 것이 바람직하고, 그 두께는 특별히 한정되지 않는다.
다음으로, 도 22(c) 에 나타내는 바와 같이, 당해 제 2 절연막 (5) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성된다. 당해 개구의 형성 방법은 특별히 한정되지 않지만, 포토리소그래피의 노광·현상에 의해 형성되는 것이 바람직하다. 이 때 개구되는 부분의 크기는 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 또, 그 형상도 특별히 한정되지 않는다. 이상과 같이, 제 2 절연막 (5) 과 제 3 절연막 (13) 을 병용하면, 관통 전극의 절연성을 더욱 높일 수 있다.
또, 그 후, 도 22(d), (e) 에 나타내는 바와 같이, 반도체 기판 (1) 의 이면 에 배리어 메탈층, 및 전해 도금을 위한 시드 메탈층이 형성된다 (도시 생략). 상기 배리어 메탈층 및 시드 메탈층의 형성 방법은 특별히 한정되지 않고, 적절하게 공지된 방법에 따라 형성될 수 있다. 예를 들어, 스퍼터법 또는 CVD 법 등에 따라 형성할 수 있다.
또, 상기 기술한 바와 같이, 이 공정, 즉 도 22(d), (e) 에 나타내는 공정은, 도 7(f), (g) 에 나타내는 공정과 동일하기 때문에, 그 설명은 생략하는 것으로 한다.
〔실시형태 5〕
이하에, 본 실시형태의 반도체 장치에 대하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 것 이외의 구성은, 실시형태 1 과 동일하다. 또한, 설명의 편의상, 실시형태 1 의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
도 23 에, 본 발명의 다른 실시형태의 반도체 장치의 전극부 부근의 단면 구조를 나타낸다.
도 23 에 나타내는 바와 같이, 본 실시형태의 반도체 장치에서도, 관통 전극은 전극 패드 (3) 의 영역에 형성된다. 이 때문에, 반도체 기판 (1) 에 있어서, 전극 패드 (3) 바로 아래에는 관통공이 형성되어 있다. 상기 관통공의 측면과 반도체 기판 (1) 의 제 2 면을 덮도록 제 3 절연막 (13) 과 제 2 절연막 (5) 이 형성됨과 함께, 상기 관통공의 저면과 겹치도록 제 3 절연막 (13) 과 제 2 절연막 (5) 이 형성되어 있다. 또한, 상기 제 3 절연막 (13) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막, 또는 전착 재료막인 것이 바람직하다. 상기 제 2 절연막 (5) 은, 감광성 수지막으로 형성되어 있고, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다. 또한, 상기 전착 재료로는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다. 상기 제 3 절연막 (13) 과 제 2 절연막 (5) 이 적층막으로서 형성됨으로써, 관통 전극의 절연성을 더욱 높일 수 있다.
또한, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 관통공의 저면에 적어도 일부가 겹치도록 형성되어 있는 제 3 절연막 (13) 은, 부분적으로 개구되어 있다. 즉, 상기 제 3 절연막 (13) 에서는, 관통공 저면의 외주에 이르지 않도록, 내측에 개구가 형성되어 있다. 상기 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있으면 되고, 그 형상 등은 특별히 한정되지 않는다.
본 실시형태의 반도체 장치에 있어서도, 도전 배선층 (6), 보호막 (8) 및 외부 입출력 단자 (7) 등이 형성되어 있지만, 실시형태 1 과 동일하기 때문에, 그 설명은 생략한다.
본 실시형태의 반도체 장치의 제조 방법을, 도 24(a)∼도 24(g), 도 25(a)∼도 25(e) 를 이용하여, 이하에 설명한다. 또한, 도 24(a), (b), (c), 및 도 25(a), (b), (c), (d), (e) 에 나타내는 공정은, 각각 도 21(a), (b), (c), 및 도 22(a), (b), (c), (d), (e) 에 나타내는 공정과 동일하다. 따라서, 이들의 공정에 대한 설명은 생략하는 것으로 한다.
본 실시형태의 반도체 장치의 제조 방법에서는, 도 24(c) 에 나타내는 바와 같이, 관통공의 측면, 및 반도체 기판 (1) 의 제 2 면 상에 제 3 절연막 (13) 이 형성된다. 상기 제 3 절연막 (13) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막, 또는 전착 재료막인 것이 바람직하다. 또한, 상기 전착 재료로는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다. 상기 전착 재료막은, 전착막형성법에 따라 형성되는 것이 바람직하다. 이상과 같이 하여 제 3 절연막 (13) 이 형성된다. 따라서, 관통공의 저면에는 제 3 절연막 (13) 이 형성된다. 그 결과, 전극 패드 (3) 와 관통공의 저면은, 제 3 절연막 (13) 에 의해서만 이격되어 있다. 또한, 상기 제 3 절연막 (13) 으로서 전착 재료를 이용하면, 노치가 형성된 경우라도, 노치 내에 전착 재료가 피복된다. 그 결과, 관통공 내에 도전 배선층이 형성되어도, 도전 배선층과 반도체 기판 사이의 절연성이 유지된다는 이점을 갖는다.
다음으로, 도 24(d) 에 나타내는 바와 같이, 상기 관통공의 개구면을 덮도록 제 2 절연막 (5) 이 형성된다. 관통공의 개구부를 덮도록 하여, 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 부착된다. 제 2 절연막 (5) 으로서는 특별히 한정되지 않지만, 감광성 수지막인 것이 바람직하다. 상기 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다. 다음으로, 도 24(e) 에 나타내는 바와 같이, 감압하에 있어서 시트상의 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면에 접합한 후, 가압하 여 관통공의 외측 (가압) 과 중간측 (감압) 의 압차를 이용하여, 시트상의 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면측의 표면, 및 관통공 내벽에 피복하여 접합한다. 이 때, 제 2 절연막 (5) 및 반도체 기판 (1) 을 가열하여, 변형되기 쉬운 상태로 해 두는 것이 바람직하다. 또, 상기 제 2 절연막 (5) 의 형상으로는 특별히 한정되지 않지만, 시트상인 것이 바람직하고, 그 두께는 특별히 한정되지 않는다.
다음으로, 도 24(f) 에 나타내는 바와 같이, 당해 제 2 절연막 (5) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성되어 에칭 마스크로서 기능한다. 당해 개구의 형성 방법은, 특별히 한정되지 않지만, 포토리소그래피의 노광·현상에 의해 형성되는 것이 바람직하다. 이 때 개구되는 부분의 크기는, 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 그 형상도 특별히 한정되지 않는다.
다음으로, 도 24(g) 에 나타내는 바와 같이, 상기 에칭 마스크를 이용하여 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 3 절연막 (13) 을 제거하여, 관통공 저면의 외주에 이르지 않도록, 전극 패드 (3) 에 달하는 접속용 개구를 형성한다. 상기 에칭 마스크는, 공지된 방법에 따라 박리되어 제거되는 것이 바람직하다.
다음으로, 도 25(a), (b), (c) 에 나타내는 바와 같이, 도 24(d), (e), (f) 에 나타낸 공정과 동일한 공정에 의해, 상기 제 2 절연막 (5) 을 형성한다. 이상과 같이 하여, 제 2 절연막 (5) 과 제 3 절연막 (13) 을 병용함으로써, 관통 전 극의 절연성을 더욱 높일 수 있다.
또한, 그 후, 도 25(d), (e) 에 나타내는 바와 같이, 반도체 기판 (1) 의 이면에 배리어 메탈층, 및 전해 도금을 위한 시드 메탈층이 형성된다 (도시 생략). 상기 배리어 메탈층 및 시드 메탈층의 형성 방법은 특별히 한정되지 않고, 적절히 공지된 방법에 따라 형성될 수 있다. 예를 들어, 스퍼터법 또는 CVD 법 등에 따라 형성할 수 있다.
또한, 상기 기술한 바와 같이, 이 공정, 즉 도 25(d), (e) 에 나타내는 공정은, 도 7(f), (g) 에 나타내는 공정과 동일하기 때문에, 그 설명은 생략한다.
〔실시형태 6〕
이하에, 본 실시형태의 반도체 장치에 대하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 것 이외의 구성은, 실시형태 1 과 동일하다. 또한, 설명의 편의상, 실시형태 1 의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
도 26 에, 본 발명의 다른 실시형태의 반도체 장치의 전극부 부근의 단면 구조를 나타낸다.
도 26 에 나타내는 바와 같이, 본 실시형태의 반도체 장치에서도, 관통 전극은 전극 패드 (3) 의 영역에 형성된다. 이로 인해, 반도체 기판 (1) 에 있어서, 전극 패드 (3) 바로 아래에는 관통공이 형성되어 있다. 상기 관통공의 측면과 반도체 기판 (1) 의 제 2 면을 덮도록 제 3 절연막 (13) 과 제 2 절연막 (5) 이 형성됨과 함께, 상기 관통공의 저면과 겹치도록 제 3 절연막 (13), 제 2 절연막 (5) 및 제 1 절연막 (2) 이 형성되어 있다. 또한, 상기 제 3 절연막 (13) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다. 상기 제 2 절연막 (5) 은, 감광성 수지막인 것이 바람직하고, 상기 감광성 수지막으로는, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다. 또, 상기 제 1 절연막 (2) 으로서는, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다. 상기 제 3 절연막 (13) 과 제 2 절연막 (5) 의 적층막, 및 제 1 절연막 (2) 이 형성됨으로써, 관통 전극의 절연성을 더욱 높일 수 있다.
또, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 관통공의 저면에 적어도 일부가 겹치도록 형성되어 있는 제 3 절연막 (13), 제 2 절연막 (5) 및 제 1 절연막 (2) 은 부분적으로 개구되어 있다. 즉, 관통공 저면의 외주에 이르지 않도록 내측에 개구가 형성되어 있다. 상기 개구는 관통공 저면의 외주에 이르지 않도록 형성되어 있으면 되고, 그 형상 등은 특별히 한정되지 않는다.
본 실시형태의 반도체 장치에 있어서도, 도전 배선층 (6), 보호막 (8) 및 외부 입출력 단자 (7) 등이 형성되어 있지만, 실시형태 1 과 동일하기 때문에, 그 설명은 생략한다.
본 실시형태의 반도체 장치의 제조 방법을, 도 27(a)∼도 27(g) 및 도 28(a)∼도 28(e) 을 이용하여, 이하에 설명한다. 또한, 도 27(a), (b), 및 도 28(a), (b), (c), (d), (e) 에 나타내는 공정은, 도 24(a), (b), 및 도 25(a), (b), (c), (d), (e) 에 나타내는 공정과 동일하다. 따라서, 이들의 공정에 대한 설명은 생략하는 것으로 한다.
본 실시형태의 반도체 장치의 제조 방법에서는, 도 27(b) 에 나타내는 바와 같이, 레지스트막 (11) 을 마스크로 하여, 반도체 기판 (1) 을 드라이 에칭하여 관통공을 형성한다. 드라이 에칭에 의해, 반도체 기판 (1) 이 에칭되고, 전극 패드 (3) 이면의 제 1 절연막 (2) 이 노출된다. 또한, 에칭 후에는, 상기 레지스트막 (11) 은 박리된다.
도 27(c) 에 나타내는 바와 같이, 관통공의 측면, 및 반도체 기판 (1) 의 제 2 면 상에 제 3 절연막 (13) 이 형성된다. 상기 제 3 절연막 (13) 은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다. 또, 상기 제 1 절연막 (2) 으로는, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다. 이상과 같이 하여, 관통공의 저면에는 제 3 절연막 (13) 과 제 1 절연막 (2) 의 적층막이 형성된다.
다음으로, 도 27(d) 에 나타내는 바와 같이, 상기 관통공의 개구면을 덮도록 제 2 절연막 (5) 이 형성된다. 관통공의 개구부를 덮도록 하여, 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 부착된다. 제 2 절연막 (5) 으로는 특별히 한정되지 않지만, 감광성 수지막인 것이 바람직하다. 상기 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
다음으로, 도 27(e) 에 나타내는 바와 같이, 상기 제 2 절연막 (5) 은, 감압하에 있어서 시트상의 감광성 수지막을 반도체 기판 (1) 의 제 2 면에 접합한 후, 가압하여 관통공의 외측 (가압) 과 중간측 (감압) 의 압차를 이용하여, 시트상의 제 2 절연막 (5) 을 반도체 기판 (1) 의 제 2 면측의 표면 및 관통공 내벽에 피복하여 접합한다. 이 때, 제 2 절연막 (5) 및 반도체 기판 (1) 을 가열하여, 변형되기 쉬운 상태로 해 두는 것이 바람직하다. 또한, 상기 제 2 절연막 (5) 의 형상으로는 특별히 한정되지 않지만, 시트상인 것이 바람직하고, 그 두께는 특별히 한정되지 않는다.
다음으로, 도 27(f) 에 나타내는 바와 같이, 당해 제 2 절연막 (5) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성되어 에칭 마스크로서 기능한다. 당해 개구의 형성 방법은, 특별히 한정되지 않지만, 포토리소그래피의 노광·현상에 의해 형성되는 것이 바람직하다. 이 때 개구되는 부분의 크기는, 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 그 형상도 특별히 한정되지 않는다.
다음으로, 도 27(g) 에 나타내는 바와 같이, 상기 에칭 마스크를 이용하여 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 3 절연막 (13) 과 제 1 절연막 (2) 을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 접속용 개구를 형성한다. 그 후, 상기 에칭 마스크는, 공지된 방법에 따라 박리되고, 제거되는 것이 바람직하다.
다음으로, 도 28(a), (b), (c) 에 나타내는 바와 같이, 도 27(d), (e), (f) 에 나타낸 공정과 동일한 공정에 의해, 상기 제 2 절연막 (5) 을 형성한다. 이상과 같이 하여, 제 2 절연막 (5) 과 제 3 절연막 (13) 을 병용함으로써, 관통 전극의 절연성을 더욱 높일 수 있다.
또, 그 후, 도 28(d), (e) 에 나타내는 바와 같이, 반도체 기판 (1) 의 이면에 배리어 메탈층, 및 전해 도금을 위한 시드 메탈층이 형성된다 (도시 생략). 상기 배리어 메탈층 및 시드 메탈층의 형성 방법은 특별히 한정되지 않고, 적절히 공지된 방법에 따라 형성될 수 있다. 예를 들어, 스퍼터법 또는 CVD 법 등에 따라 형성할 수 있다.
또한, 상기 기술한 바와 같이, 이 공정, 즉 도 28(d), (e) 에 나타내는 공정은, 도 7(f), (g) 에 나타내는 공정과 동일하기 때문에, 그 설명은 생략한다.
〔실시형태 7〕
이하에, 본 실시형태의 반도체 장치에 대하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 것 이외의 구성은, 실시형태 1 과 동일하다. 또, 설명의 편의상, 실시형태 1 의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
본 발명의 반도체 장치를 이용하여 이루어지는 CCD (Charge Coupled Device) 고체 촬상 소자 패키지의 구조예를, 도 4∼도 6, 도 29∼도 31 에 나타낸다. 도 4, 도 5, 도 6, 도 29, 도 30 및 도 31 에 나타내는 CCD 고체 촬상 소자 패키지의 관통공 부근의 구조는, 각각, 실시형태 1, 실시형태 2, 실시형태 3, 실시형태 4, 실시형태 5 및 실시형태 6 에서 설명한 반도체 장치의 구조와 동일하다.
도 4∼도 6, 도 29∼도 31 에 나타내는 CCD 고체 촬상 소자 패키지에서는, 반도체 기판 (1) 의 제 1 면에 형성된 전극 패드 (3) 의 바로 아래에 관통공이 형성되고, 반도체 기판 (1) 의 제 1 면에 형성된 전극 패드 (3) 와 반도체 기판 (1) 의 제 2 면에 형성된 외부 입출력 단자 (7) 가, 도전 배선층 (6) 에 의해 전기적으로 접속되어 있다. 상기 도전 배선층 (6) 은 특별히 한정되지 않고, 적절히 공지된 도전 배선을 이용할 수 있다. 예를 들어, 도전 배선층 (6) 은, 구리 도금에 의해 형성되어도 된다. 이 때, 전극 패드 (3) 및 도전 배선층 (6) 과, 반도체 기판 (1) 은 전기적으로 절연되어 있다. 즉, 제 1 절연막 (2) 과 제 2 절연막 (5) 에 의해 상기 절연성이 유지되어 있다. 또한, 상기 구성의 상세에 관해서는, 실시형태 1∼실시형태 6 에 기재하였으므로, 여기에서는 그 설명을 생략한다.
본 실시형태의 CCD 고체 촬상 소자 패키지에서는, 반도체 기판 (1) 의 제 1 면에는, 접착층 (21) 을 통하여 보강판 (22) 이 접착되어 있다. 또, 상기 반도체 기판 (1) 과 상기 보강판 (22) 사이에는, CCD 수광부 (23 ; 화소 영역) 가 배치되어 있다. 또한, 상기 접착층 (21) 은, CCD 수광부 (23) 가 형성되어 있는 영역을 피하도록 형성되어 있다. 상기 접착층 (21) 의 재료는 특별히 한정되지 않고, 적절히 공지된 접착제를 이용할 수 있다. 또한, 상기 보강판 (22) 은, 광투과성 부재인 것이 바람직하다. 또한, 상기 광투과성 부재로는, 예를 들어, 유리, 플라스틱, 또는 아크릴 수지 등을 이용할 수 있다.
본 실시형태의 반도체 장치의 제조 방법을, 도 11(a)∼도 11(g) 를 이용하 여, 이하에 설명한다.
본 실시형태의 반도체 장치의 제조 방법에서는, 도 11(a) 에 나타내는 바와 같이, 제 1 절연막 (2), 전극 패드 (3) 를 포함하는 금속 배선층, 및 CCD 수광부 (23) 가 형성되어 있는 반도체 기판 (1) 의 제 1 면에, 접착제를 포함하는 접착층 (21) 이 형성된다. 상기 접착층 (21) 은, CCD 수광부 (23) 가 형성되어 있는 영역을 피하도록 형성된다. 이것은 CCD 수광부 (23) 상에 접착층 (21) 을 형성하면, CCD 수광부 (23) 가 광학적으로 열화되기 때문이다. 상기 접착층 (21) 을 형성하는 방법은 특별히 한정되지 않고, 적절히 공지된 방법을 이용하여 형성할 수 있다. 예를 들어, 디스펜스법, 인쇄법, 또는 감광성 수지를 포토리소그래피 공정에서 노광·현상함으로써, 접착층 (21) 을 반도체 기판 (1) 상에 형성할 수 있다. 또한, 경우에 따라서는, 반도체 기판과 접합되는 보강판 (22) 측에, 접착층 (21) 을 형성해도 된다.
다음으로, 마이크로 렌즈 등을 구비한 CCD 수광부 (23) 의 보호를 위해, 소정의 두께로 형성된 접착층 (21) 을 통하여, 반도체 기판에 보강판 (22) 이 접합된다. 상기 보강판 (22) 은, CCD 수광부 (23) 의 보호, 및 얇게 한 반도체 기판 (1) 의 보강을 위해 사용된다. 상기 보강판 (22) 의 두께는 특별히 한정되지 않지만, 예를 들어, 0.5㎜ 두께의 유리판을 보강판 (23) 으로서 이용할 수 있다.
다음으로, 반도체 기판 (1) 의 제 2 면을 연마하여 반도체 기판 (1) 의 두께를 조절한다. 반도체 기판 (1) 의 두께는 특별히 한정되지 않고, 목적에 따라 원하는 두께로 조절할 수 있다. 예를 들어, 반도체 기판 (1) 을 200㎛ 의 두께 로 연마할 수 있다. 이와 같이, 반도체 기판 (1) 을 가능한 한 얇게 함으로써, CCD 고체 촬상 소자 패키지를 얇게 할 수 있다. 다만, CCD 수광부 (23) 가 형성되어 있는 영역은, 접착층 (21) 이 없기 때문에 공간으로 되어 있다. 이러한 공간이 있는 상태에서 반도체 기판 (1) 을 너무 얇게 연마하면, 반도체 기판 (1) 이 파손될 우려가 있다. 이러한 경우에는, 통상의 이면 연마법에 따라 반도체 기판 (1) 을 미리 200㎛ 이하의 두께로 연마해 두고, 당해 반도체 기판 (1) 에 대하여, 접착층이 형성된 보강판 (22) 을 접합함으로써, 상기 문제를 해결할 수 있다.
다음으로, 반도체 기판 (1) 의 제 2 면 (연마면) 에 레지스트 (11) 를 도포하고, 그 후, 제 1 면의 전극 패드 (3) 에 대응한 위치를 개구하도록, 레지스트 (11) 의 노광·현상을 실시한다. 상기 레지스트 (11) 는, 반도체 기판 (1) 에 관통공을 형성하기 위해 드라이 에칭을 실시할 때에, 마스크로서 기능한다.
그 후의 공정은, 실시형태 1∼실시형태 6 의 각 제조 방법에 따라 형성하면 된다. 즉, 도 4∼도 6, 도 29∼도 31 에 나타내는 CCD 고체 촬상 소자 패키지를 제조하려면, 각각, 실시형태 1∼실시형태 6 에서 설명한 반도체 장치의 제조 방법에 따르면 된다. 예를 들어, 도 11(a)∼도 11(g) 에는, 실시형태 1 에서 설명한 반도체 장치를 이용한 CCD 고체 촬상 소자 패키지의 제조 방법이 나타나 있다. 이하에, 그 제조 방법에 대하여 설명한다.
우선, 도 11(a), (b) 에 나타내는 바와 같이, 레지스트 (11) 를 마스크로 하여, 반도체 기판 (1) 을 드라이 에칭한다. 반도체 기판 (1), 및 전극 패드 (3) 바로 아래의 제 1 절연막 (2) 이 에칭되고, 그 결과, 전극 패드 (3) 의 이면이 노출된다. 또한, 에칭 후에는, 레지스트 (11) 를 박리해 둔다.
다음으로, 도 11(c) 에 나타내는 바와 같이, 관통공의 측면, 전극 패드 (3) 의 이면, 및 반도체 기판 (1) 의 제 2 면 상에 제 2 절연막 (5) 이 형성된다. 상기 제 2 절연막의 형성 방법은 특별히 한정되지 않지만, 플라즈마 CVD 법 등을 이용하여 형성되는 것이 바람직하다. 또, 상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막, 또는 전착 재료, 또는 감광성 수지막인 것이 바람직하다. 또한, 상기 전착 재료는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다. 또한, 상기 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
또, 상기 제 2 절연막 (5) 의 형성 방법으로는, 감압하에 있어서 시트상의 감광성 수지막 등을 반도체 기판 (1) 의 제 2 면에 접합한 후, 가압하여 관통공의 외측 (가압) 과 중간측 (감압) 의 압차를 이용하여, 시트상의 감광성 수지막을 반도체 기판 (1) 의 제 2 면측의 표면, 및 관통공 내벽에 피복하여 접합함으로써 형성할 수도 있다. 이와 같이, 제 2 절연막 (5) 으로서, 예를 들어 감광성 수지막을 이용하면, 노치가 형성된 경우라도, 당해 노치를 감광성 수지막에 의해 피복할 수 있다. 그 결과, 도전 배선층과 반도체 기판 사이의 절연성을 유지할 수 있다.
다음으로, 도 11(d) 에 나타내는 바와 같이, 상기 관통공의 개구면을 덮도록 레지스트막 (12) 이 형성된다. 상기 레지스트막 (12) 은, 필름상인 것이 바람직하고, 그 두께는 특별히 한정되지 않는다. 상기 레지스트막 (12) 의 재료는 특별히 한정되지 않고, 적절히 공지된 레지스트막을 이용할 수 있다. 예를 들어, 에폭시계 등의 감광성 수지를 이용하는 것이 바람직하다. 당해 레지스트막 (12) 에는, 반도체 기판 (1) 의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역의 내측에 개구가 형성된다. 당해 개구의 형성 방법은, 특별히 한정되지 않지만, 포토리소그래피에 의해 형성되는 것이 바람직하다.
다음으로, 도 11(e) 에 나타내는 바와 같이, 이방성 드라이 에칭을 실시함으로써, 전극 패드 (3) 의 이면과 도전 배선을 이격시키는 제 2 절연막 (5) 이 부분적으로 제거된다. 이 때 제거되는 제 2 절연막 (5) 의 부분은, 관통공의 저면보다 내측의 영역이다. 그 크기는 관통공의 저면보다 작으면 되고, 특별히 한정되지 않는다. 또, 그 형상도 특별히 한정되지 않는다. 상기 레지스트막 (12) 을 이용하여 제 2 절연막 (5) 을 제거함으로써, 관통공의 측면에 형성된 2 절연막 (5) 을 에칭하지 않고, 전극 패드 (3) 의 이면 상에 형성된 제 2 절연막 (5) 만을 제거할 수 있다. 또, 그 후, 반도체 기판 (1) 의 이면에 배리어 메탈층, 및 전해 도금을 위한 시드 메탈층이 형성된다 (도시 생략). 상기 배리어 메탈층 및 시드 메탈층의 형성 방법은 특별히 한정되지 않고, 적절히 공지된 방법에 따라 형성될 수 있다. 예를 들어, 스퍼터법 또는 CVD 법 등에 따라 형성할 수 있다. CCD 고체 촬상 소자에 대한 열적인 악영향을 고려한 경우, 상기 배리어 메탈층 및 시드 메탈층은, 스퍼터법에 따라 형성되는 것이 바람직하다.
다음으로, 도 11(f) 에 나타내는 바와 같이, 전극 패드 (3) 의 이면과 이후에 형성되는 외부 접속 단자 (7) 를 전기적으로 접속하는 재배선 패턴으로서 기능하는 도전 배선층 (6) 이, 상기 시드 메탈층 상에 형성된다. 상기 도전 배선층 (6) 의 형성 방법은 특별히 한정되지 않고, 적절히 공지된 방법을 이용할 수 있다. 예를 들어, 전해 구리 도금 등에 의해 형성할 수 있다.
상기 도전 배선층 (6) 의 구체적인 형성 방법으로는, 우선, 반도체 기판 (1) 의 이면에 레지스트를 도포하고, 당해 레지스트를 통상의 포토리소그래피 공정에서 노광·현상함으로써, 재배선 패턴이 형성된다. 또한, 관통공이 형성된 반도체 기판 (1) 에 대하여, 액상의 레지스트를 도포하는 것이 곤란한 경우에는, 레지스트로서 필름상 레지스트 등을 이용할 수도 있다. 계속하여, 상기 시드 메탈층을 음극으로 하여 전해 구리 도금을 실시함으로써, 상기 레지스트의 개구 부분에 해당하는 재배선 패턴의 막 두께가 증가하여, 도전 배선층이 형성된다. 이 때, 상기 도전 배선층의 막 두께는, 특별히 한정되지 않는다. 예를 들어, 후공정에서 외부 입출력 단자로서 땜납 볼을 탑재하기 위해서는, 막 두께는 10㎛ 인 것이 바람직하다. 그 후, 레지스트가 제거됨과 함께, 불필요한 시드 메탈층과 배리어 메탈층이, 에칭에 의해 제거된다. 또한, 포토리소그래피 공정에 의해 재배선 패턴을 형성하는 공정과 전해 구리 도금을 실시하는 공정은, 실시하는 순서를 반대로 할 수도 있다. 즉, 우선, 반도체 기판 (1) 의 이면 전체면에 형성된 시드 메탈층 상에, 전해 구리 도금 등에 의해 도전 배선층이 형성된다. 다음으로, 재배선 패턴의 레지스트를 남기고, 또한 재배선 패턴 이외의 레지스트가 제거되도록, 레지스트를 통상의 포토리소그래피 공정에서 노광·현상함으로써, 재배선 패턴이 형성된다. 그 후, 불필요한 구리 도금층, 시드 메탈층 및 배리어 메탈층이, 에칭에 의해 제거된다.
다음으로, 도 11(g) 에 나타내는 바와 같이, 반도체 기판 (1) 의 이면 전체에 감광성 절연 수지에 의해 보호막 (8) 이 형성된다. 상기 감광성 절연 수지로는 특별히 한정되지 않고, 적절히 공지된 감광성 절연 수지를 이용할 수 있다. 그 후, 보호막 (8) 에, 외부 접속 단자 (7) 의 형성부가 개구된다. 당해 개구부의 형성 방법은 특별히 한정되지 않고, 적절히 공지된 방법에 따라 형성할 수 있다. 예를 들어, 포토리소그래피 공정에 있어서 노광·현상함으로써, 상기 개구부를 형성할 수 있다. 그리고, 상기 보호막 (8) 의 개구부에, 외부 입출력 단자 (7) 가 되는 땜납 볼을 탑재하여, 개별의 반도체 칩에 다이싱함으로써, 본 실시형태의 CCD 고체 촬상 소자 패키지가 완성된다.
또한, 도 11(e)∼도 11(g) 에서는, 배리어 메탈층 및 시드 메탈층을 기재하고 있지 않지만, 상기 공정에 있어서 형성된 배리어 메탈층 (9) 및 시드 메탈층 (10) 을 도 15(a)∼도 15(d) 에 나타낸다. 도 15(a)∼도 15(d) 에 나타내는 바와 같이, 제 2 절연막 (5) 이 부분적으로 제거된 후, 반도체 기판 (1) 의 이면에 배리어 메탈층 (9) 이 형성되고, 그리고 당해 배리어 메탈층 (9) 상에 시드 메탈층 (10) 이 형성된다.
또, 도 32 및 도 33, 도 34 및 도 35, 도 36 및 도 37 에, 각각 실시형태 4, 실시형태 5 및 실시형태 6 에서 설명한 반도체 장치를 이용하여 이루어지는 CCD (Charge Coupled Device) 고체 촬상 소자 패키지의 제조 방법을 나타낸다. 또한, 도 32 및 도 33, 도 34 및 도 35, 도 36 및 도 37 에 나타내는 제조 방법은, 실시형태 4∼실시형태 6 에 기재된 내용에 기초하여 실시되는 것이다. 따라서, 여기에서는, 그 상세한 설명을 생략한다.
본 발명의 반도체 장치 및 그 제조 방법에서는, 이상과 같이, 제 1 절연막 및 제 2 절연막의 적어도 일방에 형성되는 접속용 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있다. 이로써, 관통공의 측면에 형성되어 있는 절연막을 에칭하지 않고 접속용 개구를 형성할 수 있기 때문에, 신뢰성이 높은 관통 전극을 갖는 반도체 장치 및 그 제조 방법을 제공할 수 있다는 효과를 나타낸다.
또한, 본 발명의 반도체 장치 및 그 제조 방법은, 이하와 같이 구성할 수도 있다.
본 발명의 반도체 장치에서는, 상기 제 2 절연막과, 상기 반도체 기판 및 상기 제 1 절연막 사이에는, 제 3 절연막이 형성되고, 당해 제 3 절연막의, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아 상기 접속용 개구와 겹치는 영역에는, 개구가 형성되어 있는 것이 바람직하다.
상기 구성에 의하면, 도전 배선과 반도체 기판 사이를, 제 2 절연막 및 제 3 절연막의 2 층의 절연막에 의해 절연되게 된다. 따라서, 도전 배선과 반도체 기판 사이를 제 2 절연막에 의해서만 절연하는 경우와 비교하여, 도전 배선과 반도체 기판의 절연을 보다 확실하게 할 수 있다.
본 발명의 반도체 장치에서는, 상기 제 3 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 이들의 적층막 또는 전착 재료에 의해 형성되는 막, 또는 감광성 수지막인 것이 바람직하다.
본 발명의 반도체 장치에서는, 상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 이들의 적층막 또는 전착 재료에 의해 형성되는 막, 또는 감광성 수지막인 것이 바람직하다.
또한, 본 발명의 반도체 장치에서는, 상기 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
상기 구성에 의하면, 도전 배선과 반도체 기판을 절연할 수 있다. 또, 상기 구성으로 하여, 전착 재료를 이용하면, 제 2 절연막 또는 제 3 절연막을, 도전성 재료 상에만 형성할 수 있다. 또, 상기 제 2 절연막 및/또는 제 3 절연막이 감광성 수지인 경우, 포토리소그래피에 의해 개구 (접속용 개구) 를 갖는 제 2 절연막 및/또는 제 3 절연막을 형성할 수 있다. 이 경우, 제 2 절연막 및/또는 제 3 절연막에 개구를 형성하는 과정에서 에칭을 실시하지 않기 때문에, 제 2 절연막 및/또는 제 3 절연막의 하부에 존재하는 절연막을 제거하지 않고, 원하는 지점에 개구를 형성할 수 있다. 따라서, 제 2 절연막 및/또는 제 3 절연막의 하부에 존재하는 절연막을 제거하지 않기 때문에, 도전 배선과 반도체를, 보다 확실하게 절연할 수 있다.
본 발명의 반도체 장치에서는, 상기 전착 재료는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다.
상기 구성에 의하면, 제 2 절연막을 도전성 재료 상에만 형성하는 것이 가능 해져, 당해 제 2 절연막에 의하여, 도전 배선과 반도체 기판을 절연할 수 있다. 예를 들어, 제 1 절연막과 Si 기판 등의 반도체 기판이 노출되어 있는 경우를 생각한다. 이들 중, 도전성 재료인 것은 반도체 기판이다. 따라서, 반도체 기판에 전류를 흐르게 할 때, 전착 재료를 제 1 절연막 및 반도체 기판에 부가하면, 반도체 기판 상에만 제 2 절연막을 형성할 수 있다.
본 발명의 반도체 장치에서는, 상기 제 1 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형성되어 있는 것이 바람직하다.
상기 구성에 의하면, 전극 패드와 반도체 기판을 절연할 수 있다.
본 발명의 반도체 장치에서는, 상기 반도체 기판의 제 1 면측에, 반도체 기판을 보강하는 보강판이 형성되어 있는 것이 바람직하다.
상기 구성에 의하면, 반도체 기판에 보강판이 형성되어 있음으로써, 반도체 기판의 강도를 증가시킬 수 있다. 그 결과, 두께가 얇은 반도체 기판을 제공할 수 있다. 예를 들어, 연마 등에 의해 반도체 기판을 얇게 하는 경우, 어느 정도까지 연마가 진행되면 반도체 기판의 강도가 저하되므로, 그 이상은 연마할 수 없게 된다. 그러나, 보강판을 접합함으로써 반도체 기판의 강도가 증가하여, 더욱 연마를 진행시킬 수 있다. 그 결과, 얇은 반도체 기판을 제공할 수 있다. 반도체 기판이 얇으면 많은 이점이 있다. 예를 들어, 반도체 기판이 두꺼우면, 반도체 기판에 관통공을 형성할 때, 에칭 시간이 길어짐으로써 비용 상승으로 연결됨과 함께, 구멍의 형상을 컨트롤하는 것이 곤란해지지만, 반도체 기판을 얇게 함으로써 상기 문제점을 회피할 수 있다.
본 발명의 반도체 장치에서는, 상기 반도체 기판과 상기 보강판 사이에는, 광을 수광하기 위한 화소 영역이 배치되어 있는 것이 바람직하다.
상기 구성에 의하면, 본 발명의 반도체 장치를 CCD 고체 촬상 소자로서 구성 할 수 있다.
본 발명의 반도체 장치에서는, 상기 보강판은, 광을 투과하는 것이 바람직하다.
상기 구성에 의하면, 보강판을 통하여, 광이 화소 영역에 효율적으로 조사될 수 있다. 따라서, 본 발명의 반도체 장치를 CCD 고체 촬상 소자로서 구성한 경우, 상기 보강판은, 화소 영역에 대한 광의 조사를 방해하지 않고, 반도체 기판을 보강할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 접속용 개구를 형성하는 공정은, 상기 반도체 기판의 제 2 면 상에 형성된 제 2 절연막 상에, 상기 관통공을 덮도록 필름상의 레지스트막을 형성하는 공정과, 상기 필름상의 레지스트막의, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 형성하여 에칭 마스크를 형성하는 공정과, 상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정을 구비하는 것이 바람직하다.
상기 구성에 의하면, 관통공의 저면보다 작은 개구를 갖는 필름상의 레지스 트막을 이용한 이방성 드라이 에칭에 의하여, 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막이 제거된다. 따라서, 관통공 내부의 측면에 형성된 제 2 절연막을 제거하지 않고, 관통공의 저면과 겹치도록 형성된 제 2 절연막만을 제거할 수 있다. 그 결과, 관통공 내부의 측면에서 반도체 기판 등이 노출되지 않고, 관통공 내의 도전 배선과 반도체 기판 사이의 절연성을 양호하게 유지할 수 있다. 또한, 상기 구성에 의하면, 관통공의 측면이 저면에 대하여 90 도의 각도로 형성되어 있는 경우라도, 관통공의 저면의 절연막만을 제거할 수 있기 때문에, 반도체 장치를 작게 할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막, 또는 전착 재료에 의해 형성되는 막인 것이 바람직하다.
상기 구성에 의하면, 도전 배선과 반도체 기판을 절연할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 전착 재료가, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다.
상기 구성에 의하면, 제 2 절연막을 도전성 재료 상에만 형성하는 것이 가능해져, 당해 제 2 절연막에 의하여, 도전 배선과 반도체 기판을 절연할 수 있다. 예를 들어, 전극 패드와 Si 기판 등의 반도체 기판이 노출되어 있는 경우를 생각한다. 이들은 모두 도전성 재료이다. 따라서, 반도체 기판 및 전극 패드에 전류를 흐르게 할 때, 전착 재료를 반도체 기판 및 전극 패드에 부가하면, 반도체 기판 상과 전극 패드 상의 양방에 제 2 절연막을 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 2 절연막은, 감광성 수지막이며, 상기 접속용 개구를 형성하는 공정은, 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막에 대하여 포토리소그래피 처리를 실시함으로써, 관통공 저면의 외주에 걸리지 않는 영역의 제 2 절연막을 제거하여, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정을 구비하는 것이 바람직하다.
상기 구성에 의하면, 원하는 개구를 갖는 제 2 절연막을 형성할 수 있다. 당해 개구를 형성하는 과정에서는 에칭을 이용하지 않기 때문에, 제 2 절연막 아래에 다른 절연막이 형성되어 있는 경우라도, 당해 다른 절연막을 제거하지 않고, 제 2 절연막에 원하는 개구를 형성할 수 있다. 따라서, 전극 패드와 반도체 기판을, 보다 확실하게 절연할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
상기 구성에 의하면, 상기 감광성 수지막을 이용하여, 원하는 개구를 갖는 제 2 절연막을 용이하게 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 관통공을 상기 반도체 기판에 형성하는 공정과 상기 제 2 절연막을 형성하는 공정 사이에, 상기 관통공의 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에 제 3 절연막을 형성하는 공정과, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 접속용 개구와 겹치는 영역에 있는 상기 제 3 절연막을 에칭에 의해 제거하는 공정을 갖는 것이 바람직하다.
상기 구성에 의하면, 도전 배선과 반도체 기판 사이를, 제 2 절연막 및 제 3 절연막의 2 층의 절연막에 의해 절연하게 된다. 따라서, 도전 배선과 반도체 기판 사이를 제 2 절연막에 의해서만 절연하는 경우와 비교하여, 도전 배선과 반도체 기판의 절연을, 보다 확실하게 할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 3 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다.
상기 구성에 의하면, 도전 배선과 반도체 기판을 절연할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에 제 2 절연막을 형성하는 공정은, 감압된 상태에서 상기 관통공을 덮도록, 상기 반도체 장치의 제 2 면 상에 상기 제 2 절연막을 접합하는 공정과, 상기 제 2 절연막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 제 2 절연막을, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착하는 공정을 구비하는 것이 바람직하다.
상기 구성에 의하면, 상기 제 2 절연막에 의해 이격된 관통공의 내부를 감압하고, 당해 관통공의 외부를 가압함으로써, 상기 제 2 절연막은, 관통공의 내부를 향하여 빨려 들여간다. 그 결과, 상기 제 2 절연막을, 관통공의 측면 상 및 저 면 상에 부착할 수 있다. 또한, 한 번에 다수의 관통공에 대하여, 관통공의 내부와 외부의 기압차를 형성할 수 있기 때문에, 다수의 관통공에 대하여, 동시에 제 2 절연막을 부착할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 3 절연막을 제거하는 공정은, 상기 관통공을 덮도록 마스크용 감광성 수지막을 형성하는 공정과, 상기 마스크용 감광성 수지에 대하여 포토리소그래피 처리를 실시함으로써, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 갖는 에칭 마스크를 형성하는 공정과, 상기 에칭 마스크를 이용한 이방성 드라이 에칭에 의하여, 상기 관통공의 저면 상에 형성되어 있는 상기 제 3 절연막 중, 상기 관통공 저면의 외주에 걸리지 않는 영역을 제거하는 공정을 포함하는 것이 바람직하다.
상기 구성에 의하면, 관통공의 저면 상에 형성되어 있는 제 3 절연막 중, 관통공 저면의 외주에 걸리지 않는 영역을 제거할 수 있다. 그 결과, 도전 배선과 반도체 기판을 절연할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 마스크용 감광성 수지막은, 감압된 상태에서 상기 관통공을 덮도록 형성된 후, 상기 마스크용 감광성 수지막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착되는 것이 바람직하다.
상기 구성에 의하면, 상기 마스크용 감광성 수지에 의해 이격된 관통공의 내부를 감압하고, 당해 관통공의 외부를 가압함으로써, 상기 마스크용 감광성 수지막 은, 관통공의 내부를 향하여 빨려 들여간다. 그 결과, 상기 마스크용 감광성 수지를, 관통공의 측면 상 및 저면 상에 부착할 수 있다. 또, 한 번에 다수의 관통공에 대하여, 관통공의 내부와 외부의 기압차를 형성할 수 있기 때문에, 다수의 관통공에 대하여, 동시에 마스크용 감광성 수지막을 부착할 수 있다. 마스크용 감광성 수지막이 관통공의 내부에 접합되면, 에칭 마스크와 제 3 절연막의 거리가 짧아진다. 그리고, 에칭 마스크와 제 3 절연막의 거리가 짧아지면, 이방성 드라이 에칭에 의하여, 보다 정확하게, 제 3 절연막의 원하는 영역만을 제거할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 마스크용 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
상기 구성에 의하면, 상기 마스크용 감광성 수지를 이용하여, 원하는 개구를 갖는 에칭 마스크를 용이하게 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다.
상기 구성에 의하면, 도전 배선과 반도체 기판을 절연할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 2 절연막은 전착 재료로 형성되어 있는 것이 바람직하다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 전착 재료는, 폴리이 미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것이 바람직하다.
상기 구성에 의하면, 반도체 기판 등의 도전성 재료 상에만 제 2 절연막을 형성할 수 있다. 예를 들어, 제 1 절연막과 Si 기판 등의 반도체 기판이 노출되어 있는 경우를 생각한다. 이들 중, 도전성 재료인 것은 반도체 기판이다. 따라서, 반도체 기판에 전류를 흐르게 할 때, 전착 재료를 제 1 절연막 및 반도체 기판에 부가하면, 반도체 기판 상에만 제 2 절연막을 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 2 절연막 및 마스크용 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것이 바람직하다.
상기 구성에 의하면, 원하는 개구를 갖는 제 2 절연막 및 에칭 마스크를 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 3 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것이 바람직하다.
상기 구성에 의하면, 도전 배선과 반도체 기판을 절연할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 마스크용 감광성 수지막은, 감압된 상태에서 상기 관통공을 덮도록 형성된 후, 상기 마스크용 감광성 수지막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착되는 것이 바람직하다.
상기 구성에 의하면, 상기 마스크용 감광성 수지에 의해 이격된 관통공의 내부를 감압하고, 당해 관통공의 외부를 가압함으로써, 상기 마스크용 감광성 수지막은, 관통공의 내부를 향하여 빨려 들여간다. 그 결과, 상기 마스크용 감광성 수지를, 관통공의 측면 상 및 저면 상에 부착할 수 있다. 또한, 한 번에 다수의 관통공에 대하여, 관통공의 내부와 외부의 기압차를 형성할 수 있기 때문에, 다수의 관통공에 대하여, 동시에 마스크용 감광성 수지막을 부착할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 3 절연막 상에 상기 제 2 절연막을 형성하는 공정은, 감압된 상태에서 상기 제 2 절연막을 접합시켜 상기 관통공을 덮는 공정과, 상기 제 2 절연막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 제 2 절연막을, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착하는 공정을 포함하는 것이 바람직하다.
상기 구성에 의하면, 상기 제 2 절연막에 의해 이격된 관통공의 내부를 감압하고, 당해 관통공의 외부를 가압함으로써, 상기 제 2 절연막은, 관통공의 내부를 향하여 빨려 들여간다. 그 결과, 상기 제 2 절연막을, 관통공의 측면 상 및 저면 상에 부착할 수 있다. 또한, 한 번에 다수의 관통공에 대하여, 관통공의 내부와 외부의 기압차를 형성할 수 있기 때문에, 다수의 관통공에 대하여, 동시에 제 2 절연막을 부착할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 제 1 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형 성되어 있는 것이 바람직하다.
상기 구성에 의하면, 전극 패드와 반도체 기판을 절연할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 관통공은, 이방성 플라즈마 에칭에 의해 형성되는 것이 바람직하다.
상기 구성에 의하면, 원하는 관통공을 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 필름상의 레지스트막에 형성되는 개구는, 포토리소그래피에 의해 형성되는 것이 바람직하다.
상기 구성에 의하면, 관통공을 덮는 필름상의 레지스트막 상의 영역에, 관통공의 저면보다 작은 개구를 용이하게 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 상기 관통공을 반도체 기판에 형성하는 공정에 있어서, 상기 반도체 기판의 제 1 면측에, 반도체 기판을 보강하는 보강판을 형성하는 것이 바람직하다.
상기 구성에 의하면, 반도체 기판에 보강판을 형성함으로써, 반도체 기판의 강도를 증가시킬 수 있다. 그 결과, 반도체 기판을 연마 등에 의해 얇게 하는 경우라도, 반도체 기판의 강도가 증가하고 있기 때문에, 반도체 기판을 얇게 연마할 수 있다. 그 결과, 얇은 반도체 기판을 제공할 수 있다.
본 발명의 반도체 장치는, 신뢰성이 높은 관통 전극이 형성되어 있음과 함께, 본 발명은 그 제조 방법을 제공할 수 있기 때문에, 본 발명은 반도체 장치나 그 부품을 제조하는 분야에 이용할 수 있다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시형태는, 어디까지 나, 본 발명의 기술 내용을 분명히 하는 것으로서, 그러한 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
본 발명의 반도체 장치 및 그 제조 방법에서는, 이상과 같이, 제 1 절연막 및 제 2 절연막의 적어도 일방에 형성되는 접속용 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있다. 이로써, 관통공의 측면에 형성되어 있는 절연막을 에칭하지 않고 접속용 개구를 형성할 수 있기 때문에, 신뢰성이 높은 관통 전극을 갖는 반도체 장치 및 그 제조 방법을 제공할 수 있다는 효과를 나타낸다.

Claims (47)

  1. 양면을 관통하여 형성되는 관통공을 갖는 반도체 기판과,
    상기 반도체 기판의 제 1 면에 있어서 관통공을 덮도록 형성되는 전극 패드와,
    상기 반도체 기판의 제 2 면에 형성되는 외부 접속용 단자와,
    상기 관통공을 통과하여, 전극 패드와 외부 접속용 단자를 도통하기 위한 도전 배선과,
    상기 전극 패드와 상기 반도체 기판을 절연하기 위해서, 반도체 기판의 제 1 면 상에 형성되는 제 1 절연막과,
    상기 도전 배선과 상기 반도체 기판을 절연하기 위해서, 반도체 기판의 제 2 면 상 및 관통공 내부의 표면 상에 형성되는 제 2 절연막을 구비하고,
    상기 도전 배선은, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면에 적어도 일부가 겹치도록 형성되는 제 1 절연막 및 제 2 절연막의 적어도 일방에 형성되는 접속용 개구를 통하여 전극 패드와 접속되는 반도체 장치에 있어서,
    상기 접속용 개구는, 관통공 저면의 외주에 이르지 않도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 절연막과, 상기 반도체 기판 및 상기 제 1 절연막 사이에는, 제 3 절연막이 형성되고,
    당해 제 3 절연막의, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아 상기 접속용 개구와 겹치는 영역에는, 개구가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 3 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 이들의 적층막 또는 전착 재료에 의해 형성되는 막, 또는 감광성 수지막인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 이들의 적층막 또는 전착 재료에 의해 형성되는 막, 또는 감광성 수지막인 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 전착 재료는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 기판의 제 1 면측에, 반도체 기판을 보강하는 보강판이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체 기판과 상기 보강판 사이에는, 광을 수광하기 위한 화소 영역이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 보강판은, 광을 투과하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판의 제 1 면에, 제 1 절연막을 통하여 전극 패드를 형성하는 공정과,
    상기 제 1 면과는 반대측에 위치하는, 상기 반도체 기판의 제 2 면으로부터, 상기 제 1 면측의 전극 패드에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과,
    상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 2 절연막을 형성하는 공정과,
    상기 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과,
    상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 접속용 개구를 형성하는 공정은,
    상기 반도체 기판의 제 2 면 상에 형성된 제 2 절연막 상에, 상기 관통공을 덮도록 필름상의 레지스트막을 형성하는 공정과,
    상기 필름상의 레지스트막의, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 형성하여 에 칭 마스크를 형성하는 공정과,
    상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막, 또는 전착 재료에 의해 형성되는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 전착 재료가, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리 아민, 또는 폴리카르복실산 수지인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제 2 절연막은, 감광성 수지막이며,
    상기 접속용 개구를 형성하는 공정은, 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막에 대하여 포토리소그래피 처리를 실시함으로써, 관통공 저면의 외주에 걸리지 않는 영역의 제 2 절연막을 제거하여, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 11 항에 있어서,
    상기 관통공을 상기 반도체 기판에 형성하는 공정과 상기 제 2 절연막을 형성하는 공정 사이에, 상기 관통공의 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에 제 3 절연막을 형성하는 공정과, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 접속용 개구와 겹치는 영역에 있는 상기 제 3 절연막을 에칭에 의해 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 3 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 11 항에 있어서,
    상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에 제 2 절연막을 형성하는 공정은,
    감압된 상태에서 상기 관통공을 덮도록, 상기 반도체 장치의 제 2 면 상에 상기 제 2 절연막을 접합하는 공정과,
    상기 제 2 절연막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 제 2 절연막을, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 3 절연막을 제거하는 공정은,
    상기 관통공을 덮도록 마스크용 감광성 수지막을 형성하는 공정과,
    상기 마스크용 감광성 수지에 대하여 포토리소그래피 처리를 실시함으로써, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 갖는 에칭 마스크를 형성하는 공정과,
    상기 에칭 마스크를 이용한 이방성 드라이 에칭에 의해, 상기 관통공의 저면 상에 형성되어 있는 상기 제 3 절연막 중, 상기 관통공 저면의 외주에 걸리지 않는 영역을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 마스크용 감광성 수지막은, 감압된 상태에서 상기 관통공을 덮도록 형성된 후, 상기 마스크용 감광성 수지막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 20 항에 있어서,
    상기 마스크용 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 11 항에 있어서,
    상기 제 1 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 11 항에 있어서,
    상기 관통공은 이방성 플라즈마 에칭에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 12 항에 있어서,
    상기 필름상의 레지스트막에 형성되는 개구는, 포토리소그래피에 의해 형성 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 11 항에 있어서,
    상기 관통공을 반도체 기판에 형성하는 공정에 있어서, 상기 반도체 기판의 제 1 면측에, 반도체 기판을 보강하는 보강판을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 반도체 기판의 제 1 면에, 제 1 절연막을 통하여 전극 패드를 형성하는 공정과,
    상기 제 1 면과는 반대측에 위치하는 상기 반도체 기판의 제 2 면으로부터, 상기 제 1 절연막에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과,
    상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 2 절연막을 형성하는 공정과,
    상기 반도체 기판의 제 2 면 상에 형성된 제 2 절연막 상에, 상기 관통공을 덮도록 필름상의 레지스트막을 형성하는 공정과,
    상기 필름상의 레지스트막의, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 형성하여 에칭 마스크를 형성하는 공정과,
    상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹 치도록 형성되어 있는 제 1 절연막 및 제 2 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과,
    상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 27 항에 있어서,
    상기 제 2 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 27 항에 있어서,
    상기 제 1 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제 27 항에 있어서,
    상기 관통공은, 이방성 플라즈마 에칭에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제 27 항에 있어서,
    상기 필름상의 레지스트막에 형성되는 개구는, 포토리소그래피에 의해 형성 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제 27 항에 있어서,
    상기 관통공을 반도체 기판에 형성하는 공정에 있어서, 상기 반도체 기판의 제 1 면측에, 반도체 기판을 보강하는 보강판을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 반도체 기판의 제 1 면에, 제 1 절연막을 통하여 전극 패드를 형성하는 공정과,
    상기 제 1 면과는 반대측에 위치하는, 상기 반도체 기판의 제 2 면으로부터, 상기 제 1 면측의 제 1 절연막에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과,
    상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 2 절연막을 형성하는 공정과,
    상기 반도체 기판의 제 2 면 상에 형성된 제 2 절연막 상에, 상기 관통공을 덮도록 필름상의 레지스트막을 형성하는 공정과,
    상기 필름상의 레지스트막의 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아, 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 형성하여 에칭 마스크를 형성하는 공정과,
    상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 1 절연막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과,
    상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 33 항에 있어서,
    상기 제 2 절연막은 전착 재료로 형성되어 있는 것을 특징으로 하는 반도체의 제조 방법.
  35. 제 34 항에 있어서,
    상기 전착 재료는, 폴리이미드, 에폭시 수지, 아크릴 수지, 폴리아민, 또는 폴리카르복실산 수지인 것을 특징으로 하는 반도체의 제조 방법.
  36. 제 33 항에 있어서,
    상기 제 1 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 33 항에 있어서,
    상기 관통공은, 이방성 플라즈마 에칭에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 33 항에 있어서,
    상기 필름상의 레지스트막에 형성되는 개구는, 포토리소그래피에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제 33 항에 있어서,
    상기 관통공을 반도체 기판에 형성하는 공정에 있어서, 상기 반도체 기판의 제 1 면측에, 반도체 기판을 보강하는 보강판을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 반도체 기판의 제 1 면에, 제 1 절연막을 통하여 전극 패드를 형성하는 공정과,
    상기 제 1 면과는 반대측에 위치하는 상기 반도체 기판의 제 2 면으로부터, 상기 제 1 면측의 제 1 절연막에 도달하는 관통공을 상기 반도체 기판에 형성하는 공정과,
    상기 관통공을 형성하고 있는 측면 및 저면 상, 그리고 상기 반도체 기판의 제 2 면 상에, 도전 배선과 반도체 기판 사이를 절연하기 위한 제 3 절연막을 형성하는 공정과,
    상기 제 3 절연막 상에, 상기 관통공을 덮도록 마스크용 감광성 수지막을 형성하는 공정과,
    상기 마스크용 감광성 수지에 대하여 포토리소그래피 처리를 실시함으로써, 상기 반도체 기판의 제 1 면에 대하여 수직인 방향에서 보아 상기 관통공의 저면과 겹치는 영역보다 내측에 개구를 갖는 에칭 마스크를 형성하는 공정과,
    상기 에칭 마스크를 이용하여, 이방성 드라이 에칭으로 관통공의 저면과 겹치도록 형성되어 있는 제 1 절연막과 제 3 절연막으로 이루어지 적층막을 제거하여, 관통공 저면의 외주에 이르지 않도록, 상기 전극 패드에 도달하는 개구를 형성하는 공정과,
    상기 에칭 마스크를 박리한 후, 상기 제 3 절연막 상에 감광성 수지막으로 이루어지는 제 2 절연막을 형성하는 공정과,
    상기 관통공의 저면과 겹치도록 형성되어 있는 제 2 절연막에 대하여 포토리소그래피 처리를 실시함으로써, 관통공 저면의 외주에 걸리지 않는 영역의 제 2 절연막을 제거하여, 상기 전극 패드에 도달하는 접속용 개구를 형성하는 공정과,
    상기 전극 패드와 외부 접속용 단자를 전기적으로 접속하는 도전 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 40 항에 있어서,
    상기 제 2 절연막 및 마스크용 감광성 수지막은, 폴리이미드, 에폭시 수지, 아크릴 수지 또는 실리콘 수지로 이루어지는 막인 것을 특징으로 하는 반도체 장치 의 제조 방법.
  42. 제 40 항에 있어서,
    상기 제 3 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들의 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제 40 항에 있어서,
    상기 마스크용 감광성 수지막은, 감압된 상태에서 상기 관통공을 덮도록 형성된 후, 상기 마스크용 감광성 수지막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제 40 항에 있어서,
    상기 제 3 절연막 상에 상기 제 2 절연막을 형성하는 공정은,
    감압된 상태에서 상기 제 2 절연막을 접합시켜 상기 관통공을 덮는 공정과,
    상기 제 2 절연막에 의해 이격된 상기 관통공의 감압된 내부에 대하여, 상기 관통공의 외부를 가압함으로써, 상기 제 2 절연막을, 상기 관통공을 형성하고 있는 측면 및 저면 상에 부착하는 공정을 포함하는 것을 특징으로 하는 반도체의 제조 방법.
  45. 제 40 항에 있어서,
    상기 제 1 절연막은, Si 산화막, 붕소 또는 인 함유 산화막, Si 산질화막, Si 질화막, 또는 이들 적층막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제 40 항에 있어서,
    상기 관통공은, 이방성 플라즈마 에칭에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제 40 항에 있어서,
    상기 관통공을 반도체 기판에 형성하는 공정에 있어서, 상기 반도체 기판의 제 1 면측에, 반도체 기판을 보강하는 보강판을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020070036308A 2006-04-14 2007-04-13 반도체 장치 및 그 제조 방법 KR100887917B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006112779 2006-04-14
JPJP-P-2006-00112779 2006-04-14
JPJP-P-2006-00345014 2006-12-21
JP2006345014A JP2007305960A (ja) 2006-04-14 2006-12-21 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20070102420A true KR20070102420A (ko) 2007-10-18
KR100887917B1 KR100887917B1 (ko) 2009-03-12

Family

ID=38604080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070036308A KR100887917B1 (ko) 2006-04-14 2007-04-13 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20070241457A1 (ko)
JP (1) JP2007305960A (ko)
KR (1) KR100887917B1 (ko)
CN (1) CN101055857A (ko)
TW (1) TW200802653A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032182B1 (ko) * 2007-12-27 2011-05-02 가부시끼가이샤 도시바 반도체 패키지 및 카메라 모듈
KR20170133324A (ko) * 2015-03-31 2017-12-05 하마마츠 포토닉스 가부시키가이샤 반도체 장치

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI316381B (en) * 2007-01-24 2009-10-21 Phoenix Prec Technology Corp Circuit board and fabrication method thereof
JP2008300718A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4713602B2 (ja) * 2008-02-21 2011-06-29 パナソニック株式会社 基板モジュールおよびその製造方法ならびに電子機器
JP5078725B2 (ja) * 2008-04-22 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置
CN101582397B (zh) * 2008-05-16 2010-12-29 精材科技股份有限公司 半导体装置及其制造方法
JP2009295859A (ja) * 2008-06-06 2009-12-17 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
JP4601686B2 (ja) * 2008-06-17 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
DE102008033395B3 (de) * 2008-07-16 2010-02-04 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
JP5242282B2 (ja) * 2008-07-31 2013-07-24 株式会社東芝 半導体装置とその製造方法
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
JP2010177569A (ja) * 2009-01-30 2010-08-12 Panasonic Corp 光学デバイス及びその製造方法
CN101866905B (zh) * 2009-04-16 2012-05-30 日月光半导体制造股份有限公司 基板结构及其制造方法
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
JP5323637B2 (ja) * 2009-09-30 2013-10-23 京セラ株式会社 弾性波装置及びその製造方法
KR101759504B1 (ko) 2009-10-09 2017-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
FR2959866A1 (fr) * 2010-05-06 2011-11-11 St Microelectronics Crolles 2 Procede de realisation d'au moins une liaison traversante electriquement conductrice au sein d'un substrat semi-conducteur dans un circuit integre et circuit integre correspondant.
JP5598420B2 (ja) * 2011-05-24 2014-10-01 株式会社デンソー 電子デバイスの製造方法
JP5957840B2 (ja) * 2011-10-04 2016-07-27 ソニー株式会社 半導体装置の製造方法
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9935038B2 (en) 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
JP6309243B2 (ja) 2013-10-30 2018-04-11 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
US9379041B2 (en) 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
KR101898404B1 (ko) 2014-12-17 2018-09-12 미쓰이 가가쿠 가부시키가이샤 기판 중간체, 관통 비어 전극 기판 및 관통 비어 전극 형성 방법
JP6335132B2 (ja) 2015-03-13 2018-05-30 東芝メモリ株式会社 半導体装置、および、半導体装置の製造方法
CN108352321B (zh) * 2015-10-28 2022-09-16 奥林巴斯株式会社 半导体装置
JP6663259B2 (ja) * 2016-03-15 2020-03-11 エイブリック株式会社 半導体装置とその製造方法
CN108962879A (zh) * 2017-05-22 2018-12-07 联华电子股份有限公司 电容器及其制造方法
JP6499341B2 (ja) * 2018-03-13 2019-04-10 ラピスセミコンダクタ株式会社 半導体装置
JP6926294B2 (ja) * 2018-11-29 2021-08-25 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2019087768A (ja) * 2019-03-13 2019-06-06 ラピスセミコンダクタ株式会社 半導体装置
US11723154B1 (en) * 2020-02-17 2023-08-08 Nicholas J. Chiolino Multiwire plate-enclosed ball-isolated single-substrate silicon-carbide-die package

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010055840A1 (en) * 1997-12-19 2001-12-27 Douglas P Verret Method for fabricating narrow metal interconnects in an integrated circuit using heat and pressure to extrude a metal layer into a lead trench and via/contact
JP3858545B2 (ja) * 1999-12-27 2006-12-13 セイコーエプソン株式会社 半導体モジュール及び電子機器
US20040012698A1 (en) * 2001-03-05 2004-01-22 Yasuo Suda Image pickup model and image pickup device
JP4703883B2 (ja) * 2001-04-09 2011-06-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4212293B2 (ja) * 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
JP2004296453A (ja) * 2003-02-06 2004-10-21 Sharp Corp 固体撮像装置、半導体ウエハ、光学装置用モジュール、固体撮像装置の製造方法及び光学装置用モジュールの製造方法
JP2006093367A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4139803B2 (ja) * 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032182B1 (ko) * 2007-12-27 2011-05-02 가부시끼가이샤 도시바 반도체 패키지 및 카메라 모듈
KR20170133324A (ko) * 2015-03-31 2017-12-05 하마마츠 포토닉스 가부시키가이샤 반도체 장치
KR20170133328A (ko) * 2015-03-31 2017-12-05 하마마츠 포토닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR100887917B1 (ko) 2009-03-12
US20070241457A1 (en) 2007-10-18
CN101055857A (zh) 2007-10-17
TW200802653A (en) 2008-01-01
JP2007305960A (ja) 2007-11-22

Similar Documents

Publication Publication Date Title
KR100887917B1 (ko) 반도체 장치 및 그 제조 방법
US10957671B2 (en) Method for fabricating a semiconductor and semiconductor package
KR100653294B1 (ko) 반도체 장치 및 그 제조 방법
US7893514B2 (en) Image sensor package, method of manufacturing the same, and image sensor module including the image sensor package
TWI253149B (en) Semiconductor device, module for optical devices, and manufacturing method of semiconductor device
KR100651115B1 (ko) 반도체 장치 및 그 제조 방법
EP1662564B1 (en) Semiconductor package and manufacturing method thereof
US8405115B2 (en) Light sensor using wafer-level packaging
US20090283311A1 (en) Electronic element wafer module and method for manufacturing electronic element wafer module, electronic element module, and electronic information device
US20120194719A1 (en) Image sensor units with stacked image sensors and image processors
US20090050996A1 (en) Electronic device wafer level scale packages and fabrication methods thereof
JP2007528120A (ja) 集積回路装置をパッケージングする方法及び装置
TW201117346A (en) Semiconductor device including through-electrode and method of manufacturing the same
US20090050995A1 (en) Electronic device wafer level scale packges and fabrication methods thereof
JP2012069918A (ja) チップパッケージビルドアップのシステム及び方法
TW200950046A (en) Electronics device package and fabrication method thereof
US8338918B2 (en) Method for manufacturing a semiconductor device, method for detecting a semiconductor substrate and semiconductor chip package
WO2005031875A1 (en) Structure of package for semiconductor image pickup device and fabrication method thereof
US10813231B2 (en) Method for manufacturing circuit board
US20190373737A1 (en) Method for manufacturing circuit board
CN111146099B (zh) 半导体结构及其制作方法
KR100872404B1 (ko) 웨이퍼 본딩 패키징 방법
US10887499B2 (en) Camera assembly and packaging methods thereof, lens module, and electronic device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee