JP6309243B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、シリコン貫通電極（ＴＳＶ：Through Silicon Via）を備える半導体装置およびその製造方法に関する。
シリコン基板等の半導体基板を貫通する貫通孔を介して電極を設ける構造を備える半導体装置やその製造方法が種々提案されている。
特開２００５−１９５２１号公報 特開２００６−２３７５９４号公報
本発明者がＴＳＶを備える半導体装置およびその製造方法を鋭意研究した結果、シリコン基板に設けられた貫通孔に形成した絶縁膜の絶縁性が悪くなり、それが原因となって、半導体装置の信頼性が低くなってしまうことがあることを見出した。
本発明の主な目的は、基板に設けられた貫通電極を備える半導体装置であって、信頼性の高い半導体装置およびその製造方法を提供することにある。
本発明の一態様によれば、
一主面と前記一主面とは反対側の他の主面と、前記他の主面側に設けられた導電層とを有する半導体基板に、前記半導体基板の前記一主面から前記他の主面まで前記半導体基板を貫通する貫通孔を形成する工程と、
前記貫通孔の前記他の主面側の底部の少なくとも一部を被覆すると共に前記底部から前記貫通孔の側面を介して前記一主面まで延在する絶縁膜を形成する工程と、
少なくとも前記貫通孔の側面の前記絶縁膜上および前記一主面上の前記絶縁膜上に有機部材を塗布する工程と、
前記有機部材中の気泡および前記有機部材と前記絶縁膜との間の気泡を除去する工程と、
前記貫通孔の前記底部の前記有機部材に開孔を形成する工程と、
前記有機部材上を被覆すると共に前記開孔を介して前記導電層に接続された第２の導電層を形成する工程と、を備える半導体装置の製造方法が提供される。
本発明の他の態様によれば、
一主面と、前記一主面とは反対側の他の主面と、前記他の主面側に設けられた第１の導電層と、前記一主面から前記他の主面まで貫通する貫通孔と、を有する半導体基板と、
前記貫通孔の前記他の主面側の底部に前記第１の導電層を露出する第１の開孔を有すると共に前記底部から前記貫通孔の側面を介して前記一主面まで延在する絶縁膜と、
前記貫通孔の側面の前記絶縁膜上を被覆する第１領域と、平面視で前記第１の開孔と重なる第２の開孔を有すると共に前記第１の導電層上を被覆する第２領域と、前記第１領域と前記第２領域とに両端を接すると共に断面視における表面が曲面となる第３領域と、を備え、前記第３領域が前記第１の導電層上の前記絶縁膜の端部を被覆する有機絶縁膜と、
前記貫通孔の前記底部から前記貫通孔の側面に沿って前記一主面まで形成されると共に前記第１の開孔および前記第２の開孔を介して前記第１の導電層に接続された第２の導電層と、を備え、
前記第２の導電層は、前記貫通孔内での膜厚よりも、前記一主面における膜厚の方が厚い半導体装置が提供される。
本発明によれば、基板に設けられた貫通電極を備える半導体装置であって、信頼性の高い半導体装置およびその製造方法が提供される。
図１−１は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１−２は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１−３は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１−４は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１−５は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図２は、図１−２（Ｅ）のＡ部の部分拡大概略縦断面図である。 図３は、図１−２（Ｅ）のＢ部の部分拡大概略縦断面図である。 図４は、図１−３（Ｆ）のＣ部の部分拡大概略縦断面図である。 図５は、図１−３（Ｆ）のＤ部の部分拡大概略縦断面図である。 図６は、図１−４（Ｉ）のＥ部の部分拡大概略縦断面図である。 図７は、図１−５（Ｋ）のＦ部の部分拡大概略縦断面図である。 図８−１は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図８−２は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図８−３は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図８−４は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図８−５は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図９−１は、比較例の半導体装置の製造方法を説明するための概略縦断面図である。 図９−２は、比較例の半導体装置の製造方法を説明するための概略縦断面図である。 図９−３は、比較例の半導体装置の製造方法を説明するための概略縦断面図である。 図９−４は、比較例の半導体装置の製造方法を説明するための概略縦断面図である。 図９−５は、比較例の半導体装置の製造方法を説明するための概略縦断面図である。 図１０は、図９−２（Ｄ）のＧ部の部分拡大概略縦断面図である。 図１１は、図９−２（Ｄ）のＨ部の部分拡大概略縦断面図である。 図１２は、図９−２（Ｅ）のＩ部の部分拡大概略縦断面図である。 図１３は、図９−２（Ｅ）のＪ部の部分拡大概略縦断面図である。 図１４は、図９−３（Ｆ）のＫ部の部分拡大概略縦断面図である。 図１５は、図９−３（Ｆ）のＬ部の部分拡大概略縦断面図である。 図１６は、図９−３（Ｇ）のＭ部の部分拡大概略縦断面図である。 図１７は、図９−３（Ｇ）のＮ部の部分拡大概略縦断面図である。 図１８は、図９−４（Ｉ）のＯ部の部分拡大概略縦断面図である。 図１９は、図９−４（Ｉ）のＰ部の部分拡大概略縦断面図である。 図２０は、図９−５（Ｊ）のＱ部の部分拡大概略縦断面図である。 図２１は、図９−５（Ｊ）のＲ部の部分拡大概略縦断面図である。
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１−５（Ｋ）を参照すれば、本発明の好ましい第１の実施の形態の半導体装置１は、半導体シリコン基板１０と、酸化シリコン膜１２と、ＴｉＮ膜１４と、Ａｌ膜１６と、貫通孔２０と、ＣＶＤ酸化膜２２と、有機絶縁膜２４と、シードメタル層２６と、Ｃｕめっき層３０と、ソルダーレジスト３２とを備えている。
酸化シリコン膜１２は、シリコン基板１０の主面１１上に設けられている。ＴｉＮ膜１４は、酸化シリコン膜１２上に設けられている。Ａｌ膜１６は、ＴｉＮ膜１４上に設けられている。
貫通孔２０は、シリコン基板１０の主面１１とは反対側の主面１３から主面１１までシリコン基板１０を貫通し、さらに酸化シリコン膜１２およびＴｉＮ膜１４を貫通し、底部にＡｌ膜１６を露出して設けられている。
ＣＶＤ酸化膜２２は、貫通孔２０の側面２１およびシリコン基板１０の主面１３上に設けられている。
有機絶縁膜２４は、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に設けられている。
シードメタル層２６は、貫通孔２０の側面２１上の有機絶縁膜２４上、貫通孔２０の底部の有機絶縁膜２４上、主面１３上の有機絶縁膜２４上、貫通孔２０の底部の有機絶縁膜２４の開孔２５の側壁上ならび有機絶縁膜２４の開孔２５に露出するＡｌ膜１６上に設けられている。
Ｃｕめっき層３０は、貫通孔２０の側面２１の有機絶縁膜２４上のシードメタル層２６上、貫通孔２０の底部の有機絶縁膜２４上のシードメタル層２６上および主面１３上の有機絶縁膜２４上のシードメタル層２６上、貫通孔２０の底部の有機絶縁膜２４の開孔２５の側壁上ならび有機絶縁膜２４の開孔２５に露出するＡｌ膜１６上に設けられたシードメタル層２６上に設けられている。主面１３上のＣｕめっき層３０の膜厚は、貫通孔２０の側面２１や底部のＣｕめっき層３０の膜厚よりも大きい。Ｃｕめっき層３０およびシードメタル層２６は、シリコン貫通電極を構成している。
ソルダーレジスト３２は、シリコン基板１０の主面１３上の有機絶縁膜２４上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に設けられている。
なお、ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）は、シリコン基板１０の主面１１に形成され、酸化シリコン膜１２によって覆われている。Ａｌ膜１６は、半導体装置１を接続するデバイスパッド等として用いられる。
次に、図１−１〜１−５を参照して本発明の好ましい第１の実施の形態の半導体装置１の製造方法を説明する。
ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）を、シリコン基板１０の主面１１に形成する。
図１―１（Ａ）を参照すれば、次に、シリコン基板１０の主面１１上に酸化シリコン膜１２を形成し、酸化シリコン膜１２上にＴｉＮ膜１４を形成し、ＴｉＮ膜１４上にＡｌ膜１６を形成する。なお、ＴｉＮ膜１４はＡｌのマイグレーションを防止するために設けている。
図１―１（Ｂ）を参照すれば、次に、シリコン基板１０の主面１１とは反対側の主面１３上にレジスト１８を形成し、レジスト１８に選択的に開孔１９を形成する。その後、レジスト１８をマスクとしてシリコン基板１０をエッチングして、シリコン基板１０の主面１３から主面１１までシリコン基板１０を貫通する貫通孔２０を形成する。
図１―１（Ｃ）を参照すれば、次に、さらに酸化シリコン膜１２およびＴｉＮ膜１４をエッチングして、貫通孔２０の底部にＡｌ膜１６を露出させる。
図１―２（Ｄ）を参照すれば、次に、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上に、ＣＶＤ酸化膜２２を形成する。なお、ＣＶＤ酸化膜２２は、一例として、２００℃以下で形成してもよい。
図１―２（Ｅ）を参照すれば、次に、ＣＶＤ酸化膜２２をエッチバックして、貫通孔２０の底部にＡｌ膜１６を露出させる。
図１―３（Ｆ）を参照すれば、次に、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に有機絶縁膜２４を形成する。
有機絶縁膜２４を形成するには、まず、シリコン基板１０の主面１１を下側にして、主面１３側から有機絶縁膜溶液を塗布して、有機絶縁膜２４を、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に形成する。有機絶縁膜溶液の塗布はスピンコート等で行う。その後、有機絶縁膜溶液を塗布したシリコン基板１０を真空容器内に入れ、真空容器内を真空引きして、真空状態で、有機絶縁膜２４内部のマイクロバブル等の気泡や貫通孔２０内に塗布した有機絶縁膜２４とＡｌ膜１６やＣＶＤ酸化膜２２との間に存在するエア溜り等の気泡を除去する。
なお、有機絶縁膜２４内部のマイクロバブル等の気泡は、塗布前の有機絶縁膜溶液の状態で除去することも可能であるが、有機絶縁膜２４とＡｌ膜１６やＣＶＤ酸化膜２２との間に存在するエア溜り等の気泡は、有機絶縁膜溶液の塗布時に生じるので、有機絶縁膜溶液を塗布した後に除去する。
本実施の形態の有機絶縁膜２４は、感光性の有機絶縁膜を使用する。真空状態で気泡を除去した後は、有機絶縁膜２４のプリベークを行う。
図１―３（Ｇ）を参照すれば、次に、貫通孔２０の底部の有機絶縁膜２４に、Ａｌ膜１６を露出する開孔２５を形成する。有機絶縁膜２４は、感光性の有機絶縁膜であるので、フォトマスクを使用して、有機絶縁膜２４を選択的に露光し、その後現像して、開孔２５を形成する。
図１―４（Ｈ）を参照すれば、次に、スパッタ法により、貫通孔２０の側面２１上の有機絶縁膜２４上、貫通孔２０の底部の有機絶縁膜２４上、主面１３上の有機絶縁膜２４上、貫通孔２０の底部の有機絶縁膜２４の開孔２５の側壁上ならび有機絶縁膜２４の開孔２５に露出するＡｌ膜１６上にシードメタル層２６を形成する。シードメタル層２６は、最初にＴｉをスパッタし、その後、Ｃｕをスパッタして形成する。
図１―４（Ｉ）を参照すれば、次に、ドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する。開孔２９は、貫通孔２０を露出し、貫通孔２０周辺のシードメタル層２６を露出するように形成する。なお、ドライフィルム２８に代えて、液状レジストを使用すると、貫通孔２０内に液状レジストが溜まってしまい、貫通孔２０内から液状レジストを除去するのが困難となるので、ドライフィルム２８を使用している。
図１―５（Ｊ）を参照すれば、次に、ドライフィルム２８をマスクとして、貫通孔２０の側面２１の有機絶縁膜２４上のシードメタル層２６上、貫通孔２０の底部の有機絶縁膜２４上のシードメタル層２６上および主面１３上の有機絶縁膜２４上のシードメタル層２６上、貫通孔２０の底部の有機絶縁膜２４の開孔２５の側壁上ならび有機絶縁膜２４の開孔２５に露出するＡｌ膜１６上に設けられたシードメタル層２６上に、Ｃｕめっき層３０を形成する。Ｃｕめっき層３０はシードメタル層２６を利用した電解めっきで行う。電解めっきでは、主面１３上の方が貫通孔２０内よりも電流が流れやすいので、主面１３上のＣｕめっき層３０の膜厚は、貫通孔２０の側面２１や底部のＣｕめっき層３０の膜厚よりも大きい。
図１―５（Ｋ）を参照すれば、次に、ドライフィルム２８を除去し、その後、Ｃｕめっき層３０に覆われていないシードメタル層２６を除去する。その後、ソルダーレジスト３２を、シリコン基板１０の主面１３上の有機絶縁膜２４上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に形成する。
（比較例）
次に、図９−１〜９−５を参照して比較例の半導体装置３の製造方法を説明する。
まず、ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）を、シリコン基板１０の主面１１に形成する。
図９―１（Ａ）を参照すれば、次に、シリコン基板１０の主面１１上に酸化シリコン膜１２を形成し、酸化シリコン膜１２上にＴｉＮ膜１４を形成し、ＴｉＮ膜１４上にＡｌ膜１６を形成する。
図９―１（Ｂ）を参照すれば、次に、シリコン基板１０の主面１１とは反対側の主面１３上にレジスト１８を形成し、レジスト１８に選択的に開孔１９を形成する。その後、レジスト１８をマスクとしてシリコン基板１０をエッチングして、シリコン基板１０の主面１３から主面１１までシリコン基板１０を貫通する貫通孔２０を形成する。
図９―１（Ｃ）を参照すれば、次に、さらに酸化シリコン膜１２およびＴｉＮ膜１４をエッチングして、貫通孔２０の底部にＡｌ膜１６を露出させる。
図９―２（Ｄ）を参照すれば、次に、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上に、ＣＶＤ酸化膜２２を形成する。
図９―２（Ｅ）を参照すれば、次に、ＣＶＤ酸化膜２２をエッチバックして、貫通孔２０の底部にＡｌ膜１６を露出させる。
図９―３（Ｆ）を参照すれば、次に、スパッタ法により、貫通孔２０の側面２１上のＣＶＤ酸化膜２２上、主面１３上のＣＶＤ酸化膜２２上および貫通孔２０の底部に露出するＡｌ膜１６上にシードメタル層２６を形成する。シードメタル層２６は、最初にＴｉをスパッタし、その後、Ｃｕをスパッタして形成する。
図９―３（Ｇ）を参照すれば、次に、ドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する。開孔２９は、貫通孔２０を露出し、貫通孔２０周辺のシードメタル層２６を露出するように形成する。
図９―４（Ｈ）を参照すれば、次に、ドライフィルム２８をマスクとして、貫通孔２０の側面２１のＣＶＤ酸化膜２２上のシードメタル層２６上、貫通孔２０の底部に露出するＡｌ膜１６上のシードメタル層２６上に、Ｃｕめっき層３０を形成する。Ｃｕめっき層３０はシードメタル層２６を利用した電解めっきで行う。
図９―４（Ｉ）を参照すれば、次に、ドライフィルム２８を除去し、その後、Ｃｕめっき層３０に覆われていないシードメタル層２６を除去する。
図９―４（Ｊ）を参照すれば、次に、その後、ソルダーレジスト３２を、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に形成する。
（第１の実施の形態と比較例との比較）
シリコン基板１０の主面１３上ならびに貫通孔２０の側面２１および底部にＣＶＤ酸化膜２２（図１−２（Ｄ）、図９−２（Ｄ）、図１１参照）を形成すると、ＣＶＤに使用される原料ガスの回り込みの影響等で、貫通孔２０の底部に形成されるＣＶＤ酸化膜２２よりも、シリコン基板１０の主面１３上に形成されるＣＶＤ酸化膜２２の方が膜厚が厚くなり、また、貫通孔２０の底部の角部に窪み２２１が生じる（図１１参照）。また、ＣＶＤ酸化膜２２を形成する際に、シリコン基板１０の主面１３上等でパーティクル２２１がＣＶＤ酸化膜２２に取り込まれる場合もある（図１０参照）。
このＣＶＤ酸化膜２２を、ドライエッチングでエッチバックする（図１−２（Ｅ）、図９−２（Ｅ）参照）と、貫通孔２０の底部に形成されていたＣＶＤ酸化膜２２は除去されてＡｌ膜１６が露出する。エッチバック時には、反応生成物除去のために、アッシングと有機剥離洗浄を行う。この際に、洗浄液によるＡｌ膜１６のアンダーカットが生じ、ＣＶＤ酸化膜２２の窪み２２１等の影響もあり、貫通孔２０の底部の角部の下部のＡｌ膜１６には窪み１６１が生じる（図３、図１３参照）。
また、ＣＶＤ酸化膜２２の表面には、ドライエッチングによるダメージ層２３が形成される（図１２、図１３参照）。シリコン基板１０の主面１３上のＣＶＤ酸化膜２２も薄くなり、パーティクル２２１がＣＶＤ酸化膜２２表面のダメージ層２３に接触したり（図２、図１２参照）、ＣＶＤ酸化膜２２から突出する場合もある。
スパッタにより貫通孔２０内にシードメタル層２６を均一に形成するのは困難である。比較例のように、スパッタによりシードメタル層２６を形成すると、貫通孔２０の底部の角部に生じたＡｌ膜１６の窪み１６１には、未スパッタ部分２６１やピンホールが発生する場合がある（図１５参照）。
その後、シードメタル層２６上にドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する（図９―３（Ｇ）参照）と、ドライフィルム２８の現像液３４が未スパッタ部分２６１（図１５参照）やピンホールを介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食し、図１７に示すように、Ａｌ浸食凹部１６２を形成してしまう。
そして、その後、図９―４（Ｈ）に示すように、ドライフィルム２８をマスクにしてシードメタル層２６上にＣｕめっき層３０を形成する。この際には、図１９に示すように、Ａｌ浸食凹部１６２には、Ｃｕめっき層３０が形成されず、Ａｌ空洞部１６３となる。
その後、図９―５（Ｊ）に示すように、ソルダーレジスト３２を形成する。その後の工程の半田ボール形成時のリフロ熱や半導体装置３の実装時の実装リフロ熱、外部応力、熱ストレス等が加わると、図２１に示すように、Ａｌ空洞部１６３を起点としてＣＶＤ酸化膜２２にクラック２２１が生じ、その結果、リーク不良の可能性が高くなり、信頼性を低下させてしまう。
また、シリコン基板１０の主面１３上については、ドライエッチングの後に、スパッタによりシードメタル層２６を形成すると、ドライエッチングにより形成されたダメージ層２３上にシードメタル層２６が形成され（図１４参照）、その後、シードメタル層２６がドライフィルム２８の現像液３４に晒され（図１６参照）、その後、シードメタル層２６上にＣｕめっき層３０が形成される（図１８参照）。
図２０を参照すれば、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２が薄くなり、パーティクル２２１がＣＶＤ酸化膜２２表面のダメージ層２３やシードメタル層２６を介してＣｕめっき層３０と接触したり、また、パーティクル２２１がＣＶＤ酸化膜２２から突出して、シードメタル層２６を介してＣｕめっき層３０と接触したりする場合がある。このような場合には、パーティクル２２１を介してシリコン基板１０とＣｕめっき層３０との間でリークが発生する。
また、シリコン基板１０の貫通孔２０側の角部１０２上のＣＶＤ酸化膜２２等は、ドライエッチング時に薄くなりやすく、このような薄くなりやすい部分では、リークパス２２２が発生しやすい。そして、リークパス２２２を介してシリコン基板１０とＣｕめっき層３０との間でリークが発生する。
さらに、シリコン貫通電極（ＴＳＶ）を備える半導体装置の絶縁膜としてＣＶＤ酸化膜２２を用いる場合には、デバイスや使用材料の温度制限が入る場合の成膜温度は、２００℃以下となる。このような低温で成膜したＣＶＤ酸化膜２２は信頼性が十分でない。
これに対して、本発明の好ましい第１の実施の形態では、ＣＶＤ酸化膜２２をドライエッチングでエッチバックした（図１−２（Ｅ）、図２、図３参照）後に、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に有機絶縁膜２４を形成する（図１−３（Ｆ）、図４、図５参照）。
ドライエッチングの際に貫通孔２０の底部の角部の下部のＡｌ膜１６に生じた窪み１６１（図３参照）は、有機絶縁膜２４によって覆われる（図５参照）ので、その後、有機絶縁膜２４上に形成したシードメタル層２６上にドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する（図１―４（Ｉ）参照）際に、ドライフィルム２８の現像液３４が窪み１６１に侵入して、Ａｌ膜１６を侵食するのを防止できる（図６参照）。
また、ＣＶＤ酸化膜２２をドライエッチングでエッチバック（図１−２（Ｅ）、図２参照）することにより薄くなった、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２やシリコン基板１０の貫通孔２０側の角部１０２上のＣＶＤ酸化膜２２は、有機絶縁膜２４で覆われる（図１―３（Ｆ）、図４参照）。
従って、その後、有機絶縁膜２４上に形成したシードメタル層２６上にＣｕめっき層３０を形成しても（図１―５（Ｋ）、図７参照）、ＣＶＤ酸化膜２２は有機絶縁膜２４で覆われているので、パーティクル２２１がＣＶＤ酸化膜２２表面のダメージ層２３やシードメタル層２６を介してＣｕめっき層３０と接触したり、また、ＣＶＤ酸化膜２２から突出したパーティクル２２１が、シードメタル層２６を介してＣｕめっき層３０と接触したりするのを防止でき、その結果、パーティクル２２１を介してシリコン基板１０とＣｕめっき層３０との間でリークが発生するのを防止できる。
また、シリコン基板１０の貫通孔２０側の角部１０２上のＣＶＤ酸化膜２２がドライエッチング時に薄くなってリークパス２２２が発生しても、ＣＶＤ酸化膜２２は有機絶縁膜２４で覆われているので、リークパス２２２を介してシリコン基板１０とＣｕめっき層３０との間でリークが発生するのを防止できる。
さらに、ＣＶＤ酸化膜２２の成膜温度が２００℃以下であって、成膜したＣＶＤ酸化膜２２は信頼性が十分でない場合にも、ＣＶＤ酸化膜２２は有機絶縁膜２４で覆われているので、有機絶縁膜２４によって十分な信頼性を得ることができる。
また、有機絶縁膜２４を形成する際には、有機絶縁膜溶液を塗布後、真空引きして、真空状態で、有機絶縁膜２４内部のマイクロバブル等の気泡や貫通孔２０内に塗布した有機絶縁膜２４とＡｌ膜１６やＣＶＤ酸化膜２２との間に存在するエア溜り等の気泡を除去している。気泡が有機絶縁膜２４中や有機絶縁膜２４とＡｌ膜１６やＣＶＤ酸化膜２２との間に存在すると、有機絶縁膜２４を形成後に行う熱処理等で気泡が破裂し、絶縁性を失う可能性があるが、本実施の形態では、真空状態で気泡を除去しているので、熱処理等で気泡が破裂し、絶縁性を失うことを防止または抑制できる。
（第２の実施の形態）
図８−５（Ｋ）を参照すれば、本発明の好ましい第２の実施の形態の半導体装置２は、半導体シリコン基板１０と、酸化シリコン膜１２と、ＴｉＮ膜１４と、Ａｌ膜１６と、貫通孔２０と、ＣＶＤ酸化膜２２と、有機絶縁膜２４と、シードメタル層２６と、Ｃｕめっき層３０と、ソルダーレジスト３２とを備えている。
酸化シリコン膜１２は、シリコン基板１０の主面１１上に設けられている。ＴｉＮ膜１４は、酸化シリコン膜１２上に設けられている。Ａｌ膜１６は、ＴｉＮ膜１４上に設けられている。
貫通孔２０は、シリコン基板１０の主面１１とは反対側の主面１３から主面１１までシリコン基板１０を貫通し、さらに酸化シリコン膜１２およびＴｉＮ膜１４を貫通し、底部にＡｌ膜１６を露出して設けられている。
ＣＶＤ酸化膜２２は、貫通孔２０の側面２１上、シリコン基板１０の主面１３上および貫通孔２０の底部に露出するＡｌ膜１６上に設けられている。
有機絶縁膜２４は、貫通孔２０の側面２１上のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部のＣＶＤ酸化膜２２上に設けられている。
シードメタル層２６は、貫通孔２０の側面２１上の有機絶縁膜２４上、貫通孔２０の底部の有機絶縁膜２４上、主面１３上の有機絶縁膜２４上、ならびに貫通孔２０の底部の有機絶縁膜２４の開孔２５およびＣＶＤ酸化膜２２の開孔２３に露出するＡｌ膜１６上に設けられている。
Ｃｕめっき層３０は、貫通孔２０の側面２１の有機絶縁膜２４上のシードメタル層２６上、貫通孔２０の底部の有機絶縁膜２４上のシードメタル層２４上および主面１３上の有機絶縁膜２４上のシードメタル層２６上ならびに貫通孔２０の底部の有機絶縁膜２４の開孔２５およびＣＶＤ酸化膜２２の開孔２３に設けられたシードメタル層２６上に設けられている。Ｃｕめっき層３０およびシードメタル層２６は、シリコン貫通電極を構成している。主面１３上のＣｕめっき層３０の膜厚は、貫通孔２０の側面２１や底部のＣｕめっき層３０の膜厚よりも大きい。
ソルダーレジスト３２は、シリコン基板１０の主面１３上の有機絶縁膜２４上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に設けられている。
なお、ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）は、シリコン基板１０の主面１１に形成され、酸化シリコン膜１２によって覆われている。Ａｌ膜１６は、半導体装置１を接続するデバイスパッド等として用いられる。
次に、図８−１〜８−５を参照して本発明の好ましい第２の実施の形態の半導体装置２の製造方法を説明する。
まず、ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）を、シリコン基板１０の主面１１に形成する。
図８―１（Ａ）を参照すれば、次に、シリコン基板１０の主面１１上に酸化シリコン膜１２を形成し、酸化シリコン膜１２上にＴｉＮ膜１４を形成し、ＴｉＮ膜１４上にＡｌ膜１６を形成する。なお、ＴｉＮ膜１４はＡｌのマイグレーションを防止するために設けている。
図８―１（Ｂ）を参照すれば、次に、シリコン基板１０の主面１１とは反対側の主面１３上にレジスト１８を形成し、レジスト１８に選択的に開孔１９を形成する。その後、レジスト１８をマスクとしてシリコン基板１０をエッチングして、シリコン基板１０の主面１３から主面１１までシリコン基板１０を貫通する貫通孔２０を形成する。
図８―１（Ｃ）を参照すれば、次に、さらに酸化シリコン膜１２およびＴｉＮ膜１４をエッチングして、貫通孔２０の底部にＡｌ膜１６を露出させる。
図８―２（Ｄ）を参照すれば、次に、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上に、ＣＶＤ酸化膜２２を形成する。
図８―２（Ｅ）を参照すれば、次に、貫通孔２０の側面２１上のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部のＣＶＤ酸化膜２２上に有機絶縁膜２４を形成する。
有機絶縁膜２４を形成するには、まず、シリコン基板１０の主面１１を下側にして、主面１３側から有機絶縁膜溶液を塗布して、有機絶縁膜２４を、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部のＣＶＤ酸化膜２２上に形成する。有機絶縁膜溶液の塗布はスピンコート等で行う。その後、有機絶縁膜溶液を塗布したシリコン基板１０を真空容器内に入れ、真空容器内を真空引きして、真空状態で、有機絶縁膜２４内部のマイクロバブル等の気泡や貫通孔２０内に塗布した有機絶縁膜２４とＣＶＤ酸化膜２２との間に存在するエア溜り等の気泡を除去する。
なお、有機絶縁膜２４内部のマイクロバブル等の気泡は、塗布前の有機絶縁膜溶液の状態で除去することも可能であるが、有機絶縁膜２４とＣＶＤ酸化膜２２との間に存在するエア溜り等の気泡は、有機絶縁膜溶液の塗布時に生じるので、有機絶縁膜溶液を塗布した後に除去する。
本実施の形態の有機絶縁膜２４は、感光性の有機絶縁膜を使用する。真空状態で気泡を除去した後は、有機絶縁膜２４のプリベークを行う。
図８―３（Ｆ）を参照すれば、次に、貫通孔２０の底部の有機絶縁膜２４に、ＣＶＤ酸化膜２２を露出する開孔２５を形成する。有機絶縁膜２４は、感光性の有機絶縁膜であるので、フォトマスクを使用して、有機絶縁膜２４を選択的に露光し、その後現像して、開孔２５を形成する。
図８―３（Ｇ）を参照すれば、次に、開孔２５を形成した有機絶縁膜２４をマスクにしてドライエッチングを行い、有機絶縁膜２４の開孔２５の直下のＣＶＤ酸化膜２２に開孔２３を形成する。
図８―４（Ｈ）を参照すれば、次に、スパッタ法により、貫通孔２０の側面２１上の有機絶縁膜２４上、貫通孔２０の底部の有機絶縁膜２４上、主面１３上の有機絶縁膜２４上、貫通孔２０の底部の有機絶縁膜２４の開孔２５の側壁上、ＣＶＤ酸化膜２２の開孔２３の側壁上ならびに有機絶縁膜２４の開孔２５およびＣＶＤ酸化膜２２の開孔２３に露出するＡｌ膜１６上にシードメタル層２６を形成する。シードメタル層２６は、最初にＴｉをスパッタし、その後、Ｃｕをスパッタして形成する。
図８―４（Ｉ）を参照すれば、次に、ドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する。開孔２９は、貫通孔２０を露出し、貫通孔２０周辺のシードメタル層２６を露出するように形成する。
図８―５（Ｊ）を参照すれば、次に、ドライフィルム２８をマスクとして、貫通孔２０内の側壁２１上のシードメタル層２６上、主面１３上であってドライフィルム２８の開孔２９内のシードメタル層２６上、貫通孔２０の底部の有機絶縁膜２４の開孔２５の側壁上、ＣＶＤ酸化膜２２の開孔２３の側壁上ならびに有機絶縁膜２４の開孔２５およびＣＶＤ酸化膜２２の開孔２３に露出するＡｌ膜１６上のシードメタル層２６上に、Ｃｕめっき層３０を形成する。Ｃｕめっき層３０はシードメタル層２６を利用した電解めっきで行う。電解めっきでは、主面１３上の方が貫通孔２０内よりも電流が流れやすいので、主面１３上のＣｕめっき層３０の膜厚は、貫通孔２０の側面２１や底部のＣｕめっき層３０の膜厚よりも大きい。
図８―５（Ｋ）を参照すれば、次に、ドライフィルム２８を除去し、その後、Ｃｕめっき層３０に覆われていないシードメタル層２６を除去する。その後、ソルダーレジスト３２を、シリコン基板１０の主面１３上の有機絶縁膜２４上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に形成する。
本発明の好ましい第２の実施の形態では、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上にＣＶＤ酸化膜２２を形成した（図８―２（Ｄ）参照）後に、ＣＶＤ酸化膜２２上に有機絶縁膜２４を形成し（図８―２（Ｅ）参照）、その後、有機絶縁膜２４にＣＶＤ酸化膜２２を露出する開孔２５を形成し（図８―３（Ｆ）参照）、その後、開孔２５を形成した有機絶縁膜２４をマスクにして有機絶縁膜２４の開孔２５の直下のＣＶＤ酸化膜２２に、Ａｌ膜１６を露出する開孔２３を形成する（図８―３（Ｇ）参照）。
このように、ＣＶＤ酸化膜２２と有機絶縁膜２４の２層構造となっているので、ＣＶＤ酸化膜２２の薄膜化が可能となる。ＣＶＤ酸化膜２２はコスト高なので、薄膜化することによりコストダウンが図れる。また、薄膜化できればその分、ＣＶＤ成膜装置の処理能力が向上する。
また、第１の実施の形態のように、Ａｌ膜１６を露出するのに、ＣＶＤ酸化膜２２をドライエッチングによるエッチバックを行わないので、エッチングダメージのないＣＶＤ酸化膜２２が形成でき、より信頼性の高い絶縁膜形成が可能となる。また、ＣＶＤ酸化膜２２をドライエッチングによるエッチバックを行わないので、第１の実施の形態のように、ドライエッチングによるエッチバックの際に貫通孔２０の底部の角部の下部のＡｌ膜１６に窪み１６１（図３参照）が生じるのを防止できる。
ＣＶＤ酸化膜２２は有機絶縁膜２４で覆われているので、パーティクル２２１がＣＶＤ酸化膜２２表面のシードメタル層２６を介してＣｕめっき層３０と接触したり、また、ＣＶＤ酸化膜２２から突出したパーティクル２２１が、シードメタル層２６を介してＣｕめっき層３０と接触したりするのを防止でき、その結果、パーティクル２２１を介してシリコン基板１０とＣｕめっき層３０との間でリークが発生するのを防止できる。
さらに、ＣＶＤ酸化膜２２の成膜温度が２００℃以下であって、成膜したＣＶＤ酸化膜２２は信頼性が十分でない場合にも、ＣＶＤ酸化膜２２は有機絶縁膜２４で覆われているので、有機絶縁膜２４によって十分な信頼性を得ることができる。
また、有機絶縁膜２４を形成する際には、有機絶縁膜溶液を塗布後、真空引きして、真空状態で、有機絶縁膜２４内部のマイクロバブル等の気泡や貫通孔２０内に塗布した有機絶縁膜２４とＡｌ膜１６やＣＶＤ酸化膜２２との間に存在するエア溜り等の気泡を除去している。気泡が有機絶縁膜２４中や有機絶縁膜２４とＡｌ膜１６やＣＶＤ酸化膜２２との間に存在すると、有機絶縁膜２４を形成後に行う熱処理等で気泡が破裂し、絶縁性を失う可能性があるが、本実施の形態では、真空状態で気泡を除去しているので、熱処理等で気泡が破裂し、絶縁性を失うことを防止または抑制できる。
なお、上記第１および第２の実施の形態では、有機絶縁膜２４内部の気泡や有機絶縁膜２４とＡｌ膜１６やＣＶＤ酸化膜２２との間に存在する気泡は、真空状態で除去したが、真空状態でさらに、超音波を用いて有機絶縁膜溶液を塗布したシリコン基板１０に振動を与えることによって、真空状態で気泡を除去する方法よりも、より有効に気泡を除去することができる。
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
１０ 半導体シリコン基板
１１ 主面
１２ 酸化シリコン膜
１３ 主面
１４ ＴｉＮ膜
１６ Ａｌ膜
２０ 貫通孔
２２ ＣＶＤ酸化膜
２４ 有機絶縁膜
２５ 開孔
２６ シードメタル層
２８ ドライフィルム
３０ Ｃｕめっき層
３２ ソルダーレジスト

Claims (10)

  1. 一主面と前記一主面とは反対側の他の主面と、前記他の主面側に設けられた導電層とを有する半導体基板に、前記半導体基板の前記一主面から前記他の主面まで前記半導体基板を貫通する貫通孔を形成する工程と、
    前記貫通孔の前記他の主面側の底部の少なくとも一部を被覆すると共に前記底部から前記貫通孔の側面を介して前記一主面まで延在する絶縁膜を形成する工程と、
    少なくとも前記貫通孔の側面の前記絶縁膜上および前記一主面上の前記絶縁膜上に有機部材を塗布する工程と、
    前記有機部材中の気泡および前記有機部材と前記絶縁膜との間の気泡を除去する工程と、
    前記貫通孔の前記底部の前記有機部材に開孔を形成する工程と、
    前記有機部材上を被覆すると共に前記開孔を介して前記導電層に接続された第２の導電層を形成する工程と、を備える半導体装置の製造方法。
  2. 前記気泡を除去する工程は、真空状態で気泡を除去する工程である請求項１記載の半導体装置の製造方法。
  3. 前記気泡を除去する工程は、真空状態で超音波を用いて気泡を除去する工程である請求項１記載の半導体装置の製造方法。
  4. 前記開孔が形成された前記有機部材をマスクとして前記絶縁膜に開孔を形成する工程をさらに備える請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記有機部材上に第２の導電層を形成する工程は、前記一主面に選択的に形成したドライフィルムをマスクとして前記有機部材上に前記第２の導電層を形成する工程である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第２の導電層を形成する工程では、前記貫通孔内での膜厚よりも、前記一主面における膜厚の方が厚い前記第２の導電層を形成する請求項５記載の半導体装置の製造方法。
  7. 前記絶縁膜に前記貫通孔の前記底部で前記導電層を露出する第２の開孔を形成する工程をさらに備え、
    前記貫通孔を形成する工程は、前記導電層を露出する前記貫通孔を形成する工程であり、
    前記絶縁膜を形成する工程は、前記貫通孔の前記他の主面側の底部に露出する前記導電層上から前記貫通孔の側面を介して前記一主面まで延在する前記絶縁膜を形成する工程であり、
    前記有機部材を塗布する工程は、前記貫通孔の前記底部に露出する前記導電層上、前記貫通孔の側面の前記絶縁膜上および前記一主面上の前記絶縁膜上に有機部材を塗布する工程であり、
    前記有機部材に開孔を形成する工程は、前記貫通孔の前記底部で前記導電層を露出する前記開孔を前記有機部材に形成する工程である請求項１〜３および５のいずれか一項に記載の半導体装置の製造方法。
  8. 前記絶縁膜に前記導電層を露出する第２の開孔を形成する工程をさらに備え、
    前記貫通孔を形成する工程は、前記導電層を露出する前記貫通孔を形成する工程であり、
    前記絶縁膜を形成する工程は、前記貫通孔の前記他の主面側の底部に露出する前記導電層上から前記貫通孔の側面を介して前記一主面まで延在する前記絶縁膜を形成する工程であり、
    前記有機部材に開孔を形成する工程は、前記絶縁膜を露出する前記開孔を前記有機部材に形成する工程であり、
    前記絶縁膜に前記導電層を露出する第２の開孔を形成する工程は、前記絶縁膜を露出する前記開孔が形成された前記有機部材をマスクにして、前記絶縁膜に前記導電層を露出する第２の開孔を形成する工程である請求項１〜３および５のいずれか一項に記載の半導体装置の製造方法。
  9. 前記有機部材は、前記貫通孔の側面の前記絶縁膜上を被覆する第１領域と、前記導電層上を被覆する第２領域と、前記第１領域と前記第２領域とに両端を接すると共に断面視における表面が曲面となる第３領域と、を備え、
    前記第３領域が前記導電層上の前記絶縁膜の端部を被覆する請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
  10. 一主面と、前記一主面とは反対側の他の主面と、前記他の主面側に設けられた第１の導電層と、前記一主面から前記他の主面まで貫通する貫通孔と、を有する半導体基板と、
    前記貫通孔の前記他の主面側の底部に前記第１の導電層を露出する第１の開孔を有すると共に前記底部から前記貫通孔の側面を介して前記一主面まで延在する絶縁膜と、
    前記貫通孔の側面の前記絶縁膜上を被覆する第１領域と、平面視で前記第１の開孔と重なる第２の開孔を有すると共に前記第１の導電層上を被覆する第２領域と、前記第１領域と前記第２領域とに両端を接すると共に断面視における表面が曲面となる第３領域と、を備え、前記第３領域が前記第１の導電層上の前記絶縁膜の端部を被覆する有機絶縁膜と、
    前記貫通孔の前記底部から前記貫通孔の側面に沿って前記一主面まで形成されると共に前記第１の開孔および前記第２の開孔を介して前記第１の導電層に接続された第２の導電層と、を備え、
    前記第２の導電層は、前記貫通孔内での膜厚よりも、前記一主面における膜厚の方が厚い半導体装置。
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* Cited by examiner, † Cited by third party
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JP2016122759A (ja) * 2014-12-25 2016-07-07 キヤノン株式会社 貫通配線を有する電子デバイスの作製方法
JP2016225471A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
JP6808460B2 (ja) 2016-11-29 2021-01-06 キヤノン株式会社 半導体装置及びその製造方法
JP7034105B2 (ja) * 2019-01-18 2022-03-11 三菱電機株式会社 電力用半導体装置の製造方法、電力用半導体装置および電力変換装置
JP2022108493A (ja) * 2021-01-13 2022-07-26 ソニーグループ株式会社 半導体装置、電子機器、及び半導体装置の製造方法

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JPS58112344A (ja) * 1981-12-25 1983-07-04 Nec Corp 基板塗布膜の熱処理方法
JP3970210B2 (ja) 2003-06-24 2007-09-05 三洋電機株式会社 半導体装置の製造方法
JP2005150354A (ja) * 2003-11-14 2005-06-09 Matsushita Electric Ind Co Ltd 半導体素子の製造方法
TWI313914B (en) 2005-01-31 2009-08-21 Sanyo Electric Co Semiconductor device and a method for manufacturing thereof
JP4694305B2 (ja) * 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
JP2007305960A (ja) 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
JP2008300718A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体装置および半導体装置の製造方法
FR2934037B1 (fr) * 2008-07-16 2014-09-05 Commissariat Energie Atomique Aide au chargement d'une chaudiere a combustible solide couplee a un systeme d'accumulation
CN102187277B (zh) 2008-10-20 2014-07-09 住友电木株式会社 喷涂用正型感光性树脂组合物及使用该组合物的贯通电极的制造方法
CN102148202B (zh) * 2010-02-09 2016-06-08 精材科技股份有限公司 晶片封装体及其形成方法
JP5385452B2 (ja) * 2010-03-09 2014-01-08 パナソニック株式会社 半導体装置の製造方法
JP6021441B2 (ja) * 2012-05-25 2016-11-09 ラピスセミコンダクタ株式会社 半導体装置

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