JP2005150354A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】半導体基板上に高段差メタル電極を有する半導体素子の電極保護膜形成工程において、電気特性を劣化させることなく、電極間のボイドを抑制し、平坦化により電極間の高アスペクト部でのドライエッチング残りを抑制することを可能にする。
【解決手段】半導体基板1上に、メタル電極2を形成した後、シラン系プラズマ絶縁膜3を堆積する。例えばシラン系プラズマSiNもしくはSiO,SiON,SiOFのいずれかを100nm堆積する。次に、O3TEOS膜4を堆積する。例えばメタル電極が500nm〜700nm程度の厚さで電極間が600nm程度ある場合、O3TEOS膜を300nm堆積する。このようにすることにより、電極間のボイドを抑制することが可能になる。
【選択図】図1
【解決手段】半導体基板1上に、メタル電極2を形成した後、シラン系プラズマ絶縁膜3を堆積する。例えばシラン系プラズマSiNもしくはSiO,SiON,SiOFのいずれかを100nm堆積する。次に、O3TEOS膜4を堆積する。例えばメタル電極が500nm〜700nm程度の厚さで電極間が600nm程度ある場合、O3TEOS膜を300nm堆積する。このようにすることにより、電極間のボイドを抑制することが可能になる。
【選択図】図1
Description
本発明は、高段差メタル電極を有する半導体素子の製造方法に関するものである。
従来の電極保護膜形成に関する技術について、図4を参照して説明する。
図4に示すように、従来では、半導体基板上1に高段差メタル電極2を有する半導体素子において、メタル電極の形成後に電極保護膜として、シラン系プラズマ絶縁膜3にて電極保護膜を形成する。
しかしながら、上記のように半導体基板1上にメタル電極2を形成した後、シラン系プラズマ絶縁膜3による電極保護膜を形成した場合、高段差メタル電極2間にボイド9が発生し、信頼性に影響を及ぼすという問題があった。
そこで、層間絶縁膜の平坦化を目的として、配線上に、薄いシリコン窒化膜をシアンを用いた化学気相成長法(LP−CVD法)またはプラズマCVD法にて形成し、有機シランとオゾンを反応させるAP−CVD法で堆積する方法が提案されている(例えば特許文献1参照)。また、より良好なリフロー形状の層間絶縁膜を得るために、それぞれO3濃度の異なるO3TEOS(Tetra Ethy Ortho Silicate)−BPSG(Boron Phospho Silicate Glass)膜の2層構造が提案されている(例えば特許文献2参照)
特開平5−041459公報
特開平10−116899公報
しかしながら、シラン系プラズマ絶縁膜による積層構造、例えばプラズマSiN膜とプラズマSiO膜との積層構造、もしくは厚膜化を図っても電極間におけるボイドの抑制には至らなかった。
メタル電極保護膜上に、抵抗素子を有する半導体素子においては、シラン系プラズマ絶縁膜による電極保護膜を形成した後、反応性スパッタリングにより、抵抗素子となるスパッタ膜を形成し、ドライエッチングにより、抵抗素子パターンを形成するため、シラン系プラズマ絶縁膜では、高段差メタル電極間にボイドもしくはスリットが発生するため、ボイド内にスパッタ膜が入り込み、後工程のドライエッチング工程において、スパッタ膜残りが発生し、電気特性および信頼性に影響を及ぼすという問題があった。
また、従来技術である層間絶縁膜にて使用されるLP−CVD法にて形成される薄いシリコン窒化膜とAP−CVD法にて形成されるO3TEOS膜で構成される層間絶縁膜をメタル電極保護膜に適用した場合、メタル電極間でのボイドは抑制されるものの、メタル電極保護膜上に抵抗素子となるスパッタ膜を形成するため、O3TEOS膜の表面荒れが原因となり、スパッタ膜のシート抵抗値が450Ω/cm2に対して、1000Ω/cm2程度に上昇し、電気特性を劣化させるという問題があった。
また、下層にシリコン窒化膜を堆積するため、SiOと比較して寄生容量が増大するという問題があった。
また、シリコン窒化膜をLP−CVD法に形成した場合、800℃の高温反応を必要とするため、半導体基板が化合物半導体の場合、エピタキシャル層の破壊または基板の割れが発生する問題があった。
また、それぞれO3濃度が異なるO3TEOS−BPSGの2層構造を電極保護膜として、適用した場合、電極間のボイドは抑制されるものの、酸化力の強いO3が半導体基板上に直接曝されるため、半導体基板上が積極的に酸化され、電極間リーク電流が増大するという問題があった。
また、半導体基板およびメタル電極との密着性の問題から、膜剥がれが発生するという問題があった。
また、O3TEOS−BPSG膜は吸水性が高いため、成膜直後に大気の水分を吸収し、膜表面にウォータードットが形成されるという問題があった。
本発明は、前記従来の問題を解消し、半導体基板上に高段差メタル電極を有する半導体素子の電極保護膜形成工程において、電気特性を劣化させることなく、電極間のボイドを抑制し、平坦化により電極間の高アスペクト部でのドライエッチング残りを抑制することが可能な半導体素子の製造方法を提供することを目的とする。
本発明の半導体素子の製造方法は、電極保護膜にシラン系プラズマ絶縁膜とそれぞれO3濃度が異なるO3TEOS膜との積層構造を用いることにより、膜密着性の向上および低温形成を可能とし、電気特性を劣化させることなく、電極間のボイドを抑制し、平坦化することを特徴とする。
また、電極保護膜上に抵抗素子を有する半導体素子においては、シラン系プラズマ絶縁膜とO3TEOS膜との積層構造において、O3TEOS膜における下層を高濃度O3、上層を低濃度O3にて形成することにより、電極保護膜上の表面荒れを抑制し、スパッタ膜の所望のシート抵抗値を得ることが可能であり、さらに、抵抗素子形成におけるドライエッチング工程において、高段差メタル電極間の高アスペクト部でのドライエッチング残りを抑制することが可能である。
また、高段差メタル電極の保護膜として、シラン系プラズマ絶縁膜と有機樹脂膜との積層構造にて、電極保護膜を形成することにより、高段差メタル電極間でのボイドを抑制することが可能である。
本発明の半導体素子の製造方法によれば、半導体基板上に高段差メタル電極を有する半導体素子の電極保護膜形成工程において、シラン系プラズマ絶縁膜とそれぞれO3濃度が異なるO3TEOS膜、または有機樹脂膜との積層構造にて、メタル電極保護膜を形成することにより、半導体基板とメタル電極との膜密着性の向上および低温形成を可能とし、電気特性を劣化させることなく、高段差メタル電極間のボイドを抑制し、平坦化により電極間の高アスペクト部でのドライエッチング残りを抑制することが可能になる。
以下、本発明の実施の形態における半導体素子の製造方法について図面を参照して説明する。
図1(a)〜(c)は本発明の実施形態1である半導体素子の製造方法の説明図であり、実施形態1では、図1(a)に示すように、半導体基板1上に、メタル電極2を形成した後、図1(b)に示すように、シラン系プラズマ絶縁膜3を堆積する。例えば、シラン系プラズマSiN、もしくはSiO,SiON,SiOFのいずれかを100nm堆積する。
次に、図1(c)に示すように、O3TEOS膜4を堆積する。例えば、メタル電極が500nm〜700nm程度の厚さで電極間が600nm程度ある場合、O3TEOS膜を300nm堆積することにより、電極間のボイドを抑制することが可能になる。
また、使用するO3TEOS膜は、NSG(Nitrogen Silicate Glass)膜に限定されることなくBPSG膜を使用しても、電気特性を劣化させることなく、ボイドを抑制することが可能である。O3TEOS−BPSG膜を堆積させる場合、膜吸水性を抑制させるため、最表面にBSG層を10nm以下で堆積し、積層構造にて形成する。
また、半導体基板が化合物半導体の場合、シラン系プラズマSiNとO3TEOS膜との積層構造にて、電極保護膜を形成することにより、酸化力の高いO3を化合物半導体基板上に直接曝すことなく、電極保護膜を形成することが可能となる。さらに半導体基板およびメタル電極との密着性の向上を図ることも可能である。また、電極間のボイドを抑制し、かつ界面リーク電流を低減することが可能である。
また、シラン系プラズマ絶縁膜とO3TEOS膜を形成するため、化合物半導体におけるエピタキシャル層を破壊することなくメタル電極保護膜を350℃程度の低温にて堆積させることが可能である。
図2(a)〜(c)および図3(a)〜(c)は本発明の実施形態2であるメタル電極保護膜上に抵抗素子を有する半導体素子の製造方法の説明図である。
実施形態2では、図2(a)に示すように、シラン系プラズマ絶縁膜3が形成された半導体基板上1に、高段差メタル電極2を形成した後、次いで、図2(b)に示すように、シラン系プラズマ絶縁膜3を堆積する。例えばプラズマSiN、もしくはSiO,SiON,SiOFのいずれかを100nm堆積させる。
次に、図2(c)に示すように、高濃度O3TEOS膜4を堆積し、次いで低濃度O3TEOS膜5を堆積する。例えばメタル電極の厚さが1μm程度の厚さで、メタル電極間が500nm程度ある場合、すなわち、アスペクト比が2以上の場合、高濃度O3TEOS膜4を500nm堆積することにより、メタル電極間のボイドを抑制することが可能である。抵抗素子形成工程におけるドライエッチングのプロセスマージンを考慮すると、高濃度O3TEOS膜4の膜厚は700nmが最適である。
次に、図3(a)に示すように、電極保護膜上に抵抗素子を形成するため、反応性スパッタリングにて、WSiN,TaNなどのスパッタ膜6を形成する。次いで、図3(b)に示すように、抵抗素子パターンとなるマスクをレジスト膜7により形成し、図3(c)に示すように、ドライエッチングにより、抵抗素子パタ−ン8を形成する。電極保護膜におけるシラン系プラズマ絶縁膜3上の高濃度O3TEOS膜4と低濃度O3TEOS膜5の積層構造の構成において、高濃度O3TEOS膜4を、例えば120g/m3〜200g/m3の範囲で最適濃度は140g/m3とし、また上層の低濃度O3TEOS膜5を、例えば5g/m3〜30g/m3の範囲で最適は10g/m3とすることにより、スパッタ膜6のシート抵抗値の変動を抑制することが可能である。
本発明の実施形態3について、図1(a)〜(c)を参照して説明する。図1(a)に示すように、半導体基板上1に、高段差メタル電極2を形成した後、図1(b)に示すように、シラン系プラズマ絶縁膜3を堆積する。例えば、シラン系プラズマSiN、もしくはSiO,SiON,SiOFのいずれかを100nm堆積する。次に、図1(c)に示すように、有機樹脂膜4をスピンコートにて塗布堆積する。例えば、有機樹脂膜4として、ポリイミド膜、ビスベンゾシクロブテン(BCB)膜を用いる。有機樹脂膜4を半導体基板1上に、塗布堆積後、350℃以下の熱処理温度で硬化させる。
このようにしたことにより、半導体基板1が化合物半導体の場合でもエピタキシャル層を破壊することなく、低温にて電極保護膜を形成することが可能である。また、スピンコートにて塗布直後に、減圧された真空チャンバーにて、脱泡する工程を追加することによって、より完全に電極間のボイドを抑制することが可能である。
本発明は、高段差メタル電極を有する半導体素子の製造方法に適用され、特に高段差メタル電極形成後の電極保護膜の製造方法として有効である。
1 半導体基板
2 高段差メタル電極
3 シラン系プラズマ絶縁膜
4 高濃度O3TEOS膜(有機樹脂膜)
5 低濃度O3TEOS膜
6 抵抗素子用反応性スパッタ膜
7 レジスト膜
8 抵抗素子パターン
2 高段差メタル電極
3 シラン系プラズマ絶縁膜
4 高濃度O3TEOS膜(有機樹脂膜)
5 低濃度O3TEOS膜
6 抵抗素子用反応性スパッタ膜
7 レジスト膜
8 抵抗素子パターン
Claims (8)
- 半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜と、それぞれO3濃度が異なるO3TEOS膜との積層構造にてメタル電極保護膜を形成することを特徴とする半導体素子の製造方法。
- 半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜と、下層のO3濃度が高濃度でかつ上層のO3濃度が低濃度のO3TEOS膜とからなる3層構造にて電極保護膜を形成することを特徴とする半導体素子の製造方法。
- 前記電極保護膜におけるO3TEOS膜がNSG膜であることを特徴とする請求項1または2記載の半導体素子の製造方法。
- 半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜とO3TEOS−BPSG膜と、薄膜のO3TEOS−BSG膜との積層構造にてメタル電極保護膜を形成することを特徴とする半導体素子の製造方法。
- 半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜と有機樹脂膜との積層構造にて電極保護膜を形成することを特徴とする半導体素子の製造方法。
- 前記シラン系プラズマ絶縁膜が、SiN,SiO,SiON,SiOFのいずれかであることを特徴とする請求項1,2,4または5記載の半導体素子の製造方法。
- 前記有機樹脂膜が、ポリイミド膜,BCB膜のいずれかであることを特徴とする請求項5記載の半導体素子の製造方法。
- 前記半導体基板が化合物半導体であることを特徴する請求項1,2,4または5記載の半導体素子の製造方法。
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JP2013222717A (ja) * | 2012-04-12 | 2013-10-28 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
JP2015088618A (ja) * | 2013-10-30 | 2015-05-07 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
-
2003
- 2003-11-14 JP JP2003385100A patent/JP2005150354A/ja active Pending
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