JP2022108493A - 半導体装置、電子機器、及び半導体装置の製造方法 - Google Patents

半導体装置、電子機器、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】所望の形状をした貫通電極を構成可能な半導体装置、電子機器、及び半導体装置の製造方法を提供する。【解決手段】半導体装置は、シリコンで構成された第１基板と、前記第１基板に形成される孔形状部の少なくとも一部の面に形成される第１膜と、前記第１膜を介して前記孔形状部の側面の少なくとも一部を覆う感光性の第２膜と、を備える。【選択図】図７

Description

本開示は、半導体装置、電子機器、及び半導体装置の製造方法に関する。
半導体装置をチップサイズまで小型化したウェーハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が知られている。固体撮像装置のウェーハレベルＣＳＰとしては、カラーフィルタやオンチップレンズが形成された表面型固体撮像装置を、キャビティ構造でガラスを貼り合せ、シリコン基板側から貫通孔および接続導体を形成し、貫通電極が構成される。
再配線に接続される接続導体は、貫通孔内に形成される絶縁膜を介して形成される。この絶縁膜は、例えばリソグラフィ技術の露光現像を用いてパターニングされる。
特開２０１８－２００９４４号公報
ところが、露光の際の散乱光などにより、設計した絶縁膜形状が得られない恐れがある。また、絶縁膜の厚みが増すにしたがい、貫通孔が形成されたシリコン基板と絶縁膜との接続性が低下する恐れがある。
そこで、本開示では、所望の形状をした貫通電極を構成可能な半導体装置、電子機器、及び半導体装置の製造方法を提供するものである。
上記の課題を解決するために、本開示によれば、シリコンで構成された第１基板と、
前記第１基板に形成される孔形状部の少なくとも一部の面に形成される第１膜と、
前記第１膜を介して前記孔形状部の側面の少なくとも一部を覆う感光性の第２膜と、
を備える、半導体装置が提供される。
前記第１膜は、前記第２膜を感光する波長の光を吸収してもよい。
前記第１膜は、形成される位置に応じて厚みが異なってもよい。
前記第１膜は、前記厚みに応じて前記光の吸収特性又は反射特性が異なってもよい。
前記前記第１膜は、前記第１基板と前記第２膜とに対して所定値以上の吸着力を有してもよい。
前記第１膜は、窒化シリコン（ＳｉＮ）、オキシ窒化ケイ素（ＳｉＯｘＮｙ）、及び窒化チタン（ＴｉＮ）の少なくともいずれかを含む物質であってもよい。
前記第２膜は、絶縁膜であってもよい。
前記第２膜は、ポリイミド、シリコーン、アクリル、エポキシ、及びスピンオンカーボン（ＳＯＣ）の少なくともいずれかを含む物質であってもよい。
前記第１基板に接続される多層配線層を更に備え、
前記孔形状部は、前記第１基板の一方の面から多層配線層に貫通する貫通孔であってもよい。
前記貫通孔が貫通する多層配線層と、前記第２膜が形成された前記貫通孔とを、覆う第１接続導体と、
前記第１基板の前記一方の面側に形成され、外部基板と電気的に接続するための電極と、
前記接続導体と前記電極とを接続する第２接続導体と、
を更に備えてもよい。
前記第１膜は、前記第１基板の前記一方の面、前記貫通孔の側壁面、前記多層配線層の前記第１基板側の面の少なくとも一部に形成されてもよい。
前記第１膜は、前記貫通孔の側壁面のみに形成されてもよい。
前記第１膜は、前記貫通孔の底部のみに形成されてもよい。
前記第２膜は、前記第１基板の前記一方の面、前記貫通孔の側壁面に形成されてもよい。
前記多層配線層には、ロジック回路、メモリ回路、制御回路、及びインターポーザの少なくともいずれかが構成されてもよい。
光電変換を行う画素部が２次元配列された画素領域が形成された第２半導体基板を更に備え、
前記ロジック回路は、前記画素部から出力された画素信号を処理してもよい。
上記の課題を解決するために、本開示によれば、シリコンで構成された第１基板と、
前記第１基板に形成される孔形状部の少なくとも一部の面に形成される第１膜と、
前記第１膜を介して前記孔形状部の側面の少なくとも一部を覆う感光性の第２膜と、
を備える、電子機器が提供される。
上記の課題を解決するために、本開示によれば、シリコンで構成された第１基板に第１孔形状部を形成する工程と、
前記第１孔形状部に第１膜を形成する工程と、
前記第１膜が形成された前記第１孔形状部に感光性の材料を堆積する工程と、
前記感光性の材料の所定領域を感光する工程と、
前記感光した前記感光性の材料をパターニングする工程と、
前記第１孔形状部の底部をエッチングする工程と、
を備える、半導体装置の製造方法が提供される。
本開示に係る固体撮像装置の外観概略図である。 固体撮像装置の基板構成を説明する図である。 積層基板の回路構成例を示す図である。 画素の等価回路を示す図である。 固体撮像装置の詳細構造を示す断面図である。 積層基板の変形例を示す図。 下側基板に形成される貫通電極の構成例を示す図。 図７の貫通電極を示す図。 貫通電極の製造工程例を示す図。 図９の（ｃ）処理における比較例を示す図。 第１膜を積層しない状態での光強度の分布シミュレーション結果を示す図。 窒化シリコン膜（ＳｉｘＮｙ膜）を積層した場合のシミュレーション結果を示す図。 窒化シリコン膜がある場合と、ない場合のシミュレーション結果を示す図。 貫通電極において第１膜の膜厚を位置に応じて変更した例を示す図。 第２実施形態に係る貫通電極を示す図。 図１５で示す貫通電極の製造工程例を示す図。 第３実施形態に係る貫通電極を示す図。 図１７で示す貫通電極の製造工程例を示す図。 第４実施形態に係る貫通電極を示す図。 図１９で示す貫通電極の製造工程例を示す図。 第２膜にポジ型を用いた際のリソグラフィの例を示す図。 第１膜を積層し、第２膜にポジ型が用いられた際のリソグラフィの例を示す図。 電子機器に搭載される撮像装置の構成例を示すブロック図。 上述のイメージセンサ（固体撮像素装置）を使用する使用例を示す図。
（第１実施形態）
以下では、少なくとも画素領域２１が形成される上側基板１２を、画素センサ基板１２と称し、少なくともロジック回路２３が形成される下側基板１１を、ロジック基板１１と称して説明を行う。
＜固体撮像装置の実施の形態＞
＜外観概略図＞
図１は、本開示に係る半導体装置としての固体撮像装置の外観概略図を示している。
図１に示される固体撮像装置１は、下側基板１１と上側基板１２とが積層されて構成されている積層基板１３がパッケージ化された半導体パッケージである。
下側基板１１には、不図示の外部基板と電気的に接続するための裏面電極であるはんだボール１４が、複数、形成されている。
上側基板１２の上面には、Ｒ（赤）、Ｇ（緑）、またはＢ（青）のカラーフィルタ１５とオンチップレンズ１６が形成されている。また、上側基板１２は、オンチップレンズ１６を保護するためのガラス保護基板１８と、ガラスシール樹脂１７を介してキャビティレス構造で接続されている。
例えば、上側基板１２には、図２Ａに示されるように、光電変換を行う画素部が２次元配列された画素領域２１と、画素部の制御を行う制御回路２２が形成されており、下側基板１１には、画素部から出力された画素信号を処理する信号処理回路などのロジック回路２３が形成されている。
あるいはまた、図２Ｂに示されるように、上側基板１２には、画素領域２１のみが形成され、下側基板１１に、制御回路２２とロジック回路２３が形成される構成でもよい。
以上のように、ロジック回路２３または制御回路２２及びロジック回路２３の両方を、画素領域２１の上側基板１２とは別の下側基板１１に形成して積層させることで、１枚の半導体基板に、画素領域２１、制御回路２２、およびロジック回路２３を平面方向に配置した場合と比較して、固体撮像装置１としてのサイズを小型化することができる。
以下では、少なくとも画素領域２１が形成される上側基板１２を、画素センサ基板１２と称し、少なくともロジック回路２３が形成される下側基板１１を、ロジック基板１１と称して説明を行う。
＜積層基板の構成例＞
図３は、積層基板１３の回路構成例を示している。
積層基板１３は、画素３２が２次元アレイ状に配列された画素アレイ部３３と、垂直駆動回路３４、カラム信号処理回路３５、水平駆動回路３６、出力回路３７、制御回路３８、入出力端子３９などを含む。
画素３２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。画素３２の回路構成例については、図４を参照して後述する。
また、画素３２は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフージョン（浮遊拡散領域）と、共有される１つずつの他の画素トランジスタとから構成さ
れる。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
制御回路３８は、入力クロックと、動作モードなどを指令するデータを受け取り、また積層基板１３の内部情報などのデータを出力する。すなわち、制御回路３８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路３４、カラム信号処理回路３５及び水平駆動回路３６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路３８は、生成したクロック信号や制御信号を、垂直駆動回路３４、カラム信号処理回路３５及び水平駆動回路３６等に出力する。
垂直駆動回路３４は、例えばシフトレジスタによって構成され、所定の画素駆動配線４０を選択し、選択された画素駆動配線４０に画素３２を駆動するためのパルスを供給し、行単位で画素３２を駆動する。すなわち、垂直駆動回路３４は、画素アレイ部３３の各画素３２を行単位で順次垂直方向に選択走査し、各画素３２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線４１を通してカラム信号処理回路３５に供給する。
カラム信号処理回路３５は、画素３２の列ごとに配置されており、１行分の画素３２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路３５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）およびＡＤ変換等の信号処理を行う。
水平駆動回路３６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路３５の各々を順番に選択し、カラム信号処理回路３５の各々から画素信号を水平信号線４２に出力させる。
出力回路３７は、カラム信号処理回路３５の各々から水平信号線４２を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路３７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子３９は、外部と信号のやりとりをする。
以上のように構成される積層基板１３は、ＣＤＳ処理とＡＤ変換処理を行うカラム信号処理回路３５が画素列ごとに配置されたカラムＡＤ方式と呼ばれるＣＭＯＳイメージセンサである。
＜画素の回路構成例＞
図４は、画素３２の等価回路を示している。
図４に示される画素３２は、電子式のグローバルシャッタ機能を実現する構成を示している。
画素３２は、光電変換素子としてのフォトダイオード５１、第１転送トランジスタ５２、メモリ部（ＭＥＭ）５３、第２転送トランジスタ５４、ＦＤ（フローティング拡散領域）５５、リセットトランジスタ５６、増幅トランジスタ５７、選択トランジスタ５８、及び排出トランジスタ５９を有する。
フォトダイオード５１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換部である。フォトダイオード５１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ５２を介してメモリ部５３に接続されている。また、フォトダイオード５１のカソード端子は、不要な電荷を排出するための排出トランジスタ５９とも接続されている。
第１転送トランジスタ５２は、転送信号ＴＲＸによりオンされたとき、フォトダイオード５１で生成された電荷を読み出し、メモリ部５３に転送する。メモリ部５３は、ＦＤ５５に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。
第２転送トランジスタ５４は、転送信号ＴＲＧによりオンされたとき、メモリ部５３に保持されている電荷を読み出し、ＦＤ５５に転送する。
ＦＤ５５は、メモリ部５３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ５６は、リセット信号ＲＳＴによりオンされたとき、ＦＤ５５に蓄積されている電荷が定電圧源ＶＤＤに排出されることで、ＦＤ５５の電位をリセットする。
増幅トランジスタ５７は、ＦＤ５５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ５７は定電流源としての負荷ＭＯＳ６０とソースフォロワ回路を構成し、ＦＤ５５に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５（図３）に出力される。負荷ＭＯＳ６０は、例えば、カラム信号処理回路３５内に配置されている。
選択トランジスタ５８は、選択信号ＳＥＬにより画素３２が選択されたときオンされ、画素３２の画素信号を、垂直信号線４１を介してカラム信号処理回路３５に出力する。
排出トランジスタ５９は、排出信号ＯＦＧによりオンされたとき、フォトダイオード５１に蓄積されている不要電荷を定電圧源ＶＤＤに排出する。
転送信号ＴＲＸ及びＴＲＧ、リセット信号ＲＳＴ、排出信号ＯＦＧ、並びに選択信号ＳＥＬは、画素駆動配線４０を介して垂直駆動回路３４から供給される。
画素３２の動作について簡単に説明する。
まず、露光開始前に、Ｈｉｇｈレベルの排出信号ＯＦＧが排出トランジスタ５９に供給されることにより排出トランジスタ５９がオンされ、フォトダイオード５１に蓄積されている電荷が定電圧源ＶＤＤに排出され、全画素のフォトダイオード５１がリセットされる。
フォトダイオード５１のリセット後、排出トランジスタ５９が、Ｌｏｗレベルの排出信号ＯＦＧによりオフされると、画素アレイ部３３の全画素で露光が開始される。
予め定められた所定の露光時間が経過すると、画素アレイ部３３の全画素において、転送信号ＴＲＸにより第１転送トランジスタ５２がオンされ、フォトダイオード５１に蓄積されていた電荷が、メモリ部５３に転送される。
第１転送トランジスタ５２がオフされた後、各画素３２のメモリ部５３に保持されている電荷が、行単位に、順次、カラム信号処理回路３５に読み出される。読み出し動作は、読出し行の画素３２の第２転送トランジスタ５４が転送信号ＴＲＧによりオンされ、メモリ部５３に保持されている電荷が、ＦＤ５５に転送される。そして、選択トランジスタ５８が選択信号ＳＥＬによりオンされることで、ＦＤ５５に蓄積されている電荷に応じたレベルを示す信号が、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５に出力される。
以上のように、図４の画素回路を有する画素３２は、露光時間を画素アレイ部３３の全
画素で同一に設定し、露光終了後はメモリ部５３に電荷を一時的に保持しておいて、メモリ部５３から行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
なお、画素３２の回路構成としては、図４に示した構成に限定されるものではなく、例えば、メモリ部５３を持たず、いわゆるローリングシャッタ方式による動作を行う回路構成を採用することもできる。
＜固体撮像装置の基本構造例＞
次に、図５を参照して、積層基板１３の詳細構造について説明する。図５は、固体撮像装置１の一部分を拡大して示した断面図である。
ロジック基板１１には、例えばシリコン（Ｓｉ）で構成された半導体基板８１（以下、シリコン基板８１という。）の上側（画素センサ基板１２側）に、多層配線層８２が形成されている。この多層配線層８２により、図２の制御回路２２やロジック回路２３が構成されている。なお、多層配線層８２により、図２の制御回路２２やロジック回路２３が構成されているがこれに限定されない。例えば、多層配線層８２にメモリ回路、インターポーザが構成されてもよい。或いは、メモリ回路と制御回路２２及びロジック回路２３が混成されて構成されてもよい。また、制御回路２２やロジック回路２３上或いは下に、メモリ回路が積層されていてもよい。また、多層配線層８２は、ＡＤＣおよびＤＡＣ回路を有してもよい。或いは、データ変換器チップなどの集積回路を有してもよい。なお、本実施形態に係るシリコン基板８１が第１基板に対応する。
多層配線層８２は、画素センサ基板１２に最も近い最上層の配線層８３ａ、中間の配線層８３ｂ、及び、シリコン基板８１に最も近い最下層の配線層８３ｃなどからなる複数の配線層８３と、各配線層８３の間に形成された層間絶縁膜８４とで構成される。
複数の配線層８３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などを用いて形成され、層間絶縁膜８４は、例えば、シリコン酸化膜、窒化シリコン膜などで形成される。複数の配線層８３及び層間絶縁膜８４のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。
シリコン基板８１の所定の位置には、シリコン基板８１を貫通するシリコン貫通孔８５が形成されており、シリコン貫通孔８５の内壁に、絶縁膜８６を介して接続導体８７が埋め込まれることにより、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）８８が形成されている。なお、以下の記載では、シリコン貫通電極８８を単に貫通電極８８と称する場合がある。
絶縁膜８６は、第１膜と第２膜とを有する。第２膜は、第１膜を介してシリコン貫通孔８５の内壁に、形成される。第１膜は、例えば、窒化シリコン（ＳｉＮ）膜、オキシ窒化ケイ素（ＳｉＯｘＮｙ）膜、窒化チタン（ＴｉＮ）膜などで形成することができる。また、第２膜は、例えば、二酸化ケイ素（ＳｉＯ２）膜や窒化シリコン（ＳｉＮ）膜などで形成することができる。なお、絶縁膜８６の詳細は、後述する。
図５に示すように、シリコン貫通孔８５の形状としては、図５に示すように、テーパー形状とすることが可能である。例えば、露光処理における露光の照射方向に向かって、縮径するようなテーパー形状でもよい。すなわち、シリコン基板８１の多層配線層８２と反対側の面側の開口径が大きく、多層配線層８２側の開口径が小さくなるように、シリコン貫通孔８５のテーパー形状を構成することが可能である。または、後述する矩形形状とすることができる。
なお、図５に示されるシリコン貫通電極８８では、内壁面に沿って絶縁膜８６と接続導体８７が成膜され、シリコン貫通孔８５内部が空洞となっているが、内径によってはシリコン貫通孔８５内部全体が接続導体８７で埋め込まれることもある。換言すれば、貫通孔の内部が導体で埋め込まれていても、一部が空洞となっていてもどちらでもよい。このことは、後述するチップ貫通電極（ＴＣＶ：Ｔｈｒｏｕｇｈ Ｃｈｉｐ Ｖｉａ）１０５などについても同様である。
シリコン貫通電極８８の接続導体８７は、シリコン基板８１の下面側に形成された再配線９０と接続されており、再配線９０は、はんだボール１４と接続されている。接続導体８７及び再配線９０は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、チタンタングステン合金（ＴｉＷ）、ポリシリコンなどで形成することができる。なお、本実施形態に係る接続導体８７が第１接続導体に対応し、再配線９０が第２接続導体に対応する。
また、シリコン基板８１の下面側には、はんだボール１４が形成されている領域を除いて、再配線９０と絶縁膜８６を覆うように、ソルダマスク（ソルダレジスト）９１が形成されている。
一方、画素センサ基板１２には、シリコン（Ｓｉ）で構成された半導体基板１０１（以下、シリコン基板１０１という。）の下側（ロジック基板１１側）に、多層配線層１０２が形成されている。この多層配線層１０２により、図２の画素領域２１の画素回路が構成されている。
多層配線層１０２は、シリコン基板１０１に最も近い最上層の配線層１０３ａ、中間の配線層１０３ｂ、及び、ロジック基板１１に最も近い最下層の配線層１０３ｃなどからなる複数の配線層１０３と、各配線層１０３の間に形成された層間絶縁膜１０４とで構成される。
複数の配線層１０３及び層間絶縁膜１０４として使用される材料は、上述した配線層８３及び層間絶縁膜８４の材料と同種のものを採用することができる。また、複数の配線層１０３や層間絶縁膜１０４が、１または２つ以上の材料を使い分けて形成されてもよい点も、上述した配線層８３及び層間絶縁膜８４と同様である。
なお、図５の例では、画素センサ基板１２の多層配線層１０２は３層の配線層１０３で構成され、ロジック基板１１の多層配線層８２は４層の配線層８３で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。
シリコン基板１０１内には、ＰＮ接合により形成されたフォトダイオード５１が、画素３２ごとに形成されている。
また、図示は省略されているが、多層配線層１０２とシリコン基板１０１には、第１転送トランジスタ５２、第２転送トランジスタ５４などの複数の画素トランジスタや、メモリ部（ＭＥＭ）５３なども形成されている。
カラーフィルタ１５とオンチップレンズ１６が形成されていないシリコン基板１０１の所定の位置には、画素センサ基板１２の配線層１０３ａと接続されているシリコン貫通電極１０９と、ロジック基板１１の配線層８３ａと接続されているチップ貫通電極１０５が、形成されている。
チップ貫通電極１０５とシリコン貫通電極１０９は、シリコン基板１０１上面に形成された接続用配線１０６で接続されている。また、シリコン貫通電極１０９及びチップ貫通電極１０５のそれぞれとシリコン基板１０１との間には、絶縁膜１０７が形成されている。さらに、シリコン基板１０１の上面には、絶縁膜（平坦化膜）１０８を介して、カラーフィルタ１５やオンチップレンズ１６が形成されている。
以上のように、図１に示される固体撮像装置１の積層基板１３は、ロジック基板１１の多層配線層８２側と、画素センサ基板１２の多層配線層１０２側とを貼り合わせた積層構造となっている。図５では、ロジック基板１１の多層配線層８２と、画素センサ基板１２の多層配線層１０２との貼り合わせ面を、破線で示す。
また、固体撮像装置１の積層基板１３では、画素センサ基板１２の配線層１０３とロジック基板１１の配線層８３が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極により接続され、ロジック基板１１の配線層８３とはんだボール（裏面電極）１４が、シリコン貫通電極８８と再配線９０により接続されている。これにより、固体撮像装置１の平面積を、極限まで小さくすることができる。
さらに、積層基板１３とガラス保護基板１８との間を、キャビティレス構造にして、ガラスシール樹脂１７により貼り合わせることにより、高さ方向についても低くすることができる。
したがって、図１に示される固体撮像装置１によれば、より小型化した半導体装置（半導体パッケージ）を実現することができる。
図６は、固体撮像装置１の積層基板１３の変形例を示す図である。図６では、ロジック基板１１と画素センサ基板１２の接続方法が、図５の基本構造と異なる。
即ち、図５の基本構造では、ロジック基板１１と画素センサ基板１２が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極を用いて接続されていたのに対して、第９の変形例では、ロジック基板１１の多層配線層８２内の最上層の配線層８３ａと、画素センサ基板１２の多層配線層１０２内の最下層の配線層１０３ｃの金属結合（Ｃｕ－Ｃｕ接合）により接続されている。
図６では、固体撮像装置１下側のはんだボール１４との接続方法は、図５の基本構造と同様である。すなわち、シリコン貫通電極８８がロジック基板１１の最下層の配線層８３ｃと接続されることにより、はんだボール１４と積層基板１３内の配線層８３及び配線層１０３とが接続されている。
一方、図６では、シリコン基板８１の下面側に、はんだボール１４が接続される再配線９０と同一層に、電気的にはどこにも接続されていないダミー配線２１１が、再配線９０と同一の配線材料で形成されている点が、図５の基本構造と異なる。
このダミー配線２１１は、ロジック基板１１側の最上層の配線層８３ａと、画素センサ基板１２側の最下層の配線層１０３ｃの金属結合（Ｃｕ－Ｃｕ接合）時の凹凸の影響を低減するためのものである。すなわち、Ｃｕ－Ｃｕ接合を行う際に、シリコン基板８１の下面の一部の領域のみに再配線９０が形成されていると、再配線９０の有無による厚みの差で凹凸が発生する。従って、ダミー配線２１１を設けることで、凹凸の影響を低減することができる。
図７は、下側基板１１に形成される貫通電極８８の構成例を示す図である。図７に示すように、下側基板１１側を上側に記し、上側基板１２の記載を省略している。図５及び図６に係る固体撮像装置１の下側基板１１に形成されるシリコン貫通孔８５の形状をテーパー形状としていたが、図７に示す固体撮像装置１の下側基板１１に形成されるシリコン貫通孔８５の形状を矩形状に形成した点で、図５及び図６に係る固体撮像装置１と相違する。配線には半導体素子８３ａが接続される。シリコン貫通孔８５の開口部は、例えば円形である。
絶縁膜８６は、第１膜８６０と第２膜８６２とを有する。第１膜８６０の厚さは、形成される位置により異ならせてもよい。例えば、平面上の第１膜８６０の厚さは、垂直面上の第１膜８６０の厚さより、より厚く構成してもよい。第１膜８６０の厚さ及び材質により、第１膜８６０の光の吸収特性又は反射特性を調整できる。
図８は、図７の貫通電極８８を示す図である。図８に示すように、孔形状部であるシリコン貫通孔８５は、シリコン基板８１の一方の面から多層配線層８２に貫通する。シリコン基板８１に形成されるシリコン貫通孔８５の内面には、第１膜８６０が、例えば化学蒸着法（ＣＶＤ）により形成される。この第１膜８６０は、絶縁膜であり、例えば窒化シリコン（ＳｉＮ）、オキシ窒化ケイ素（ＳｉＯｘＮｙ）、窒化チタン（ＴｉＮ）などの材料により構成される。
第２膜８６２は、第１膜８６０を介して孔形状部の側面を覆う膜である。第２膜８６２は、感光性の絶縁膜である。第２膜８６２は、例えば絶縁樹脂膜であり、ポリイミド、シリコーン、アクリル、エポキシ、及びスピンオンカーボン（ＳＯＣ：ｓｐｉｎ ｏｎ ｃａｒｂｏｎ）の少なくともいずれかの材料により構成してもよい。例えばポリイミドの成膜はスピンコートにより行われる。また、図８に示すように、第２膜８６２は、第１膜８６０を介してシリコン基板８１のボール（裏面電極）１４が形成される面にも形成される。
第１膜８６０は、シリコン基板８１のシリコン（Ｓｉ）層と第２膜８６２との密着性を高めることが可能である。これにより、シリコン基板８１から第２膜８６２が、剥離することを抑制可能となる。換言すると、シリコン基板８１のシリコン（Ｓｉ）層と第２膜８６２との密着性を高めることが可能な材料を第１膜８６０に用いることが可能である。
また、第１膜８６０は、シリコン基板８１のシリコン（Ｓｉ）層と第２膜８６２との間の反射を防止することが可能である。例えば、後述するように、第２膜８６２を感光する３００～４５０ナノメートルの波長光を吸収する。
図９は、図８で示す貫通電極８８の製造工程例を示す図である。先ず、（ａ）図に示すように、例えばエッチングによりシリコン基板８１に、シリコン貫通孔８５が形成される。シリコン貫通孔８５は、シリコン基板８１を貫通し、多層配線層８２まで到達する。
次に、（ｂ）図に示すように、シリコン貫通孔８５に第１膜８６０（ＡＲＬ：反射防止膜）を積層する。次に、（ｃ）図に示すように、塗布技術を用いて、感光性絶縁樹脂材料８６２ａを半導体基板表面上に所望の膜厚を確保しつつ、貫通孔内に埋め込む。塗布法にはスピンコート法、ラミネート法などを用いることが可能である。例えば、真空ラミネーターでは、所定真空度の真空チャンバー内において、所定の圧力の貼り付けロールを用いて、所定の温度のテーブル上で、ラミネートを実施することが可能である。なお、感光性絶縁樹脂材料８６２ａを用いることにより、より短時間で感光性絶縁樹脂材料８６２ａの厚膜化を実現することができる。
続けて、感光性絶縁樹脂材料８６２ａに露光処理を行う。感光性絶縁樹脂材料８６２ａ上の所定の領域にマスク８７０を配置する。マスク８７０を通して、感光性絶縁樹脂材料８６２ａに対して、露光処理を行う。このときの波長は、例えば３００～４５０ナノメートルの波長光を用いることが可能である。例えば、波長３６５ナノメートルのＩ線、波長４０５ナノメートルのｈ線、波長４３６ナノメートルのｇ線を用いることが可能である。このように、本実施形態においては、感光性絶縁樹脂材料８６２ａを、ネガ型の感光性樹脂組成物で構成することができる。
次に、（ｄ）図に示すように、リソグラフィ技術の露光現像を用いてパターニングする。この場合、マスク形成領域（露光照射されない光遮断領域）における感光性絶縁樹脂材料８６２ａに開口部を形成することができる。これにより、貫通電極８８のシリコン層の側壁部に感光性絶縁樹脂材料８６２ａを絶縁樹脂膜である第２膜８６２として形成する。
次に、（ｅ）図に示すように、第２膜８６２をマスクにし、等方性ドライエッチングで底部の第１膜８６０と層間絶縁膜８４をエッチングする。この場合、所定の配線に達するまでエッチングされる。そして、（ｆ）図に示すように、接続導体８７及び再配線９０が成膜される。
図１０は、図９の（ｃ）処理における比較例を示す図である。図１０に示すように、シリコン貫通孔８５に第１膜８６０を積層しない状態で露光処理を行う場合、シリコン基板８１、及び多層配線層８２からの反射により、光性絶縁樹脂材料８６２ａのマスク領域に光が侵入する。
図１１は、シリコン貫通孔８５に第１膜８６０を積層しない状態での露光処理における光強度の分布シミュレーション結果を示す図である。図１１の（ａ）図は、シリコン基板８１がない状態を示し、（ｂ）図は、シリコン基板８１がある状態を示す。（ｂ）図の領域Ａ１０は、シリコン基板８１による反射光の影響を受けている領域を示す。領域Ａ１２は、多層配線層８２による反射光の影響を受けている領域を示す。（ｃ）図は、（ｂ）図での露光後におけるパターニング結果を示す。（ｃ）図の領域Ａ１２に示すように、多層配線層８２による反射光の影響により光性絶縁樹脂材料８６２ａが硬化し、パターニングする際に、領域Ａ１２の光性絶縁樹脂材料８６２ａが残ってしまう。このように、第１膜８６０を積層しない状態での露光処理においては、リソグラフィのパターニング解像度が低下してしまう。
図１２は第１膜８６０として窒化シリコン膜（ＳｉｘＮｙ膜）を積層した場合のシミュレーション結果を示す図である。上側の図が露光処理における光強度の分布シミュレーション結果を示す図であり、下側の図が露光後におけるパターニング結果を示す図である。このシミュレーション例では、シリコン貫通孔８５の直径は、７０マイクロメートルであり、深さは１０５マイクロメートルである。窒化シリコン膜（ＳｉｘＮｙ膜）は、反射率ｎ＝２．０９６９、屈折率ｋを０とした。窒化シリコン膜の膜厚を、それぞれ、左から、５０、８０、１１０、１４０、１７０、２００ナノメートルとした。
図１２のパターニング結果に示すように、窒化シリコン膜の膜厚を１４０ナノメートルとした場合が、本シミュレーションでは最適である。一方で、窒化シリコン膜の膜厚を８０、１１０ナノメートルと１４０ナノメートルより薄くすると、領域Ａ１２における散乱光の強度がより強くなり、領域Ａ１２の光性絶縁樹脂材料８６２ａがより残ってしまう。また、窒化シリコン膜の膜厚を１７０、２００ナノメートルと１４０ナノメートルより厚くすると、領域Ａ１２における散乱光の強度がより強くなり、領域Ａ１２の光性絶縁樹脂材料８６２ａがより残ってしまう。このように、窒化シリコン膜の膜厚は、シリコン貫通孔８５の形状及び第１膜８６０の材質、すなわち特性により、最適な厚さが変化する。
図１３は、図１２の窒化シリコン膜の膜厚を１４０ナノメートルとした場合のシミュレーション結果と、窒化シリコン膜がない場合のシミュレーション結果を示す図である。左図は窒化シリコン膜がない場合のシミュレーション結果であり、右図は第１膜８６０として窒化シリコン膜を１４０ナノメートル積層した場合のシミュレーション結果である。このように、窒化シリコン膜の膜厚を１４０ナノメートルとする場合、リソグラフィのパターニング解像度が、窒化シリコン膜がない場合と比較して向上する。
図１４は、貫通電極８８ｂにおいて第１膜８６０の膜厚を位置に応じて変更した例を示す図である。図１４に示すように、貫通電極８８ｂでは、シリコン貫通孔８５の底部と、シリコン基板８１の上面の厚さを、シリコン貫通孔８５の側壁部よりも厚く構成している。例えば、シリコン貫通孔８５における露光光の吸収が最も高くなるように、第１膜８６０の膜厚を位置に応じて調整している。これにより、感光性絶縁樹脂材料８６２ａの露光を行う際の、シリコン貫通孔８５及び多層配線層８２による反射光をより低減することが可能となる。
以上説明したように、本実施形態によれば、シリコン基板８１に形成されるシリコン貫通孔８５の側面及び底面の少なくとも一部の面に第１膜８６０を形成し、感光性の第２膜８６２を、第１膜を介してシリコン貫通孔８５の側面及び底面の少なくとも一部を覆うように形成した。これにより、シリコン基板８１から第２膜８６２が剥離するのが抑制される。また、感光性絶縁樹脂材料８６２ａの露光を行い、第２膜８６２のパターニングを行う際に、シリコン基板８１及び底部である多層配線層８２からの反射光を第１膜８６０により抑制可能となる。このため、第２膜８６２のパターニング解像度を向上させることができる。
（第２実施形態）
第１実施形態に係る固体撮像装置１は、第１膜８６０が接続導体８７と接続されていたのに対し、第２実施形態に係る固体撮像装置１は、第１膜８６０ａが接続導体８７及び再配線９０と接続されていない点で相違する。以下では第１実施形態に係る固体撮像装置１と相違する点を説明する。
図１５は、第２実施形態に係る貫通電極８８ｂを示す図である。図１５に示すように、第２実施形態に係る貫通電極８８ｂでは、第１膜８６０ａが接続導体８７と非接続の状態として形成される。より具体的には、シリコン貫通孔８５の底部には、第１膜８６０ａが形成されない。また、シリコン基板８１の上面において、リコン貫通孔８５の開口部に接する所定範囲に第１膜８６０ａが形成される。これにより、第１膜８６０ａと、接続導体８７及び再配線９０とは接続されないので、第１膜８６０ａは絶縁膜、及び導電膜のいずれとしても形成可能となる。
図１６は、図１５で示す貫通電極８８ｂの製造工程例を示す図である。先ず、（ａ）図に示すように、エッチングによりシリコン基板８１に、シリコン貫通孔８５が形成される。シリコン貫通孔８５は、シリコン基板８１を貫通し、多層配線層８２まで到達する。
次に、（ｂ１）図に示すように、シリコン貫通孔８５に第１膜８６０ｂを低カバレッジで積層する。すなわち、シリコン基板８１表面上における第１膜８６０ｂの膜厚をシリコン貫通孔８５の底部よりも厚くする。
次に、（ｂ２）図に示すように、等方性ドライエッチングで底部の第１膜８６０ｂを除去する。この際、シリコン基板８１表面上の第１膜８６０は低カバレッジで厚く成膜されているので、シリコン基板８１表面上の第１膜８６０ｃは残存する。
次に、（ｂ３）図に示すように、第１膜８６０ａが貫通電極８８ｂ周辺のみに配置されるようにレジスト８６４パターニングする。次に、（ｂ４）図に示すように、等方性ドライエッチングで不要な第１膜８６０ｃを除去し、第１膜８６０ａを形成する。更に剥離でレジスト８６４を除去する。（ｃ）～（ｆ）図では、図９の（ｃ）～（ｆ）図と同等の処理を行う。
以上説明したように、本実施形態によれば、第１膜８６０が接続導体８７及び再配線９０と接続されないように形成される。これにより、第１膜８６０は、絶縁膜、及び導電膜のいずれとしても形成可能となる。
（第３実施形態）
第２実施形態に係る固体撮像装置１は、第１膜８６０ａがシリコン基板８１の上面において、リコン貫通孔８５の開口部に接する所定範囲に形成されていたのに対し、第３実施形態に係る固体撮像装置１は、第１膜８６０ｃがシリコン基板８１の上面の全域に形成される点で相違する。以下では第２実施形態に係る固体撮像装置１と相違する点を説明する。
図１７は、第３実施形態に係る貫通電極８８ｃを示す図である。図１７に示すように、第３実施形態に係る貫通電極８８ｃでは、第１膜８６０ｄがシリコン基板８１の上面の全域に形成される。
図１８は、図１７で示す貫通電極８８ｃの製造工程例を示す図である。図１８に示すように、図１６の（ｂ３）～（ｂ４）図の処理を除くことで、貫通電極８８ｃが生成される。
以上説明したように、本実施形態によれば、第１膜８６０ｃがシリコン基板８１の上面の全域に形成され、且つ第１膜８６０が接続導体８７及び再配線９０と接続されていないように形成される。これにより、第１膜８６０ｃと接続導体８７及び再配線９０とは接続されないので、第１膜８６０ｄは絶縁膜、及び導電膜のいずれとしても形成可能となる。また、第１膜８６０ｃがシリコン基板８１の上面の全域に形成されるので、シリコン基板８１上面の前記における露光光の散乱が抑制されとともに、シリコン基板８１の上面の全域と第２膜８６２との接続性を高めることが可能となる。
（第４実施形態）
第３実施形態に係る固体撮像装置１は、第１膜８６０ｃが貫通電極８８ｄの底部とシリコン基板８１の表面に形成されない点で、第１実施形態に係る固体撮像装置１と相違する。以下では第１実施形態に係る固体撮像装置１と相違する点を説明する。
図１９は、第４実施形態に係る貫通電極８８ｄを示す図である。図１９に示すように、第１膜８６０ｃが貫通電極８８ｄの側面部のみに形成される。
図２０は、図１９で示す貫通電極８８ｃの製造工程例を示す図である。図２０に示すように、図９の（ｂ）図の処理の後に（ｂ５）図で示す処理が加わる点で、図９で示す処理と相違する。（ｂ５）図に示すように、等方性ドライエッチングにより貫通電極８８ｄの底部、及びシリコン基板８１の表面の第１膜８６０ｂを除去する。この際、等方性ドライエッチングなので側面部の第１膜８６０ｃはエッチングされないので残存する。
以上説明したように、本実施形態によれば、第１膜８６０ｃが貫通電極８８ｄの側面部のみに形成される。これにより、貫通電極８８ｄの側面部のみにおける露光光の散乱を抑制可能となる。
（第５実施形態）
第１実施形態に係る固体撮像装置１では、感光性絶縁樹脂材料８６２ａにネガ型を用いたが、第５実施形態に係る固体撮像装置１では、感光性絶縁材料８６２ａにポジ型を用いる点で、第１実施形態に係る固体撮像装置１と相違する。以下では第１実施形態に係る固体撮像装置１と相違する点を説明する。
図２１は、第２膜８６２ｃに感光性絶縁樹脂材料としてポジ型が用いられた際のリソグラフィの例を示す図である。例えば図９の（ｃ）図の処理に対応する処理工程を示す。また、遮光膜である第１膜８６０を用いない例を示す。図２１に示すように、ＰＶＣＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）膜９０２と第２膜８６２ｃとが積層されている。この場合、マスク９００の転写の際に、貫通電極８８ｆの側面からの散乱光により、第２膜８６２ｃのパターニング解像度が低下してしまう。
図２２は、第１膜８６０を積層し、感光性絶縁樹脂材料としてポジ型が用いられた際のリソグラフィの例を示す図である。例えば図９の（ｃ）図の処理に対応する処理工程を示す。この場合、遮光膜であるである第１膜８６０を用いることにより、マスク９００の転写際に、貫通電極８８ｆの側面からの散乱光が抑制される。これにより、第２膜８６２ｃのパターニング解像度の低下が抑制される。また、第１膜８６０により、ＰＶＣＤ膜９０２とシリコン基板８１と接着性の低下を抑制できる。
このように、感光性絶縁材料８６２ａにポジ型を用いる場合にも、孔形状部に第１膜８６０（ＡＲＬ：反射防止膜）を積層することにより、第２膜８６２ｃのパターニング解像度の低下が抑制される。
＜電子機器の構成例＞
上述したような固体撮像装置１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図２３は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図２３に示すように、撮像装置１０１０は、光学系１０２０、撮像素子１０３０、信号処理回路１０４０、モニタ１０５０、およびメモリ１０６０を備えて構成され、静止画像および動画像を撮像可能である。
光学系１０２０は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３０に導き、撮像素子１０３０の受光面（センサ部）に結像させる。
撮像素子１０３０としては、上述した固体撮像装置１が適用される。撮像素子１０３０には、光学系１０２０を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３０に蓄積された電子に応じた信号が信号処理回路１０４０に供給される。
信号処理回路１０４０は、撮像素子１０３０から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４０が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５０に供給されて表示されたり、メモリ１０６０に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１０１０では、上述した固体撮像装置１を適用することで、例えば、より信頼性の高い撮像を行うことができる。
＜イメージセンサの使用例＞
図２４は、上述のイメージセンサ（固体撮像装置）を使用する使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本技術は以下のような構成を取ることができる。
（１）シリコンで構成された第１基板と、
前記第１基板に形成される孔形状部の少なくとも一部の面に形成される第１膜と、
前記第１膜を介して前記孔形状部の側面の少なくとも一部を覆う感光性の第２膜と、
を備える、半導体装置。
（２）前記第１膜は、前記第２膜を感光する波長の光を吸収する、（１）に記載の半導体装置。
（３）前記第１膜は、形成される位置に応じて厚みが異なる、（２）に記載の半導体装置。
（４）前記第１膜は、前記厚みに応じて前記光の吸収特性又は反射特性が異なる、（３）に記載の半導体装置。
（５）前記第１膜は、前記第１基板と前記第２膜とに対して所定値以上の吸着力を有する、（１）乃至（４）のいずれかに記載の半導体装置。
（６）前記第１膜は、窒化シリコン（ＳｉＮ）、オキシ窒化ケイ素（ＳｉＯｘＮｙ）、及び窒化チタン（ＴｉＮ）の少なくともいずれかを含む物質である、（１）乃至（５）のいずれかに記載の半導体装置。
（７）前記第２膜は、絶縁膜である、（１）乃至（６）のいずれかに記載の半導体装置。
（８）前記第２膜は、ポリイミド、シリコーン、アクリル、エポキシ、及びスピンオンカーボン（ＳＯＣ）の少なくともいずれかを含む物質である、（７）に記載の半導体装置。
（９）前記第１基板に接続される多層配線層を更に備え、
前記孔形状部は、前記第１基板の一方の面から多層配線層に貫通する貫通孔である（１）乃至（８）のいずれかに記載の半導体装置。
（１０）前記貫通孔が貫通する多層配線層と、前記第２膜が形成された前記貫通孔とを、覆う第１接続導体と、
前記第１基板の前記一方の面側に形成され、外部基板と電気的に接続するための電極と、
前記接続導体と前記電極とを接続する第２接続導体と、
を更に備える、（９）に記載の半導体装置。
（１１）前記第１膜は、前記第１基板の前記一方の面、前記貫通孔の側壁面、前記多層配線層の前記第１基板側の面の少なくとも一部に形成される、（１０）に記載の半導体装置。
（１２）前記第１膜は、前記貫通孔の側壁面のみに形成される、（１０）に記載の半導体装置。
（１３）前記第１膜は、前記貫通孔の底部のみに形成される、（１０）に記載の半導体装置。
（１４）前記第２膜は、前記第１基板の前記一方の面、前記貫通孔の側壁面に形成される、（１０）乃至（１３）のいずれかに記載の半導体装置。
（１５）前記多層配線層には、ロジック回路、、メモリ回路、制御回路、及びインターポーザの少なくともいずれかが構成される、（１）乃至（１４）のいずれかにに記載の半導体装置。
（１６）光電変換を行う画素部が２次元配列された画素領域が形成された第２半導体基板を更に備え、
前記ロジック回路は、前記画素部から出力された画素信号を処理する、（１５）に記載の半導体装置。
（１７）シリコンで構成された第１基板と、
前記第１基板に形成される孔形状部の少なくとも一部の面に形成される第１膜と、
前記第１膜を介して前記孔形状部の側面の少なくとも一部を覆う感光性の第２膜と、
を備える、電子機器。
（１８） シリコンで構成された第１基板に第１孔形状部を形成する工程と、
前記第１孔形状部に第１膜を形成する工程と、
前記第１膜が形成された前記第１孔形状部に感光性の材料を堆積する工程と、
前記感光性の材料の所定領域を感光する工程と、
前記感光した前記感光性の材料をパターニングする工程と、
前記第１孔形状部の底部をエッチングする工程と、
を備える、半導体装置の製造方法。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１：固体撮像装置（半導体装置）、８１：シリコン基板、８２：多層配線層、８５：シリコン貫通孔、８７：接続導体、９０：再配線、８６０、８６０ａ、８６０ｂ、８６０ｃ：第１膜、８６２、８６２ｃ：第２膜。

Claims (18)

  1. シリコンで構成された第１基板と、
    前記第１基板に形成される孔形状部の少なくとも一部の面に形成される第１膜と、
    前記第１膜を介して前記孔形状部の側面の少なくとも一部を覆う感光性の第２膜と、
    を備える、半導体装置。
  2. 前記第１膜は、前記第２膜を感光する波長の光を吸収する、請求項１に記載の半導体装置。
  3. 前記第１膜は、形成される位置に応じて厚みが異なる、請求項２に記載の半導体装置。
  4. 前記第１膜は、前記厚みに応じて前記光の吸収特性又は反射特性が異なる、請求項３に記載の半導体装置。
  5. 前記第１膜は、前記第１基板と前記第２膜とに対して所定値以上の吸着力を有する、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１膜は窒化シリコン（ＳｉＮ）、オキシ窒化ケイ素（ＳｉＯｘＮｙ）、及び窒化チタン（ＴｉＮ）の少なくともいずれかを含む物質である、請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第２膜は、絶縁膜である、請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第２膜は、ポリイミド、シリコーン、アクリル、エポキシ、及びスピンオンカーボン（ＳＯＣ）の少なくともいずれかを含む物質である、請求項７に記載の半導体装置。
  9. 前記第１基板に接続される多層配線層を更に備え、
    前記孔形状部は、前記第１基板の一方の面から多層配線層に貫通する貫通孔である、請求項１に記載の半導体装置。
  10. 前記貫通孔が貫通する多層配線層と、前記第２膜が形成された前記貫通孔とを、覆う第１接続導体と、
    前記第１基板の前記一方の面側に形成され、外部基板と電気的に接続するための電極と、
    前記第１接続導体と前記電極とを接続する第２接続導体と、
    を更に備える、請求項９に記載の半導体装置。
  11. 前記第１膜は、前記第１基板の前記一方の面、前記貫通孔の側壁面、及び前記多層配線層の前記第１基板側の面の少なくとも一部に形成される、請求項１０に記載の半導体装置。
  12. 前記第１膜は、前記貫通孔の側壁面のみに形成される、請求項１０に記載の半導体装置。
  13. 前記第１膜は、前記貫通孔の底部のみに形成される、請求項１０に記載の半導体装置。
  14. 前記第２膜は、前記第１基板の前記一方の面、及び前記貫通孔の側壁面に形成される、請求項１０に記載の半導体装置。
  15. 前記多層配線層には、ロジック回路、メモリ回路、制御回路、及びインターポーザの少なくともいずれかが構成される、請求項９に記載の半導体装置。
  16. 光電変換を行う画素部が２次元配列された画素領域が形成された第２半導体基板を更に備え、
    前記ロジック回路は、前記画素部から出力された画素信号を処理する、請求項１５に記載の半導体装置。
  17. シリコンで構成された第１基板と、
    前記第１基板に形成される孔形状部の少なくとも一部の面に形成される第１膜と、
    前記第１膜を介して前記孔形状部の側面の少なくとも一部を覆う感光性の第２膜と、
    を備える、電子機器。
  18. シリコンで構成された第１基板に第１孔形状部を形成する工程と、
    前記第１孔形状部に第１膜を形成する工程と、
    前記第１膜が形成された前記第１孔形状部に感光性の材料を堆積する工程と、
    前記感光性の材料の所定領域を感光する工程と、
    前記感光した前記感光性の材料をパターニングする工程と、
    前記第１孔形状部の底部をエッチングする工程と、
    を備える、半導体装置の製造方法。
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