JP2001189414A - 半導体チップの製造方法および半導体チップならびに半導体モジュール、電子機器 - Google Patents
半導体チップの製造方法および半導体チップならびに半導体モジュール、電子機器Info
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Abstract
(57)【要約】
【課題】 ワイヤを用いずに積層した半導体チップを直
接接続し、導通経路の短縮により信号の遅延を防止す
る。 【解決手段】 チップ本体の表面１４に電極１６を形成
した後、前記チップ本体の裏面２２から前記電極１６が
露出するまで縦穴２４を掘り下げる。そして前記縦穴２
４内に露出したタングステン１８から前記チップ本体の
裏面２２へと金属配線３０を引き出す。このように半導
体チップを構成すれば、電極１６が形成された表面１４
から裏面２２へは縦穴２４を経由して金属配線３０が最
短で引き回される。このため金属配線３０に他の半導体
チップ等を接続すれば、電極１６との最短で接続がなさ
れるので信号の遅延が生じるのを防止することができる
接接続し、導通経路の短縮により信号の遅延を防止す
る。 【解決手段】 チップ本体の表面１４に電極１６を形成
した後、前記チップ本体の裏面２２から前記電極１６が
露出するまで縦穴２４を掘り下げる。そして前記縦穴２
４内に露出したタングステン１８から前記チップ本体の
裏面２２へと金属配線３０を引き出す。このように半導
体チップを構成すれば、電極１６が形成された表面１４
から裏面２２へは縦穴２４を経由して金属配線３０が最
短で引き回される。このため金属配線３０に他の半導体
チップ等を接続すれば、電極１６との最短で接続がなさ
れるので信号の遅延が生じるのを防止することができる
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの製
造方法および半導体チップならびに半導体モジュール、
実装用基板、電子機器に係り、特に特に電気信号の遅延
防止と小型化を図る半導体チップの製造方法および半導
体チップならびに半導体モジュール、実装用基板、電子
機器に関する。
造方法および半導体チップならびに半導体モジュール、
実装用基板、電子機器に係り、特に特に電気信号の遅延
防止と小型化を図る半導体チップの製造方法および半導
体チップならびに半導体モジュール、実装用基板、電子
機器に関する。
【０００２】
【従来の技術】近年、電子機器の高性能化、小型化に伴
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージとすることにより、半導体装
置の高機能化と小型化とが図られている。そして、マル
チチップパッケージには、複数の半導体チップを平面的
に並べたものと、複数の半導体チップを厚み方向に積層
したものとがある。半導体チップを平面的に並べたマル
チチップパッケージは、広い実装面積を必要とするた
め、電子機器の小型化への寄与が小さい。このため、半
導体チップを積層したスタックドＭＣＰの開発が盛んに
行われている。
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージとすることにより、半導体装
置の高機能化と小型化とが図られている。そして、マル
チチップパッケージには、複数の半導体チップを平面的
に並べたものと、複数の半導体チップを厚み方向に積層
したものとがある。半導体チップを平面的に並べたマル
チチップパッケージは、広い実装面積を必要とするた
め、電子機器の小型化への寄与が小さい。このため、半
導体チップを積層したスタックドＭＣＰの開発が盛んに
行われている。
【０００３】
【発明が解決しようとする課題】従来のスタックドＭＣ
Ｐは、例えば特開平６−３７２５０号公報に記載されて
いるように、積層した半導体チップを相互に電気的に接
続する場合、各半導体チップの周縁部に端子部を形成
し、各チップの端子間をワイヤによって接続している。
このため、半導体チップ相互の電気的接続が煩雑とな
り、ワイヤ分だけ導通経路が長くなり、信号の遅延が生
じるおそれがあった。
Ｐは、例えば特開平６−３７２５０号公報に記載されて
いるように、積層した半導体チップを相互に電気的に接
続する場合、各半導体チップの周縁部に端子部を形成
し、各チップの端子間をワイヤによって接続している。
このため、半導体チップ相互の電気的接続が煩雑とな
り、ワイヤ分だけ導通経路が長くなり、信号の遅延が生
じるおそれがあった。
【０００４】本発明は、前記従来技術の欠点を解消する
ためになされたもので、ワイヤを用いずに積層した半導
体チップを直接接続し、導通経路の短縮により信号の遅
延を防止することを目的としている。
ためになされたもので、ワイヤを用いずに積層した半導
体チップを直接接続し、導通経路の短縮により信号の遅
延を防止することを目的としている。
【０００５】
【課題を解決するための手段】請求項１に係る半導体チ
ップの製造方法は、チップ本体の表面に電極を形成した
後、前記チップ本体の裏面から前記電極が露出するまで
縦穴を掘り下げ、前記縦穴内に露出した前記電極から前
記チップ本体の裏面へと金属配線を引き出したことを特
徴としている。請求項１に係る半導体チップの製造方法
によれば、電極が形成された表面から裏面へは縦穴を経
由して金属配線が最短で引き回される。このため金属配
線に実装部材（例えば他の半導体チップ）を接続すれ
ば、電極との最短で接続がなされるので信号の遅延が生
じるのを防止することができる。
ップの製造方法は、チップ本体の表面に電極を形成した
後、前記チップ本体の裏面から前記電極が露出するまで
縦穴を掘り下げ、前記縦穴内に露出した前記電極から前
記チップ本体の裏面へと金属配線を引き出したことを特
徴としている。請求項１に係る半導体チップの製造方法
によれば、電極が形成された表面から裏面へは縦穴を経
由して金属配線が最短で引き回される。このため金属配
線に実装部材（例えば他の半導体チップ）を接続すれ
ば、電極との最短で接続がなされるので信号の遅延が生
じるのを防止することができる。
【０００６】請求項２に係る半導体チップは、表面に形
成された電極と裏面から前記電極が露出するよう形成さ
れた縦穴とを有するとともにこの縦穴から裏面に引き出
された金属配線を有していることを特徴としている。請
求項２に係る半導体チップによれば、電極が形成された
表面から裏面へは縦穴を経由して金属配線が最短で引き
回されるので、例えばこの金属配線に他の半導体チップ
等を接続した場合、信号伝達が最短で行われ、信号伝達
の遅延を防止することができる。
成された電極と裏面から前記電極が露出するよう形成さ
れた縦穴とを有するとともにこの縦穴から裏面に引き出
された金属配線を有していることを特徴としている。請
求項２に係る半導体チップによれば、電極が形成された
表面から裏面へは縦穴を経由して金属配線が最短で引き
回されるので、例えばこの金属配線に他の半導体チップ
等を接続した場合、信号伝達が最短で行われ、信号伝達
の遅延を防止することができる。
【０００７】そして請求項３に係る半導体モジュール
は、表裏面に接続用電極が設けられ当該接続用電極間の
導通をなす接続用基板と、当該接続用電極の表裏面に配
置されチップ本体の表面に形成された電極と前記チップ
本体の裏面から前記電極が露出するよう形成された縦穴
とを有するとともにこの縦穴から裏面に引き出された金
属配線に他の半導体チップが実装された半導体ユニット
とからなり、前記半導体ユニットの前記電極を前記接続
用電極に接続し、前記半導体ユニット間の接続をなした
ことを特徴としている。請求項３に記載の半導体モジュ
ールによれば、接続用基板の表裏面に実装された半導体
チップは、接続用電極を介して互いに電気的導通が図ら
れている（他の半導体チップも前記半導体チップおよび
接続用電極を介して電気的導通が図られている）。ここ
で半導体チップおよび接続用基板においては、それぞれ
表裏面の導通経路は縦穴等を介してすべて最短となって
いるので、接続用基板を挟んだ半導体チップ間における
信号の遅延を最小限にすることができる。
は、表裏面に接続用電極が設けられ当該接続用電極間の
導通をなす接続用基板と、当該接続用電極の表裏面に配
置されチップ本体の表面に形成された電極と前記チップ
本体の裏面から前記電極が露出するよう形成された縦穴
とを有するとともにこの縦穴から裏面に引き出された金
属配線に他の半導体チップが実装された半導体ユニット
とからなり、前記半導体ユニットの前記電極を前記接続
用電極に接続し、前記半導体ユニット間の接続をなした
ことを特徴としている。請求項３に記載の半導体モジュ
ールによれば、接続用基板の表裏面に実装された半導体
チップは、接続用電極を介して互いに電気的導通が図ら
れている（他の半導体チップも前記半導体チップおよび
接続用電極を介して電気的導通が図られている）。ここ
で半導体チップおよび接続用基板においては、それぞれ
表裏面の導通経路は縦穴等を介してすべて最短となって
いるので、接続用基板を挟んだ半導体チップ間における
信号の遅延を最小限にすることができる。
【０００８】ところで請求項４に係る半導体モジュール
は、前記半導体チップと前記接続用基板とは同一材料で
あることを特徴としている。請求項４に記載の半導体モ
ジュールによれば、半導体チップが動作し発熱したとし
ても一対の半導体チップと、これに挟まれる接続用基板
とが同一の材料であれば、熱膨張係数が同一となり、伸
び率が一定になる。このため熱的要因により、半導体モ
ジュールに伸びが発生しても、当該半導体モジュールに
ストレスが加わるのを防止することができる。
は、前記半導体チップと前記接続用基板とは同一材料で
あることを特徴としている。請求項４に記載の半導体モ
ジュールによれば、半導体チップが動作し発熱したとし
ても一対の半導体チップと、これに挟まれる接続用基板
とが同一の材料であれば、熱膨張係数が同一となり、伸
び率が一定になる。このため熱的要因により、半導体モ
ジュールに伸びが発生しても、当該半導体モジュールに
ストレスが加わるのを防止することができる。
【０００９】そして請求項５に係る半導体モジュール
は、前記接続用基板は、半導体チップであることを特徴
としている。請求項５に記載の半導体モジュールによれ
ば、接続用基板を半導体チップとしたことから半導体モ
ジュールにより一層の機能を追加することが可能にな
る。
は、前記接続用基板は、半導体チップであることを特徴
としている。請求項５に記載の半導体モジュールによれ
ば、接続用基板を半導体チップとしたことから半導体モ
ジュールにより一層の機能を追加することが可能にな
る。
【００１０】また請求項６に係る半導体モジュールは、
表面に形成された電極と裏面から前記電極が露出するよ
う形成された縦穴とを有するとともにこの縦穴から裏面
に引き出された金属配線に他の半導体チップが実装され
た半導体チップと、この半導体チップの前記電極と突合
せ接続される接続用電極を有した接続用基板とからな
り、前記他の半導体チップと前記接続用電極とを結線す
る結線用ワイヤが設けられていることを特徴としてい
る。請求項６に記載の半導体モジュールによれば、半導
体チップと接続用基板との間で信号遅延を最小限に抑え
ることができることに加え、他の半導体チップと接続用
電極とを半導体チップを介さずに直に接続できることか
ら、半導体チップ上の配線経路の制限を少なくすること
ができる。
表面に形成された電極と裏面から前記電極が露出するよ
う形成された縦穴とを有するとともにこの縦穴から裏面
に引き出された金属配線に他の半導体チップが実装され
た半導体チップと、この半導体チップの前記電極と突合
せ接続される接続用電極を有した接続用基板とからな
り、前記他の半導体チップと前記接続用電極とを結線す
る結線用ワイヤが設けられていることを特徴としてい
る。請求項６に記載の半導体モジュールによれば、半導
体チップと接続用基板との間で信号遅延を最小限に抑え
ることができることに加え、他の半導体チップと接続用
電極とを半導体チップを介さずに直に接続できることか
ら、半導体チップ上の配線経路の制限を少なくすること
ができる。
【００１１】そして請求項７に係る半導体モジュール
は、頂上に第１接続用電極が設けられた第１突起と、当
該第１突起の設置領域の外方に位置するとともに前記第
１突起より高く形成されその頂上に第２接続用電極が設
けられた第２突起とを有する接続用基板と、第１突起に
形成された第１接続用電極に実装される第１半導体チッ
プと、第２突起に形成された第２接続用電極に実装され
前記第１半導体チップと積層形態をなす第２半導体チッ
プとを有したことを特徴としている。請求項７に記載の
半導体モジュールによれば、接続用基板に実装された第
１半導体チップを覆うように第２半導体チップが実装さ
れることから、実装面積の低減を図ることができる。ま
た第１および第２半導体チップを第１および第２接続用
電極に実装可能としたことから導通経路が最短となり、
信号を遅延を最小限に抑えることができることはいうま
でもない。
は、頂上に第１接続用電極が設けられた第１突起と、当
該第１突起の設置領域の外方に位置するとともに前記第
１突起より高く形成されその頂上に第２接続用電極が設
けられた第２突起とを有する接続用基板と、第１突起に
形成された第１接続用電極に実装される第１半導体チッ
プと、第２突起に形成された第２接続用電極に実装され
前記第１半導体チップと積層形態をなす第２半導体チッ
プとを有したことを特徴としている。請求項７に記載の
半導体モジュールによれば、接続用基板に実装された第
１半導体チップを覆うように第２半導体チップが実装さ
れることから、実装面積の低減を図ることができる。ま
た第１および第２半導体チップを第１および第２接続用
電極に実装可能としたことから導通経路が最短となり、
信号を遅延を最小限に抑えることができることはいうま
でもない。
【００１２】そして請求項８に半導体モジュールは、請
求項２に記載の半導体チップを接続用基板に実装したこ
とを特徴としている。請求項８に記載の半導体モジュー
ルによれば、金属配線に実装された他の半導体チップと
の信号伝達が最短で行われるとともに、接続用基板との
信号伝達も最短で行うことができる。
求項２に記載の半導体チップを接続用基板に実装したこ
とを特徴としている。請求項８に記載の半導体モジュー
ルによれば、金属配線に実装された他の半導体チップと
の信号伝達が最短で行われるとともに、接続用基板との
信号伝達も最短で行うことができる。
【００１３】さらに請求項９に記載の電子機器は、請求
項３乃至請求項８に記載の半導体モジュールを実装した
ことを特徴としている。請求項９に記載の電子機器によ
れば、信号伝達経路が最短に設定された半導体モジュー
ルを実装していることから、電子機器においても、信号
遅延の影響を少なくすることができ、もって電子機器の
正確な動作を行うことができる。
項３乃至請求項８に記載の半導体モジュールを実装した
ことを特徴としている。請求項９に記載の電子機器によ
れば、信号伝達経路が最短に設定された半導体モジュー
ルを実装していることから、電子機器においても、信号
遅延の影響を少なくすることができ、もって電子機器の
正確な動作を行うことができる。
【００１４】
【発明の実施の形態】以下に本発明に係る半導体チップ
の製造方法および半導体チップならびに半導体モジュー
ル、実装用基板、電子機器について好適な具体的実施の
形態を図面を参照して詳細に説明する。
の製造方法および半導体チップならびに半導体モジュー
ル、実装用基板、電子機器について好適な具体的実施の
形態を図面を参照して詳細に説明する。
【００１５】図１は、本実施の形態に係る半導体チップ
の構造を示す説明図であり、同図（１）は、本実施の形
態に係る半導体チップの断面構造図であり、同図（２）
は同図（１）の矢視図Ａである。
の構造を示す説明図であり、同図（１）は、本実施の形
態に係る半導体チップの断面構造図であり、同図（２）
は同図（１）の矢視図Ａである。
【００１６】同図に示すように本実施の形態に係る半導
体チップ１０は、単結晶シリコン１２を基材としてお
り、その表面１４側には、図示しないがＭＯＳ型トラン
ジスタや抵抗あるいは容量といった素子が形成されてお
り、これら素子は図示しない配線を介して表面１４に形
成された電極１６に接続されるようになっている。なお
電極１６は、同図（１）に示すように種類の異なる金属
材料を積層させた構造となっており、本実施の形態にお
いては、下層側をタングステン１８とし上層側をアルミ
２０としている。
体チップ１０は、単結晶シリコン１２を基材としてお
り、その表面１４側には、図示しないがＭＯＳ型トラン
ジスタや抵抗あるいは容量といった素子が形成されてお
り、これら素子は図示しない配線を介して表面１４に形
成された電極１６に接続されるようになっている。なお
電極１６は、同図（１）に示すように種類の異なる金属
材料を積層させた構造となっており、本実施の形態にお
いては、下層側をタングステン１８とし上層側をアルミ
２０としている。
【００１７】ところで電極１６の下方には、単結晶シリ
コン１２の裏面２２側より前記単結晶シリコン１２を貫
くよう縦穴２４が形成されており、当該縦穴２４の先端
（天井）には電極１６を形成するタングステン１８が露
出した形態となっている。そしてこうした縦穴２４にお
いては、その斜面２６および当該斜面に２６に連続する
単結晶シリコン１２の裏面２２に絶縁膜２８が形成され
ており、導電部材が裏面２２に接触しても両者の間で短
絡が生じるのを防止することができるようになってい
る。またこうした絶縁膜２８の表面には、金属配線３０
が引き回されており、その先端には図示しない接続用パ
ッドが形成され、この接続用パッドに他の半導体チップ
３２を実装できるようになっている。
コン１２の裏面２２側より前記単結晶シリコン１２を貫
くよう縦穴２４が形成されており、当該縦穴２４の先端
（天井）には電極１６を形成するタングステン１８が露
出した形態となっている。そしてこうした縦穴２４にお
いては、その斜面２６および当該斜面に２６に連続する
単結晶シリコン１２の裏面２２に絶縁膜２８が形成され
ており、導電部材が裏面２２に接触しても両者の間で短
絡が生じるのを防止することができるようになってい
る。またこうした絶縁膜２８の表面には、金属配線３０
が引き回されており、その先端には図示しない接続用パ
ッドが形成され、この接続用パッドに他の半導体チップ
３２を実装できるようになっている。
【００１８】すなわち半導体チップ１０においては、表
面１４側に形成された素子と導通がなされる電極１６と
他の半導体チップ３２とは金属配線３０を介して最短距
離で接続がなされている。このように信号経路が最短で
あることから半導体チップの動作が高速になっても信号
の遅延を最小限に抑えられるので安定した動作が行え
る。
面１４側に形成された素子と導通がなされる電極１６と
他の半導体チップ３２とは金属配線３０を介して最短距
離で接続がなされている。このように信号経路が最短で
あることから半導体チップの動作が高速になっても信号
の遅延を最小限に抑えられるので安定した動作が行え
る。
【００１９】また半導体チップ１０における電極１６を
他の接続用基板（図示せず）に接続することにより、半
導体チップ１０と他の半導体チップ３２および接続用基
板との三者の間の信号経路を短くすることができるの
で、こうした半導体モジュールにおいても安定した動作
を確保することができる。
他の接続用基板（図示せず）に接続することにより、半
導体チップ１０と他の半導体チップ３２および接続用基
板との三者の間の信号経路を短くすることができるの
で、こうした半導体モジュールにおいても安定した動作
を確保することができる。
【００２０】図２および図３は、半導体チップ１０の製
造過程を示す工程説明図である。図２（１）に示すよう
に、半導体チップ１０の基材となる単結晶シリコンに素
子（図示せず）を形成した後、これら素子と電気的導通
を図る電極１６を形成する。なお当該電極１６は、タン
グステン１８とアルミ２０の２層構造になっており、タ
ングステン２０を形成した後、当該タングステン１８の
上層にアルミ２０を形成する手順となっている。
造過程を示す工程説明図である。図２（１）に示すよう
に、半導体チップ１０の基材となる単結晶シリコンに素
子（図示せず）を形成した後、これら素子と電気的導通
を図る電極１６を形成する。なお当該電極１６は、タン
グステン１８とアルミ２０の２層構造になっており、タ
ングステン２０を形成した後、当該タングステン１８の
上層にアルミ２０を形成する手順となっている。
【００２１】タングステン１８は、まずスパッタリング
によりＴｉ膜を７０〜２００オングストローム、その上
にＴｉＮ膜を反応性スパッタリングにより３００〜１０
００オングストローム形成する。その後、六フッ化タン
グステン（ＷＦ6）を主剤ガスとするプラズマＣＶＤを
行い、表面１４を高融点金属であるタングステンによっ
て覆う。その後は、ＳＦ6とＡｒとの混合ガスを用いた
ドライエッチングによってタングステンをエッチバック
し、余分なタングステンを除去してタングステンを電極
１６の範囲内にだけ残し、当該電極１６の下層となるタ
ングステン１８を形成する。なおこの余分なタングステ
ンの除去は、エッチバックによらずにＣＭＰによって行
うようにしてもよい。
によりＴｉ膜を７０〜２００オングストローム、その上
にＴｉＮ膜を反応性スパッタリングにより３００〜１０
００オングストローム形成する。その後、六フッ化タン
グステン（ＷＦ6）を主剤ガスとするプラズマＣＶＤを
行い、表面１４を高融点金属であるタングステンによっ
て覆う。その後は、ＳＦ6とＡｒとの混合ガスを用いた
ドライエッチングによってタングステンをエッチバック
し、余分なタングステンを除去してタングステンを電極
１６の範囲内にだけ残し、当該電極１６の下層となるタ
ングステン１８を形成する。なおこの余分なタングステ
ンの除去は、エッチバックによらずにＣＭＰによって行
うようにしてもよい。
【００２２】こうしてタングステン１８を形成した後
は、単結晶シリコンウェハ１２自体を圧力２〜５ｍＴｏ
ｒｒ、温度１５０〜３００℃のアルゴン雰囲気中に配置
し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどを
ターゲットとし、ＤＣ９〜１２ｋＷの入力電力でスパッ
タを行い、これらのターゲットと同じ組成を有するアル
ミ２０をタングステン１８の上層に形成すればよい。
は、単結晶シリコンウェハ１２自体を圧力２〜５ｍＴｏ
ｒｒ、温度１５０〜３００℃のアルゴン雰囲気中に配置
し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどを
ターゲットとし、ＤＣ９〜１２ｋＷの入力電力でスパッ
タを行い、これらのターゲットと同じ組成を有するアル
ミ２０をタングステン１８の上層に形成すればよい。
【００２３】こうして単結晶シリコン１２の表面１４
に、電極１６を形成した後は、同図（２）に示すよう
に、裏面２２側よりＫＯＨ水溶液やエチレンジアミン水
溶液等のエッチング液を用いて、異方性エッチングを行
い縦穴２４を形成する。なおこの縦穴２４の斜面２６は
裏面２２と５４．７４度をなす斜面で形成される（裏面
２２の結晶方位面は（１００）面となっている）。そし
て裏面２２において開口幅を設定することで均一の角度
を有した縦穴２４を形成することができる。なお異方性
エッチングが進行していくと、エッチング液が電極１６
に達するが、ここで当該電極１６はタングステン１８と
アルミ２０の２層構造になっており、タングステン１８
は前記エッチング液に浸食されないことから、縦穴２４
ではその先端（天井）に電極１６を構成するタングステ
ン１８が露出した形態となる。
に、電極１６を形成した後は、同図（２）に示すよう
に、裏面２２側よりＫＯＨ水溶液やエチレンジアミン水
溶液等のエッチング液を用いて、異方性エッチングを行
い縦穴２４を形成する。なおこの縦穴２４の斜面２６は
裏面２２と５４．７４度をなす斜面で形成される（裏面
２２の結晶方位面は（１００）面となっている）。そし
て裏面２２において開口幅を設定することで均一の角度
を有した縦穴２４を形成することができる。なお異方性
エッチングが進行していくと、エッチング液が電極１６
に達するが、ここで当該電極１６はタングステン１８と
アルミ２０の２層構造になっており、タングステン１８
は前記エッチング液に浸食されないことから、縦穴２４
ではその先端（天井）に電極１６を構成するタングステ
ン１８が露出した形態となる。
【００２４】そしてエッチング終了後は、同図（３）に
示すように裏面側からテトラエトキシシラン（ＴＥＯ
Ｓ）を用いた熱ＣＶＤにて絶縁膜（ＳｉＯ2）２８を形
成すればよい。このように単結晶シリコン１２の裏面２
２に絶縁膜２８を形成したことから、導電部材が裏面２
２等に接触しても短絡が生じるのを防止することができ
る。
示すように裏面側からテトラエトキシシラン（ＴＥＯ
Ｓ）を用いた熱ＣＶＤにて絶縁膜（ＳｉＯ2）２８を形
成すればよい。このように単結晶シリコン１２の裏面２
２に絶縁膜２８を形成したことから、導電部材が裏面２
２等に接触しても短絡が生じるのを防止することができ
る。
【００２５】その後は、同図（４）に示すように縦穴２
４における天井部、すなわちタングステン１８が露出す
るように当該タングステン１８にかかる絶縁膜２８の除
去をフォトレジスト工程等を経て行うようにすればよ
い。
４における天井部、すなわちタングステン１８が露出す
るように当該タングステン１８にかかる絶縁膜２８の除
去をフォトレジスト工程等を経て行うようにすればよ
い。
【００２６】そして絶縁膜２８の形成後は、図３（１）
に示すように縦穴２４の内側に金属膜３４を形成すれば
よい。なおこの金属膜３４の形成方法としては、単結晶
シリコン１２自体を、圧力２〜５ｍＴｏｒｒ、温度１５
０〜３００℃のアルゴン雰囲気中に配置し、Ａｌ−Ｃ
ｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどをターゲットと
し、ＤＣ９〜１２ｋＷの入力電力でスパッタを行い、こ
れらのターゲットと同じ組成を有するアルミからなる金
属膜３４を形成すればよい。そして金属膜３４が形成さ
れた後は、同図（２）に示すように金属配線３０に相当
する箇所にフォトレジスト処理にてレジスト３６を残
し、金属配線３０の形成後は、同図（３）に示すように
金属配線３０の上層に形成されるレジスト３６を除去す
ればよい。
に示すように縦穴２４の内側に金属膜３４を形成すれば
よい。なおこの金属膜３４の形成方法としては、単結晶
シリコン１２自体を、圧力２〜５ｍＴｏｒｒ、温度１５
０〜３００℃のアルゴン雰囲気中に配置し、Ａｌ−Ｃ
ｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどをターゲットと
し、ＤＣ９〜１２ｋＷの入力電力でスパッタを行い、こ
れらのターゲットと同じ組成を有するアルミからなる金
属膜３４を形成すればよい。そして金属膜３４が形成さ
れた後は、同図（２）に示すように金属配線３０に相当
する箇所にフォトレジスト処理にてレジスト３６を残
し、金属配線３０の形成後は、同図（３）に示すように
金属配線３０の上層に形成されるレジスト３６を除去す
ればよい。
【００２７】こうして裏面２２に、金属配線３０を形成
した後は、当該金属配線３０の先端に形成された接続用
パッドに他の半導体チップ３２を実装すればよい。
した後は、当該金属配線３０の先端に形成された接続用
パッドに他の半導体チップ３２を実装すればよい。
【００２８】図４は、半導体モジュールの第１の形態を
示す断面説明図である。同図に示すように、半導体モジ
ュール３８は、接続用基板４０と、この接続用基板４０
の表裏面にそれぞれ実装された半導体チップ４２、４４
とで構成されている。なお半導体モジュール３８におい
て、半導体チップ４２と半導体チップ４４は、上述した
半導体チップ１０と同一の構造を用いているものであ
り、また半導体チップ４２と半導体チップ４４はそのサ
イズが異なるのみである。このため半導体チップ４２と
半導体チップ４４の構造について重複する部分について
は、その説明を省略する。
示す断面説明図である。同図に示すように、半導体モジ
ュール３８は、接続用基板４０と、この接続用基板４０
の表裏面にそれぞれ実装された半導体チップ４２、４４
とで構成されている。なお半導体モジュール３８におい
て、半導体チップ４２と半導体チップ４４は、上述した
半導体チップ１０と同一の構造を用いているものであ
り、また半導体チップ４２と半導体チップ４４はそのサ
イズが異なるのみである。このため半導体チップ４２と
半導体チップ４４の構造について重複する部分について
は、その説明を省略する。
【００２９】半導体モジュール３８を構成する接続用基
板４０は、半導体チップ４２，４４と同様に単結晶シリ
コン４６を基材としており、その表面４８および裏面５
０には接続用電極５２、５４が形成され、両者は金属配
線５６によって電気的導通が図られるようになってい
る。
板４０は、半導体チップ４２，４４と同様に単結晶シリ
コン４６を基材としており、その表面４８および裏面５
０には接続用電極５２、５４が形成され、両者は金属配
線５６によって電気的導通が図られるようになってい
る。
【００３０】すなわち接続用基板４０では半導体チップ
４２、４４と同様に接続用電極５２の下方には縦穴５８
が形成され、当該縦穴５８の天井部分となる接続用電極
５２から引き出された金属配線５６が裏面５０へと延長
され接続用電極５４に接続された形態となっている。
４２、４４と同様に接続用電極５２の下方には縦穴５８
が形成され、当該縦穴５８の天井部分となる接続用電極
５２から引き出された金属配線５６が裏面５０へと延長
され接続用電極５４に接続された形態となっている。
【００３１】このため接続用電極５２に半導体チップ４
２側を、そして接続用電極５４に半導体チップ４４側を
実装することにより、半導体チップ４２と半導体チップ
４４との間の電気的導通を、接続用基板４０を介して行
うことができる。このため電気的経路は最短となり、信
号伝達の遅延を最小限に抑えることで半導体チップの高
速化に対応させることができる。
２側を、そして接続用電極５４に半導体チップ４４側を
実装することにより、半導体チップ４２と半導体チップ
４４との間の電気的導通を、接続用基板４０を介して行
うことができる。このため電気的経路は最短となり、信
号伝達の遅延を最小限に抑えることで半導体チップの高
速化に対応させることができる。
【００３２】なお半導体チップ４２、４４の動作により
発熱が生じても、半導体チップ４２，４４および接続用
基板４０は同一の材料、すなわち単結晶シリコンで形成
されていることから熱膨張係数が等しくなる。このため
半導体モジュール３８の温度が上昇しても半導体チップ
４２，４４および接続用基板４０との間にストレスが生
じるのを防止することができる。
発熱が生じても、半導体チップ４２，４４および接続用
基板４０は同一の材料、すなわち単結晶シリコンで形成
されていることから熱膨張係数が等しくなる。このため
半導体モジュール３８の温度が上昇しても半導体チップ
４２，４４および接続用基板４０との間にストレスが生
じるのを防止することができる。
【００３３】図５は、半導体モジュール３８の組立手順
を示した断面説明図である。同図（１）に示すように、
接続用基板４０を所定の位置に設置した後は、同図
（２）に示すように上方から半導体チップ４２を降下さ
せ、当該半導体チップ４２の電極と、接続用基板４０の
表面４８に設けられた接続用電極５２とを突合せるよう
にすればよい。なお双方の接続については、本実施の形
態では異方性導電性接着剤を用いることとしたが、この
方法に限定されることもなくその他の方法として熱圧着
接続や半田接続あるいは超音波接続などに代表される方
法を用いるようにしてもよい。
を示した断面説明図である。同図（１）に示すように、
接続用基板４０を所定の位置に設置した後は、同図
（２）に示すように上方から半導体チップ４２を降下さ
せ、当該半導体チップ４２の電極と、接続用基板４０の
表面４８に設けられた接続用電極５２とを突合せるよう
にすればよい。なお双方の接続については、本実施の形
態では異方性導電性接着剤を用いることとしたが、この
方法に限定されることもなくその他の方法として熱圧着
接続や半田接続あるいは超音波接続などに代表される方
法を用いるようにしてもよい。
【００３４】そして同図（３）に示すように接続用基板
４０の表面４８に半導体チップ４２を実装した後は、前
記接続用基板４０の裏面５０側に半導体チップ４４を実
装すればよい。なお当該半導体チップ４４の実装は、半
導体チップ４２と同様の方法を用いるようにすればよ
い。なお本実施の形態においては、その実装手順を、半
導体チップ４２を最初に実装し、その後に半導体チップ
４４を実装するように説明を行ったが、この形態に限定
されることもなく、例えば半導体チップ４４を先に接続
用基板４０に実装したり、あるいは当該接続用基板４０
に対し同時に半導体チップ４２，４４を実装するように
してもよい。
４０の表面４８に半導体チップ４２を実装した後は、前
記接続用基板４０の裏面５０側に半導体チップ４４を実
装すればよい。なお当該半導体チップ４４の実装は、半
導体チップ４２と同様の方法を用いるようにすればよ
い。なお本実施の形態においては、その実装手順を、半
導体チップ４２を最初に実装し、その後に半導体チップ
４４を実装するように説明を行ったが、この形態に限定
されることもなく、例えば半導体チップ４４を先に接続
用基板４０に実装したり、あるいは当該接続用基板４０
に対し同時に半導体チップ４２，４４を実装するように
してもよい。
【００３５】図６は、半導体モジュール３８の変形例を
示す要部拡大図である。同図（１）に示すように半導体
チップ４２に実装されている他の半導体チップ６０にあ
らかじめ設けられた電極６２と接続用基板４０に設けら
れた接続用電極５２との間をボンディングワイヤ６４で
接続すれば、他の半導体チップ６０と接続用基板４０と
の間の電気的導通を半導体チップ４２を介さずに行うこ
とができる。このため他の半導体チップ６０において
は、直に駆動用電源ラインを接続用基板４０から得るこ
とができ、このため半導体チップ４２における配線パタ
ーンの自由度を増加させることができる。また電極６２
を接地用（ＧＮＤ）の端子とし電位の安定を図るように
したり、あるいは信号の送受をなす外部接続用の端子と
して用いるようにしてもよい。
示す要部拡大図である。同図（１）に示すように半導体
チップ４２に実装されている他の半導体チップ６０にあ
らかじめ設けられた電極６２と接続用基板４０に設けら
れた接続用電極５２との間をボンディングワイヤ６４で
接続すれば、他の半導体チップ６０と接続用基板４０と
の間の電気的導通を半導体チップ４２を介さずに行うこ
とができる。このため他の半導体チップ６０において
は、直に駆動用電源ラインを接続用基板４０から得るこ
とができ、このため半導体チップ４２における配線パタ
ーンの自由度を増加させることができる。また電極６２
を接地用（ＧＮＤ）の端子とし電位の安定を図るように
したり、あるいは信号の送受をなす外部接続用の端子と
して用いるようにしてもよい。
【００３６】また同図（２）に示すように、他の半導体
チップ６０の上面に電極６２が無い場合には、半導体チ
ップ４２の表面電極と接続用基板４０の接続用電極５２
との間をボンディングワイヤ６４を用いて接続すればよ
い。
チップ６０の上面に電極６２が無い場合には、半導体チ
ップ４２の表面電極と接続用基板４０の接続用電極５２
との間をボンディングワイヤ６４を用いて接続すればよ
い。
【００３７】図７は、半導体モジュール３８の変形例の
組立手順を示した断面説明図である。同図（１）に示す
ように、接続用基板４０を所定の位置に設置した後は、
同図（２）に示すように上方から半導体チップ４２を降
下させ、当該半導体チップ４２の電極と、接続用基板４
０の表面４８に設けられた接続用電極５２とを突合せ
る。そして接続用基板４０と半導体チップ４２との接続
を行った後は、同図（３）に示すようにボンディングツ
ール６６を用いてボンディングワイヤ６４を電極６２と
接続用電極５２とを接続すればよい。
組立手順を示した断面説明図である。同図（１）に示す
ように、接続用基板４０を所定の位置に設置した後は、
同図（２）に示すように上方から半導体チップ４２を降
下させ、当該半導体チップ４２の電極と、接続用基板４
０の表面４８に設けられた接続用電極５２とを突合せ
る。そして接続用基板４０と半導体チップ４２との接続
を行った後は、同図（３）に示すようにボンディングツ
ール６６を用いてボンディングワイヤ６４を電極６２と
接続用電極５２とを接続すればよい。
【００３８】図８は、半導体モジュールの第２の形態を
示す断面説明図である。同図に示すように、半導体モジ
ュール６８は、接続用基板７０の表面７２に第１半導体
チップ７４と第２半導体チップ７６とを積層させた形態
となっている。
示す断面説明図である。同図に示すように、半導体モジ
ュール６８は、接続用基板７０の表面７２に第１半導体
チップ７４と第２半導体チップ７６とを積層させた形態
となっている。
【００３９】単結晶シリコン６９を基材とする接続用基
板７０の表面７２には、一対の第１突起７８が形成さ
れ、これら一対の第１突起７８のさらに外側には当該第
１突起７８よりも高さが高く形成された第２突起８０が
形成されている。
板７０の表面７２には、一対の第１突起７８が形成さ
れ、これら一対の第１突起７８のさらに外側には当該第
１突起７８よりも高さが高く形成された第２突起８０が
形成されている。
【００４０】第１突起７８の頂上には第１接続用電極８
２が形成されており、当該第１接続用電極８２の間隔
は、第１半導体チップ７４に形成された第１電極８４と
突合せが可能なように設定されている。
２が形成されており、当該第１接続用電極８２の間隔
は、第１半導体チップ７４に形成された第１電極８４と
突合せが可能なように設定されている。
【００４１】一方、第２突起８０の頂上には第２接続用
電極８６が形成されており、当該第２接続用電極８６の
間隔は、第２半導体チップ７６に形成された第２電極８
８と突合せが可能なように設定されている。なお第２突
起の高さは、前記第１突起７８に第１半導体チップ７４
を実装した際の高さ（第１半導体チップ７４を含んだ高
さ）を超えるだけの高さに設定されており、第２突起８
０に第２半導体チップ７６を実装した際に、当該第２半
導体チップ７６と第１半導体チップ７４とが互いに干渉
しないようになっている。
電極８６が形成されており、当該第２接続用電極８６の
間隔は、第２半導体チップ７６に形成された第２電極８
８と突合せが可能なように設定されている。なお第２突
起の高さは、前記第１突起７８に第１半導体チップ７４
を実装した際の高さ（第１半導体チップ７４を含んだ高
さ）を超えるだけの高さに設定されており、第２突起８
０に第２半導体チップ７６を実装した際に、当該第２半
導体チップ７６と第１半導体チップ７４とが互いに干渉
しないようになっている。
【００４２】このように接続用基板７０の表面に第１突
起７８と第２突起８０とを設け、これら突起に第１半導
体チップ７４および第２半導体チップ７６を実装すれ
ば、半導体チップ同士を積層させることが可能になるの
で、接続用基板７０における実装面積の低減を図ること
が可能になる。なお半導体チップ同士を積層させたこと
から互いの信号経路が短くなり、信号の遅延化を防止で
きることはいうまでもない。
起７８と第２突起８０とを設け、これら突起に第１半導
体チップ７４および第２半導体チップ７６を実装すれ
ば、半導体チップ同士を積層させることが可能になるの
で、接続用基板７０における実装面積の低減を図ること
が可能になる。なお半導体チップ同士を積層させたこと
から互いの信号経路が短くなり、信号の遅延化を防止で
きることはいうまでもない。
【００４３】図９および図１０は、半導体モジュール６
８における接続用基板７０の製造過程を示す工程説明図
である。図９（１）に示すように、結晶方位面が（１０
０）面の単結晶シリコン６９の表面７２において第２突
起８０の頂上範囲に相当する位置にレジスト９０を塗布
する。そしてレジスト９０の塗布後は、その表面７２に
ＫＯＨ水溶液やエチレンジアミン水溶液等のエッチング
液を用いて異方性エッチングを行い、第２突起８０を形
成する。この状態を同図（２）に示す。そして第２突起
８０を形成した後は、同図（３）に示すように再度その
表面にレジスト９２を塗布し、ＫＯＨ水溶液やエチレン
ジアミン水溶液等のエッチング液を用いて異方性エッチ
ングを行う。なおレジスト９２の塗布範囲は、第２突起
８０および一対の第２突起８０の間に形成される第１突
起７８の頂上範囲となり、異方性エッチング終了後、す
なわち第１突起７８が形成された後の状態を同図（４）
に示す。
８における接続用基板７０の製造過程を示す工程説明図
である。図９（１）に示すように、結晶方位面が（１０
０）面の単結晶シリコン６９の表面７２において第２突
起８０の頂上範囲に相当する位置にレジスト９０を塗布
する。そしてレジスト９０の塗布後は、その表面７２に
ＫＯＨ水溶液やエチレンジアミン水溶液等のエッチング
液を用いて異方性エッチングを行い、第２突起８０を形
成する。この状態を同図（２）に示す。そして第２突起
８０を形成した後は、同図（３）に示すように再度その
表面にレジスト９２を塗布し、ＫＯＨ水溶液やエチレン
ジアミン水溶液等のエッチング液を用いて異方性エッチ
ングを行う。なおレジスト９２の塗布範囲は、第２突起
８０および一対の第２突起８０の間に形成される第１突
起７８の頂上範囲となり、異方性エッチング終了後、す
なわち第１突起７８が形成された後の状態を同図（４）
に示す。
【００４４】そして図１０（１）に示すように、表面７
２に塗布されたレジスト９２を除去した後は同図（２）
に示すように、第１接続用電極８２および第２接続用電
極８６を形成する。なおこれら接続用電極は、単結晶シ
リコン６９を圧力２〜５ｍＴｏｒｒ、温度１５０〜３０
０℃のアルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９
〜１２ｋＷの入力電力でスパッタを行い、これらのター
ゲットと同じ組成を有するアルミ層を表面７２に形成
し、その後エッチング処理を用いて形成すればよい。
２に塗布されたレジスト９２を除去した後は同図（２）
に示すように、第１接続用電極８２および第２接続用電
極８６を形成する。なおこれら接続用電極は、単結晶シ
リコン６９を圧力２〜５ｍＴｏｒｒ、温度１５０〜３０
０℃のアルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９
〜１２ｋＷの入力電力でスパッタを行い、これらのター
ゲットと同じ組成を有するアルミ層を表面７２に形成
し、その後エッチング処理を用いて形成すればよい。
【００４５】こうして第１接続用電極８２および第２接
続用電極８６を形成した後は、同図（３）に示すように
表面７２の上方より第１半導体チップ７４を電極８４と
第１接続用電極８２とを突き合わせるよう実装する。そ
して第１半導体チップ７４の実装後は、第２半導体チッ
プ７６を電極８８と第２接続用電極８６とを突き合わせ
るように実装する。この状態を同図（４）に示す。この
ように第１半導体チップ７４を覆うように第２半導体チ
ップ７６を実装すれば、接続用基板７０上での実装面積
の低減を図ることができる。
続用電極８６を形成した後は、同図（３）に示すように
表面７２の上方より第１半導体チップ７４を電極８４と
第１接続用電極８２とを突き合わせるよう実装する。そ
して第１半導体チップ７４の実装後は、第２半導体チッ
プ７６を電極８８と第２接続用電極８６とを突き合わせ
るように実装する。この状態を同図（４）に示す。この
ように第１半導体チップ７４を覆うように第２半導体チ
ップ７６を実装すれば、接続用基板７０上での実装面積
の低減を図ることができる。
【００４６】なお本実施の形態においては、単結晶シリ
コンの表面の結晶方位面を（１００）面として説明した
が、この形態に限定されることもなく、例えば単結晶シ
リコンの表面の結晶方位面を（１１０）面とし、その断
面が矩形型となるようにしてもよい。
コンの表面の結晶方位面を（１００）面として説明した
が、この形態に限定されることもなく、例えば単結晶シ
リコンの表面の結晶方位面を（１１０）面とし、その断
面が矩形型となるようにしてもよい。
【００４７】さらに本実施の形態で説明した半導体モジ
ュールを電子機器に用いることとすれば、信号経路の最
短化が図られた半導体モジュールが電子機器に適用され
るので信号遅延の少なく、動作信頼性が向上することは
いうまでもない。
ュールを電子機器に用いることとすれば、信号経路の最
短化が図られた半導体モジュールが電子機器に適用され
るので信号遅延の少なく、動作信頼性が向上することは
いうまでもない。
【００４８】
【発明の効果】以上説明したように本発明に係る半導体
チップの製造方法によれば、チップ本体の表面に電極を
形成した後、前記チップ本体の裏面から前記電極が露出
するまで縦穴を掘り下げ、前記縦穴内に露出した前記電
極から前記チップ本体の裏面へと金属配線を引き出した
ことから、信号伝達の遅延を防止することができ、半導
体チップの動作を安定させることができる。
チップの製造方法によれば、チップ本体の表面に電極を
形成した後、前記チップ本体の裏面から前記電極が露出
するまで縦穴を掘り下げ、前記縦穴内に露出した前記電
極から前記チップ本体の裏面へと金属配線を引き出した
ことから、信号伝達の遅延を防止することができ、半導
体チップの動作を安定させることができる。
【００４９】また本発明に係る半導体チップによれば、
表面に形成された電極と裏面から前記電極が露出するよ
う形成された縦穴とを有するとともにこの縦穴から裏面
に引き出された金属配線を有していることから、上記効
果と同様に信号伝達の遅延を防止することができ、半導
体チップの動作を安定させることができる。
表面に形成された電極と裏面から前記電極が露出するよ
う形成された縦穴とを有するとともにこの縦穴から裏面
に引き出された金属配線を有していることから、上記効
果と同様に信号伝達の遅延を防止することができ、半導
体チップの動作を安定させることができる。
【００５０】さらに本発明に係る半導体モジュールによ
れば、表裏面に接続用電極が設けられ当該接続用電極間
の導通をなす接続用基板と、当該接続用電極の表裏面に
配置されチップ本体の表面に形成された電極と前記チッ
プ本体の裏面から前記電極が露出するよう形成された縦
穴とを有するとともにこの縦穴から裏面に引き出された
金属配線に他の半導体チップが実装された半導体ユニッ
トとからなり、前記半導体ユニットの前記電極を前記接
続用電極に接続し、前記半導体ユニット間の接続をなし
たことから、接続用基板を挟んで対向する半導体チップ
間の信号伝達の遅延を防止することができ、半導体モジ
ュールの動作を安定させることができる。
れば、表裏面に接続用電極が設けられ当該接続用電極間
の導通をなす接続用基板と、当該接続用電極の表裏面に
配置されチップ本体の表面に形成された電極と前記チッ
プ本体の裏面から前記電極が露出するよう形成された縦
穴とを有するとともにこの縦穴から裏面に引き出された
金属配線に他の半導体チップが実装された半導体ユニッ
トとからなり、前記半導体ユニットの前記電極を前記接
続用電極に接続し、前記半導体ユニット間の接続をなし
たことから、接続用基板を挟んで対向する半導体チップ
間の信号伝達の遅延を防止することができ、半導体モジ
ュールの動作を安定させることができる。
【００５１】また本発明に係る半導体モジュールによれ
ば、表面に形成された電極と裏面から前記電極が露出す
るよう形成された縦穴とを有するとともにこの縦穴から
裏面に引き出された金属配線に他の半導体チップが実装
された半導体チップと、この半導体チップの前記電極と
突合せ接続される接続用電極を有した接続用基板とから
なり、前記他の半導体チップと前記接続用電極とを結線
する結線用ワイヤが設けられていることから、上記効果
に加え、半導体チップを介さずに他の半導体チップと接
続用基板との間の接続を行うことから、半導体チップ上
の配線の制約を緩和させることができる。
ば、表面に形成された電極と裏面から前記電極が露出す
るよう形成された縦穴とを有するとともにこの縦穴から
裏面に引き出された金属配線に他の半導体チップが実装
された半導体チップと、この半導体チップの前記電極と
突合せ接続される接続用電極を有した接続用基板とから
なり、前記他の半導体チップと前記接続用電極とを結線
する結線用ワイヤが設けられていることから、上記効果
に加え、半導体チップを介さずに他の半導体チップと接
続用基板との間の接続を行うことから、半導体チップ上
の配線の制約を緩和させることができる。
【００５２】さらに本発明に係る半導体モジュールによ
れば、頂上に第１接続用電極が設けられた第１突起と、
当該第１突起の設置領域の外方に位置するとともに前記
第１突起より高く形成されその頂上に第２接続用電極が
設けられた第２突起とを有する接続用基板と、第１突起
に形成された第１接続用電極に実装される第１半導体チ
ップと、第２突起に形成された第２接続用電極に実装さ
れ前記第１半導体チップと積層形態をなす第２半導体チ
ップとを有したことから、上記信号の遅延防止が図れる
ことに加え、実装面積の低減を図れることができる。
れば、頂上に第１接続用電極が設けられた第１突起と、
当該第１突起の設置領域の外方に位置するとともに前記
第１突起より高く形成されその頂上に第２接続用電極が
設けられた第２突起とを有する接続用基板と、第１突起
に形成された第１接続用電極に実装される第１半導体チ
ップと、第２突起に形成された第２接続用電極に実装さ
れ前記第１半導体チップと積層形態をなす第２半導体チ
ップとを有したことから、上記信号の遅延防止が図れる
ことに加え、実装面積の低減を図れることができる。
【００５３】そして本発明に係る半導体モジュールによ
れば、請求項２に記載の半導体チップを接続用基板に実
装したことから、金属配線に実装された他の半導体チッ
プとの信号伝達が最短で行われるとともに、接続用基板
との信号伝達も最短で行うことができる。
れば、請求項２に記載の半導体チップを接続用基板に実
装したことから、金属配線に実装された他の半導体チッ
プとの信号伝達が最短で行われるとともに、接続用基板
との信号伝達も最短で行うことができる。
【００５４】また本発明に係る電子機器によれば、請求
項３乃至請求項７に記載の半導体モジュールを実装した
ことから、電子機器においても、信号遅延の影響を少な
くすることができ、もって電子機器の正確な動作を行う
ことができる。
項３乃至請求項７に記載の半導体モジュールを実装した
ことから、電子機器においても、信号遅延の影響を少な
くすることができ、もって電子機器の正確な動作を行う
ことができる。
【図１】本実施の形態に係る半導体チップの構造を示す
断面説明図である。
断面説明図である。
【図２】半導体チップ１０の製造過程を示す工程説明図
である。
である。
【図３】半導体チップ１０の製造過程を示す工程説明図
である。
である。
【図４】半導体モジュールの第１の形態を示す断面説明
図である。
図である。
【図５】半導体モジュール３８の組立手順を示した断面
説明図である。
説明図である。
【図６】半導体モジュール３８の変形例を示す要部拡大
図である。
図である。
【図７】半導体モジュール３８の変形例の組立手順を示
した断面説明図である。
した断面説明図である。
【図８】半導体モジュールの第２の形態を示す断面説明
図である。
図である。
【図９】半導体モジュール６８における接続用基板７０
の製造過程を示す工程説明図である。
の製造過程を示す工程説明図である。
【図１０】半導体モジュール６８における接続用基板７
０の製造過程を示す工程説明図である。
０の製造過程を示す工程説明図である。
１０ 半導体チップ １２ 単結晶シリコン １４ 表面 １６ 電極 １８ タングステン ２０ アルミ ２２ 裏面 ２４ 縦穴 ２６ 斜面 ２８ 絶縁膜 ３０ 金属配線 ３２ 他の半導体チップ ３４ 金属膜 ３６ レジスト ３８ 半導体モジュール ４０ 接続用基板 ４２ 半導体チップ ４４ 半導体チップ ４６ 単結晶シリコン ４８ 表面 ５０ 裏面 ５２ 接続用電極 ５４ 接続用電極 ５６ 金属配線 ５８ 縦穴 ６０ 他の半導体チップ ６２ 電極 ６４ ボンディングワイヤ ６６ ボンディングツール ６８ 半導体モジュール ６９ 単結晶シリコン ７０ 接続用基板 ７２ 表面 ７４ 第１半導体チップ ７６ 第２半導体チップ ７８ 第１突起 ８０ 第２突起 ８２ 第１接続用電極 ８４ 第１電極 ８６ 第２接続用電極 ８８ 第２電極 ９０ レジスト ９２ レジスト
Claims (9)
- 【請求項１】 チップ本体の表面に電極を形成した後、
前記チップ本体の裏面から前記電極が露出するまで縦穴
を掘り下げ、前記縦穴内に露出した前記電極から前記チ
ップ本体の裏面へと金属配線を引き出したことを特徴と
する半導体チップの製造方法。 - 【請求項２】 表面に形成された電極と裏面から前記電
極が露出するよう形成された縦穴とを有するとともにこ
の縦穴から裏面に引き出された金属配線を有しているこ
とを特徴とする半導体チップ。 - 【請求項３】 表裏面に接続用電極が設けられ当該接続
用電極間の導通をなす接続用基板と、当該接続用電極の
表裏面に配置されチップ本体の表面に形成された電極と
前記チップ本体の裏面から前記電極が露出するよう形成
された縦穴とを有するとともにこの縦穴から裏面に引き
出された金属配線に他の半導体チップが実装された半導
体ユニットとからなり、前記半導体ユニットの前記電極
を前記接続用電極に接続し、前記半導体ユニット間の接
続をなしたことを特徴とする半導体モジュール。 - 【請求項４】 前記半導体チップと前記接続用基板とは
同一材料であることを特徴とする請求項３に記載の半導
体モジュール。 - 【請求項５】 前記接続用基板は、半導体チップである
ことを特徴とする請求項３または請求項４に記載の半導
体モジュール。 - 【請求項６】 表面に形成された電極と裏面から前記電
極が露出するよう形成された縦穴とを有するとともにこ
の縦穴から裏面に引き出された金属配線に他の半導体チ
ップが実装された半導体チップと、この半導体チップの
前記電極と突合せ接続される接続用電極を有した接続用
基板とからなり、前記他の半導体チップと前記接続用電
極とを結線する結線用ワイヤが設けられていることを特
徴とする半導体モジュール。 - 【請求項７】 頂上に第１接続用電極が設けられた第１
突起と、当該第１突起の設置領域の外方に位置するとと
もに前記第１突起より高く形成されその頂上に第２接続
用電極が設けられた第２突起とを有する接続用基板と、
第１突起に形成された第１接続用電極に実装される第１
半導体チップと、第２突起に形成された第２接続用電極
に実装され前記第１半導体チップと積層形態をなす第２
半導体チップとを有したことを特徴とする半導体モジュ
ール。 - 【請求項８】 請求項２に記載の半導体チップを接続用
基板に実装したことを特徴とする半導体モジュール。 - 【請求項９】 請求項３乃至請求項８のいずれかに記載
の半導体モジュールを実装したことを特徴とする電子機
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37118899A JP3858545B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体モジュール及び電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37118899A JP3858545B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体モジュール及び電子機器 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006139218A Division JP4201016B2 (ja) | 2006-05-18 | 2006-05-18 | 半導体モジュール及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189414A true JP2001189414A (ja) | 2001-07-10 |
| JP3858545B2 JP3858545B2 (ja) | 2006-12-13 |
Family
ID=18498296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37118899A Expired - Lifetime JP3858545B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体モジュール及び電子機器 |
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| JP (1) | JP3858545B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153269A (ja) * | 2002-10-31 | 2004-05-27 | Hewlett-Packard Development Co Lp | 基板貫通の相互接続部を形成する方法 |
| JP2005235858A (ja) * | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005235860A (ja) * | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005276877A (ja) * | 2004-03-23 | 2005-10-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2007305960A (ja) * | 2006-04-14 | 2007-11-22 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2009094540A (ja) * | 2001-08-24 | 2009-04-30 | Schott Ag | コンタクトを形成するための方法およびプリント回路パッケージ |
| US7527356B2 (en) | 2005-03-09 | 2009-05-05 | Seiko Epson Corporation | Device package structure, device packaging method, liquid drop ejection method, connector, and semiconductor device |
| US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7795115B2 (en) | 2005-12-28 | 2010-09-14 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
| US8105856B2 (en) | 2002-04-23 | 2012-01-31 | Semiconductor Components Industries, Llc | Method of manufacturing semiconductor device with wiring on side surface thereof |
| WO2014132617A1 (en) * | 2013-02-26 | 2014-09-04 | Seiko Epson Corporation | Wiring structure, method of manufacturing wiring structure, liquid droplet ejecting head, and liquid droplet ejecting apparatus |
| US9254653B2 (en) | 2013-02-26 | 2016-02-09 | Seiko Epson Corporation | Wiring structure, method of manufacturing wiring structure, liquid droplet ejecting head, and liquid droplet ejecting apparatus |
-
1999
- 1999-12-27 JP JP37118899A patent/JP3858545B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094540A (ja) * | 2001-08-24 | 2009-04-30 | Schott Ag | コンタクトを形成するための方法およびプリント回路パッケージ |
| US8105856B2 (en) | 2002-04-23 | 2012-01-31 | Semiconductor Components Industries, Llc | Method of manufacturing semiconductor device with wiring on side surface thereof |
| US7719102B2 (en) | 2002-06-18 | 2010-05-18 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7662670B2 (en) | 2002-10-30 | 2010-02-16 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| JP2011187992A (ja) * | 2002-10-31 | 2011-09-22 | Samsung Electronics Co Ltd | 基板貫通の相互接続部を形成する方法 |
| JP2004153269A (ja) * | 2002-10-31 | 2004-05-27 | Hewlett-Packard Development Co Lp | 基板貫通の相互接続部を形成する方法 |
| US7919875B2 (en) | 2003-08-06 | 2011-04-05 | Sanyo Electric Co., Ltd. | Semiconductor device with recess portion over pad electrode |
| EP1564806B1 (en) * | 2004-02-17 | 2016-12-14 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2005235860A (ja) * | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005235858A (ja) * | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005276877A (ja) * | 2004-03-23 | 2005-10-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7527356B2 (en) | 2005-03-09 | 2009-05-05 | Seiko Epson Corporation | Device package structure, device packaging method, liquid drop ejection method, connector, and semiconductor device |
| US7795115B2 (en) | 2005-12-28 | 2010-09-14 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP2007305960A (ja) * | 2006-04-14 | 2007-11-22 | Sharp Corp | 半導体装置およびその製造方法 |
| WO2014132617A1 (en) * | 2013-02-26 | 2014-09-04 | Seiko Epson Corporation | Wiring structure, method of manufacturing wiring structure, liquid droplet ejecting head, and liquid droplet ejecting apparatus |
| US9254653B2 (en) | 2013-02-26 | 2016-02-09 | Seiko Epson Corporation | Wiring structure, method of manufacturing wiring structure, liquid droplet ejecting head, and liquid droplet ejecting apparatus |
| US9579892B2 (en) | 2013-02-26 | 2017-02-28 | Seiko Epson Corporation | Wiring structure, method of manufacturing wiring structure, liquid droplet ejecting head, and liquid droplet ejecting apparatus |
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