JP2001291822A - 半導体チップの製造方法および半導体装置の製造方法、半導体チップ、半導体装置、接続用基板、電子機器 - Google Patents
半導体チップの製造方法および半導体装置の製造方法、半導体チップ、半導体装置、接続用基板、電子機器Info
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Abstract
(57)【要約】
【課題】 ワイヤを用いずに積層した半導体チップを電
気的に接続する半導体チップの製造方法および半導体装
置の製造方法、半導体チップ、半導体装置、接続用基
板、電子機器を提供する。 【解決手段】 表面１６に電極１８を形成した後、背面
２４から電極１８におけるタングステン２０が露出する
よう縦穴２６を形成する。そして第２半導体チップ１４
の表面３１にエッチングにて突起３０を形成した後、こ
の突起３０の頂上部に突合せ用電極３２を形成する。こ
こで突合せ電極３２が電極１８に接触するよう第１半導
体チップ１２と第２半導体チップ１４とを重ね合わすよ
うにすれば、電極間の経路を短くすることで信号遅延を
防止することができる。また重ね合わせる半導体チップ
の面積に制限が無く、同一面積の半導体チップを積層さ
せることができ、このため半導体装置１０の小型化を達
成することができる。
気的に接続する半導体チップの製造方法および半導体装
置の製造方法、半導体チップ、半導体装置、接続用基
板、電子機器を提供する。 【解決手段】 表面１６に電極１８を形成した後、背面
２４から電極１８におけるタングステン２０が露出する
よう縦穴２６を形成する。そして第２半導体チップ１４
の表面３１にエッチングにて突起３０を形成した後、こ
の突起３０の頂上部に突合せ用電極３２を形成する。こ
こで突合せ電極３２が電極１８に接触するよう第１半導
体チップ１２と第２半導体チップ１４とを重ね合わすよ
うにすれば、電極間の経路を短くすることで信号遅延を
防止することができる。また重ね合わせる半導体チップ
の面積に制限が無く、同一面積の半導体チップを積層さ
せることができ、このため半導体装置１０の小型化を達
成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの製
造方法および半導体装置の製造方法、半導体チップ、半
導体装置、接続用基板、電子機器に係り、特に電気信号
の遅延防止と小型化を図る半導体チップの製造方法およ
び半導体装置の製造方法、半導体チップ、半導体装置、
接続用基板、電子機器に関する。
造方法および半導体装置の製造方法、半導体チップ、半
導体装置、接続用基板、電子機器に係り、特に電気信号
の遅延防止と小型化を図る半導体チップの製造方法およ
び半導体装置の製造方法、半導体チップ、半導体装置、
接続用基板、電子機器に関する。
【０００２】
【従来の技術】近年、電子機器の高性能化、小型化に伴
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージとすることにより、半導体装
置の高機能化と小型化とが図られている。そして、マル
チチップパッケージには、複数の半導体チップを平面的
に並べたものと、複数の半導体チップを厚み方向に積層
したものとがある。半導体チップを平面的に並べたマル
チチップパッケージは、広い実装面積を必要とするた
め、電子機器の小型化への寄与が小さい。このため、半
導体チップを積層したスタックドＭＣＰの開発が盛んに
行われている。
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージとすることにより、半導体装
置の高機能化と小型化とが図られている。そして、マル
チチップパッケージには、複数の半導体チップを平面的
に並べたものと、複数の半導体チップを厚み方向に積層
したものとがある。半導体チップを平面的に並べたマル
チチップパッケージは、広い実装面積を必要とするた
め、電子機器の小型化への寄与が小さい。このため、半
導体チップを積層したスタックドＭＣＰの開発が盛んに
行われている。
【０００３】
【発明が解決しようとする課題】従来のスタックドＭＣ
Ｐは、例えば特開平６−３７２５０号公報に記載されて
いるように、積層した半導体チップを相互に電気的に接
続する場合、各半導体チップの周縁部に端子部を形成
し、各チップの端子間をワイヤによって接続している。
このため、半導体チップ相互の電気的接続が煩雑となる
ばかりでなく、積層する半導体チップは、上にいくほど
サイズを小さくしなければならず、集積効率、実装効率
が低下する。また、半導体チップの集積度が向上する
と、ワイヤ間の間隔が小さくなってワイヤ間で短絡を生
ずるおそれがある。
Ｐは、例えば特開平６−３７２５０号公報に記載されて
いるように、積層した半導体チップを相互に電気的に接
続する場合、各半導体チップの周縁部に端子部を形成
し、各チップの端子間をワイヤによって接続している。
このため、半導体チップ相互の電気的接続が煩雑となる
ばかりでなく、積層する半導体チップは、上にいくほど
サイズを小さくしなければならず、集積効率、実装効率
が低下する。また、半導体チップの集積度が向上する
と、ワイヤ間の間隔が小さくなってワイヤ間で短絡を生
ずるおそれがある。
【０００４】さらに、従来のスタックドＭＣＰにおいて
は、積層した半導体チップを接着剤によって相互に接合
するようにしており、接着剤の塗布などを必要として工
程が煩雑となる。
は、積層した半導体チップを接着剤によって相互に接合
するようにしており、接着剤の塗布などを必要として工
程が煩雑となる。
【０００５】本発明は、前記従来技術の欠点を解消する
ためになされたもので、ワイヤを用いずに積層した半導
体チップを相互に電気的に接続することを目的としてい
る。
ためになされたもので、ワイヤを用いずに積層した半導
体チップを相互に電気的に接続することを目的としてい
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る半導体チップの製造方法は、半導体
チップの表面に電極を形成した後、前記半導体チップの
背面から前記電極が露出するまで縦穴の掘り下げを行っ
たことを特徴としている。請求項１に係る半導体チップ
の製造方法によれば、第１半導体チップに形成された縦
穴に導電部材を挿入させ、当該導電部材を電極に接触さ
せることで、両者の導通が図れることとなり電極間の経
路を短くすることで信号遅延を防止することができる。
に、請求項１に係る半導体チップの製造方法は、半導体
チップの表面に電極を形成した後、前記半導体チップの
背面から前記電極が露出するまで縦穴の掘り下げを行っ
たことを特徴としている。請求項１に係る半導体チップ
の製造方法によれば、第１半導体チップに形成された縦
穴に導電部材を挿入させ、当該導電部材を電極に接触さ
せることで、両者の導通が図れることとなり電極間の経
路を短くすることで信号遅延を防止することができる。
【０００７】請求項２に係る半導体チップの製造方法
は、第１半導体チップの表面に電極を形成した後、前記
第１半導体チップの背面から前記電極が露出するまで縦
穴の掘り下げを行うとともに、第２半導体チップの表面
にエッチングにて突起を形成した後、この突起の頂上部
に突合せ用電極を形成し、当該突合せ電極が前記電極に
接触するよう前記第１半導体チップと前記第２半導体チ
ップとを重ね合わせたことを特徴としている。請求項２
に記載の半導体チップの製造方法によれば、第１半導体
チップに形成された縦穴に、第２半導体チップの表面に
形成された突起を挿入することで、当該突起の頂上部
（先端）に形成された突合せ用電極を、電極に接触させ
ることができる。このように第１半導体チップと第２半
導体チップとを重ねることで電極と突合せ用電極との導
通を図ることが可能になり、電極間の経路を短くするこ
とで信号遅延を防止することができる。また重ね合わせ
る半導体チップの面積に制限が無いことから、同一面積
の半導体チップを積層させることができ、このため装置
本体の小型化を達成することができる。
は、第１半導体チップの表面に電極を形成した後、前記
第１半導体チップの背面から前記電極が露出するまで縦
穴の掘り下げを行うとともに、第２半導体チップの表面
にエッチングにて突起を形成した後、この突起の頂上部
に突合せ用電極を形成し、当該突合せ電極が前記電極に
接触するよう前記第１半導体チップと前記第２半導体チ
ップとを重ね合わせたことを特徴としている。請求項２
に記載の半導体チップの製造方法によれば、第１半導体
チップに形成された縦穴に、第２半導体チップの表面に
形成された突起を挿入することで、当該突起の頂上部
（先端）に形成された突合せ用電極を、電極に接触させ
ることができる。このように第１半導体チップと第２半
導体チップとを重ねることで電極と突合せ用電極との導
通を図ることが可能になり、電極間の経路を短くするこ
とで信号遅延を防止することができる。また重ね合わせ
る半導体チップの面積に制限が無いことから、同一面積
の半導体チップを積層させることができ、このため装置
本体の小型化を達成することができる。
【０００８】そして請求項３に係る半導体装置の製造方
法は、第１半導体チップの表面に金属膜を形成し、前記
第１半導体チップの背面に塗布されたレジストをマスク
として縦穴を陽極化成にて形成した後、前記金属膜を除
去するとともに前記第１半導体チップの表面に前記縦穴
を塞ぐよう電極を形成したことを特徴としている。請求
項３に記載の半導体装置の製造方法によれば、陽極化成
を縦穴の形成に用いるため、当該縦穴の形成のための時
間を（例えば、エッチング速度などと比較して）大幅に
短縮させることができる。
法は、第１半導体チップの表面に金属膜を形成し、前記
第１半導体チップの背面に塗布されたレジストをマスク
として縦穴を陽極化成にて形成した後、前記金属膜を除
去するとともに前記第１半導体チップの表面に前記縦穴
を塞ぐよう電極を形成したことを特徴としている。請求
項３に記載の半導体装置の製造方法によれば、陽極化成
を縦穴の形成に用いるため、当該縦穴の形成のための時
間を（例えば、エッチング速度などと比較して）大幅に
短縮させることができる。
【０００９】さらに請求項４に係る半導体装置の製造方
法は、前記縦穴を形成した後に、前記背面側から前記電
極に金属膜を形成させたことを特徴としている。請求項
４に記載の半導体装置の製造方法によれば、金属膜が前
記電極の保護をなすので、第１半導体チップと第２半導
体チップとを重ね合わせる際、突合せ用電極が電極に接
触し、当該電極に損傷が生じるのを防止することができ
る。
法は、前記縦穴を形成した後に、前記背面側から前記電
極に金属膜を形成させたことを特徴としている。請求項
４に記載の半導体装置の製造方法によれば、金属膜が前
記電極の保護をなすので、第１半導体チップと第２半導
体チップとを重ね合わせる際、突合せ用電極が電極に接
触し、当該電極に損傷が生じるのを防止することができ
る。
【００１０】また請求項５に係る半導体チップは、表面
に形成された電極と背面より前記電極が露出するよう形
成された縦穴とを有することを特徴としている。請求項
５に記載の半導体チップによれば、半導体チップに形成
された縦穴に導電部材を挿入させ、当該導電部材を電極
に接触させることで、両者の導通が図れることとなり電
極間の経路を短くすることで信号遅延を防止することが
できる。
に形成された電極と背面より前記電極が露出するよう形
成された縦穴とを有することを特徴としている。請求項
５に記載の半導体チップによれば、半導体チップに形成
された縦穴に導電部材を挿入させ、当該導電部材を電極
に接触させることで、両者の導通が図れることとなり電
極間の経路を短くすることで信号遅延を防止することが
できる。
【００１１】そして請求項６に係る半導体装置は、表面
に形成された電極と背面より前記電極が露出するよう形
成された縦穴とを有した第１半導体チップと、当該第１
半導体チップの前記縦穴に挿入される突起とこの突起上
に前記電極と接触する突合せ用電極とを有した第２半導
体チップとからなることを特徴としている。請求項６に
記載の半導体装置によれば、半導体チップ同士を積層さ
せるだけで双方の導通が図れることとなる。またチップ
の表裏面を介してでの接続となるので重ね合わせる半導
体チップの面積に制限が無く、同面積の半導体チップの
重ね合わせが可能になる。このように第１半導体チップ
と第２半導体チップとを重ねれば電極と突合せ用電極と
の導通を図ることが可能になり、電極間の経路を短くす
ることで信号遅延を防止することができる。また重ね合
わせる半導体チップの面積に制限が無いことから、同一
面積の半導体チップを積層させることができ、このため
装置本体の小型化を達成することができる。
に形成された電極と背面より前記電極が露出するよう形
成された縦穴とを有した第１半導体チップと、当該第１
半導体チップの前記縦穴に挿入される突起とこの突起上
に前記電極と接触する突合せ用電極とを有した第２半導
体チップとからなることを特徴としている。請求項６に
記載の半導体装置によれば、半導体チップ同士を積層さ
せるだけで双方の導通が図れることとなる。またチップ
の表裏面を介してでの接続となるので重ね合わせる半導
体チップの面積に制限が無く、同面積の半導体チップの
重ね合わせが可能になる。このように第１半導体チップ
と第２半導体チップとを重ねれば電極と突合せ用電極と
の導通を図ることが可能になり、電極間の経路を短くす
ることで信号遅延を防止することができる。また重ね合
わせる半導体チップの面積に制限が無いことから、同一
面積の半導体チップを積層させることができ、このため
装置本体の小型化を達成することができる。
【００１２】ここで請求項７に係る半導体装置は、前記
第１半導体チップおよび前記第２半導体チップの結晶方
位面は（１００）であることを特徴としている。請求項
７に記載の半導体装置によれば、両者の結晶方位を同一
にすることで、エッチングにより同一の断面形状が形成
されるので、隙間のない両者の噛み合わせ（重ね合わ
せ）が可能になる。また両者が同一材料であれば熱膨張
も一定になるので、周囲の温度に変化が生じても両者の
噛み合わせを確実に行うことができる。
第１半導体チップおよび前記第２半導体チップの結晶方
位面は（１００）であることを特徴としている。請求項
７に記載の半導体装置によれば、両者の結晶方位を同一
にすることで、エッチングにより同一の断面形状が形成
されるので、隙間のない両者の噛み合わせ（重ね合わ
せ）が可能になる。また両者が同一材料であれば熱膨張
も一定になるので、周囲の温度に変化が生じても両者の
噛み合わせを確実に行うことができる。
【００１３】また請求項８に係る半導体装置は、前記第
１半導体チップおよび前記第２半導体チップの結晶方位
面は（１１０）であることを特徴としている。請求項８
に記載の半導体装置によれば、請求項７に記載の半導体
装置と同様に、両者の結晶方位を同一にすることで、エ
ッチングにより同一の断面形状が形成されるので、隙間
のない両者の噛み合わせ（重ね合わせ）が可能になる。
また両者が同一材料であれば熱膨張も一定になるので、
周囲の温度に変化が生じても両者の噛み合わせを確実に
行うことができる。
１半導体チップおよび前記第２半導体チップの結晶方位
面は（１１０）であることを特徴としている。請求項８
に記載の半導体装置によれば、請求項７に記載の半導体
装置と同様に、両者の結晶方位を同一にすることで、エ
ッチングにより同一の断面形状が形成されるので、隙間
のない両者の噛み合わせ（重ね合わせ）が可能になる。
また両者が同一材料であれば熱膨張も一定になるので、
周囲の温度に変化が生じても両者の噛み合わせを確実に
行うことができる。
【００１４】さらに請求項９に係る半導体装置は、前記
電極の前記背面側に金属膜が密着形成され、この金属膜
を介して前記電極と前記突合せ用電極との接触をなした
ことを特徴としている。請求項９に記載の半導体装置に
よれば、第１半導体チップと第２半導体チップとを重ね
る際、突合せ用電極は、電極に直に接触せず金属膜を介
して接触するので電極に損傷が生じるのを防止すること
ができる。
電極の前記背面側に金属膜が密着形成され、この金属膜
を介して前記電極と前記突合せ用電極との接触をなした
ことを特徴としている。請求項９に記載の半導体装置に
よれば、第１半導体チップと第２半導体チップとを重ね
る際、突合せ用電極は、電極に直に接触せず金属膜を介
して接触するので電極に損傷が生じるのを防止すること
ができる。
【００１５】そして請求項１０に係る接続用基板は、請
求項６乃至請求項９のいずれかに記載の半導体装置を用
いたことを特徴としている。請求項１０に記載の接続用
基板によれば、電極間の経路を短くすることができると
ともに、集積効率、実装効率を高くすることができる半
導体装置を用いているため接続用基板本体も信号が遅延
することなく、また基板本体の小型化を達成することが
できる。
求項６乃至請求項９のいずれかに記載の半導体装置を用
いたことを特徴としている。請求項１０に記載の接続用
基板によれば、電極間の経路を短くすることができると
ともに、集積効率、実装効率を高くすることができる半
導体装置を用いているため接続用基板本体も信号が遅延
することなく、また基板本体の小型化を達成することが
できる。
【００１６】また請求項１１に記載の電子機器は、請求
項１０に記載の接続用基板を用いたことを特徴としてい
る。請求項１１に記載の電子機器によれば、信号が遅延
することなく、さらに小型化を達成することができる接
続用基板を有しているので、本電子機器においても、信
号の遅延防止と小型化とを達成することができる。
項１０に記載の接続用基板を用いたことを特徴としてい
る。請求項１１に記載の電子機器によれば、信号が遅延
することなく、さらに小型化を達成することができる接
続用基板を有しているので、本電子機器においても、信
号の遅延防止と小型化とを達成することができる。
【００１７】
【発明の実施の形態】以下に本発明に係る半導体チップ
の製造方法および半導体装置の製造方法、半導体チッ
プ、半導体装置、接続用基板、電子機器に好適な具体的
実施の形態について図面を参照して詳細に説明を行う。
の製造方法および半導体装置の製造方法、半導体チッ
プ、半導体装置、接続用基板、電子機器に好適な具体的
実施の形態について図面を参照して詳細に説明を行う。
【００１８】図３は、本実施の形態に係る第１半導体チ
ップと第２半導体チップの接続形態を示す断面説明図で
ある。同図（１）に示すように、本実施の形態に係る半
導体装置１０は、第１半導体チップ１２と第２半導体チ
ップ１４とからなり、これら半導体チップを積層させた
形態となっている。
ップと第２半導体チップの接続形態を示す断面説明図で
ある。同図（１）に示すように、本実施の形態に係る半
導体装置１０は、第１半導体チップ１２と第２半導体チ
ップ１４とからなり、これら半導体チップを積層させた
形態となっている。
【００１９】第１半導体チップ１２は単結晶シリコンを
基材としており、当該単結晶シリコンの表面の結晶方位
面は（１００）面となっている。そしてこの第１半導体
チップの表面１６に形成された絶縁層の下層には、図示
しないトランジスタやコンデンサあるいは抵抗などとい
った素子が形成されており、これら素子は、絶縁層に形
成されたスルーホールを介して表面１６に形成された金
属配線に接続され、当該金属配線の先端に形成される電
極１８と電気的導通を図れるようにしている。
基材としており、当該単結晶シリコンの表面の結晶方位
面は（１００）面となっている。そしてこの第１半導体
チップの表面１６に形成された絶縁層の下層には、図示
しないトランジスタやコンデンサあるいは抵抗などとい
った素子が形成されており、これら素子は、絶縁層に形
成されたスルーホールを介して表面１６に形成された金
属配線に接続され、当該金属配線の先端に形成される電
極１８と電気的導通を図れるようにしている。
【００２０】なお上述した電極１８は、タングステン２
０の上面にアルミ２２を形成した２層構造になってお
り、後述する縦穴をエッチングによって形成する際に、
タングステン２０によって電極１８自体の損傷を防止す
るようにしている。
０の上面にアルミ２２を形成した２層構造になってお
り、後述する縦穴をエッチングによって形成する際に、
タングステン２０によって電極１８自体の損傷を防止す
るようにしている。
【００２１】第１半導体チップ１２において、電極１８
が形成される反対側、すなわち背面２４には、縦穴２６
が形成される。そして当該縦穴２６の開口形状は正方形
となっており、その各縁辺からは背面２４に対し５４．
７４度の傾斜をなす斜面が形成されている。なお天井部
分には電極１８を構成するタングステン２０が露出して
おり、当該タングステン２０に導電部材を接触させるこ
とで表面１６側に形成された素子との導通を図れるよう
にしている。
が形成される反対側、すなわち背面２４には、縦穴２６
が形成される。そして当該縦穴２６の開口形状は正方形
となっており、その各縁辺からは背面２４に対し５４．
７４度の傾斜をなす斜面が形成されている。なお天井部
分には電極１８を構成するタングステン２０が露出して
おり、当該タングステン２０に導電部材を接触させるこ
とで表面１６側に形成された素子との導通を図れるよう
にしている。
【００２２】なお第１半導体チップ１２における背面２
４、および天井部分となる電極１８を除く縦穴２６範囲
には、テトラエトキシシラン（ＴＥＯＳ）等の絶縁膜
（ＳｉＯ2）２８が形成されており、導電部材が背面２
４等に接触しても短絡が生じるのを防止できるようにし
ている。
４、および天井部分となる電極１８を除く縦穴２６範囲
には、テトラエトキシシラン（ＴＥＯＳ）等の絶縁膜
（ＳｉＯ2）２８が形成されており、導電部材が背面２
４等に接触しても短絡が生じるのを防止できるようにし
ている。
【００２３】一方、半導体装置１０を構成する他方側の
第２半導体チップ１４も第１半導体チップ１２と同様に
単結晶シリコンを基材としており、当該単結晶シリコン
の表面の結晶方位面も、また第１半導体チップ１２と同
様に（１００）面となっている。
第２半導体チップ１４も第１半導体チップ１２と同様に
単結晶シリコンを基材としており、当該単結晶シリコン
の表面の結晶方位面も、また第１半導体チップ１２と同
様に（１００）面となっている。
【００２４】こうした第２半導体チップ１４の表面３１
には、前記縦穴２６と凹凸嵌合が可能な突起３０が形成
されており、当該突起３０の頂上部には、突合せ用電極
３２が形成されている。そして表面３１から突合せ用電
極３２までの高さは、第１半導体チップ１２の背面２４
から縦穴２６の天井となるタングステン２０までの高さ
と等しくなっており、第１半導体チップ１２と第２半導
体チップ１４とを重ね合わせた際にタングステン２０と
突合せ電極３２とが接触できるようになっている。なお
突合せ用電極３２からは金属配線３４が引き出されてお
り、第１半導体チップ１２の表面に形成された素子への
導通を図れるようにしている。
には、前記縦穴２６と凹凸嵌合が可能な突起３０が形成
されており、当該突起３０の頂上部には、突合せ用電極
３２が形成されている。そして表面３１から突合せ用電
極３２までの高さは、第１半導体チップ１２の背面２４
から縦穴２６の天井となるタングステン２０までの高さ
と等しくなっており、第１半導体チップ１２と第２半導
体チップ１４とを重ね合わせた際にタングステン２０と
突合せ電極３２とが接触できるようになっている。なお
突合せ用電極３２からは金属配線３４が引き出されてお
り、第１半導体チップ１２の表面に形成された素子への
導通を図れるようにしている。
【００２５】このように構成された第１半導体チップ１
２と第２半導体チップ１４とは、同図（２）に示すよう
に積み重ねられ、半導体装置１０を構成する。なお本実
施の形態では、第１半導体チップ１２と第２半導体チッ
プ１４との接続は導電性接着剤３６を用いることとし、
上下に加圧をなすことでタングステン２０と突合せ電極
３２との導通を図るようにしている。そしてこのように
構成された半導体装置１０では、第１半導体チップ１２
と第２半導体チップ１４との大きさに制限がないことか
ら、同一形状を用いることが可能となり、実装面積を有
効に活用することができる。また半導体チップ間の経路
を短くすることで信号遅延を防止することもできる。
２と第２半導体チップ１４とは、同図（２）に示すよう
に積み重ねられ、半導体装置１０を構成する。なお本実
施の形態では、第１半導体チップ１２と第２半導体チッ
プ１４との接続は導電性接着剤３６を用いることとし、
上下に加圧をなすことでタングステン２０と突合せ電極
３２との導通を図るようにしている。そしてこのように
構成された半導体装置１０では、第１半導体チップ１２
と第２半導体チップ１４との大きさに制限がないことか
ら、同一形状を用いることが可能となり、実装面積を有
効に活用することができる。また半導体チップ間の経路
を短くすることで信号遅延を防止することもできる。
【００２６】そして上述した半導体装置１０を実装した
接続用基板本体では、電極間の経路を短くすることがで
きるとともに、集積効率、実装効率を高くすることがで
きる半導体装置を用いているため接続用基板本体も信号
が遅延することなく、また基板本体の小型化を達成する
ことができる。
接続用基板本体では、電極間の経路を短くすることがで
きるとともに、集積効率、実装効率を高くすることがで
きる半導体装置を用いているため接続用基板本体も信号
が遅延することなく、また基板本体の小型化を達成する
ことができる。
【００２７】さらに接続用基板を備えた電子機器によれ
ば、信号が遅延することなく、さらに小型化を達成する
ことができる接続用基板を有しているので、本電子機器
においても、信号の遅延防止と小型化とを達成すること
ができる。
ば、信号が遅延することなく、さらに小型化を達成する
ことができる接続用基板を有しているので、本電子機器
においても、信号の遅延防止と小型化とを達成すること
ができる。
【００２８】図１は、本実施の形態に用いられる第１半
導体チップ１２の形成手順を示す工程説明図である。同
図（１）に示すように、表面の結晶方位面が（１００）
の単結晶シリコンには、図示しないトランジスタやコン
デンサあるいは抵抗などといった素子と電気的導通がな
される電極１８が形成される。
導体チップ１２の形成手順を示す工程説明図である。同
図（１）に示すように、表面の結晶方位面が（１００）
の単結晶シリコンには、図示しないトランジスタやコン
デンサあるいは抵抗などといった素子と電気的導通がな
される電極１８が形成される。
【００２９】電極１８を構成する手順は以下のようにな
る。すなわち電極１８は、タングステン２０とアルミ２
２との２層構造になっているが、タングステン２０の形
成手順は、まずスパッタリングによりＴｉ膜を７０〜２
００オングストローム、その上にＴｉＮ膜を反応性スパ
ッタリングにより３００〜１０００オングストローム形
成する。その後、六フッ化タングステン（ＷＦ6）を主
剤ガスとするプラズマＣＶＤを行い、表面１６を高融点
金属であるタングステンによって覆う。その後は、ＳＦ
6とＡｒとの混合ガスを用いたドライエッチングによっ
てタングステンをエッチバックし、余分なタングステン
を除去してタングステンを電極１８の範囲内にだけ残
し、電極１８の下層となるタングステン２０を形成す
る。なおこの余分なタングステンの除去は、エッチバッ
クによらずにＣＭＰによって行うようにしてもよい。
る。すなわち電極１８は、タングステン２０とアルミ２
２との２層構造になっているが、タングステン２０の形
成手順は、まずスパッタリングによりＴｉ膜を７０〜２
００オングストローム、その上にＴｉＮ膜を反応性スパ
ッタリングにより３００〜１０００オングストローム形
成する。その後、六フッ化タングステン（ＷＦ6）を主
剤ガスとするプラズマＣＶＤを行い、表面１６を高融点
金属であるタングステンによって覆う。その後は、ＳＦ
6とＡｒとの混合ガスを用いたドライエッチングによっ
てタングステンをエッチバックし、余分なタングステン
を除去してタングステンを電極１８の範囲内にだけ残
し、電極１８の下層となるタングステン２０を形成す
る。なおこの余分なタングステンの除去は、エッチバッ
クによらずにＣＭＰによって行うようにしてもよい。
【００３０】こうしてタングステン２０を形成した後
は、単結晶シリコンウェハ自体を圧力２〜５ｍＴｏｒ
ｒ、温度１５０〜３００℃のアルゴン雰囲気中に配置
し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどを
ターゲットとし、ＤＣ９〜１２ｋＷの入力電力でスパッ
タを行い、これらのターゲットと同じ組成を有するアル
ミ２２をタングステン２０の上層に形成すればよい。
は、単結晶シリコンウェハ自体を圧力２〜５ｍＴｏｒ
ｒ、温度１５０〜３００℃のアルゴン雰囲気中に配置
し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどを
ターゲットとし、ＤＣ９〜１２ｋＷの入力電力でスパッ
タを行い、これらのターゲットと同じ組成を有するアル
ミ２２をタングステン２０の上層に形成すればよい。
【００３１】第１半導体チップ１２に電極１８を形成し
た後は、その背面２４側よりＫＯＨ水溶液やエチレンジ
アミン水溶液等のエッチング液を用いて、異方性エッチ
ングを行い縦穴２６を形成する。なおこの縦穴２６の側
壁は背面２４すなわち（１００）面と５４．７４度をな
す斜面で形成される。そして背面２４における開口幅を
設定することで均一の角度を有した縦穴２６を形成する
ことができる。なお異方性エッチングが進行していく
と、エッチング液が電極１８に達するが、ここで当該電
極１８はタングステン２０とアルミ２２の２層構造にな
っており、タングステン２０は前記エッチング液に浸食
されないことから、縦穴２６ではその天井に電極１８を
構成するタングステン２０が露出した形態となる。エッ
チング終了の形態を同図（２）に示す。
た後は、その背面２４側よりＫＯＨ水溶液やエチレンジ
アミン水溶液等のエッチング液を用いて、異方性エッチ
ングを行い縦穴２６を形成する。なおこの縦穴２６の側
壁は背面２４すなわち（１００）面と５４．７４度をな
す斜面で形成される。そして背面２４における開口幅を
設定することで均一の角度を有した縦穴２６を形成する
ことができる。なお異方性エッチングが進行していく
と、エッチング液が電極１８に達するが、ここで当該電
極１８はタングステン２０とアルミ２２の２層構造にな
っており、タングステン２０は前記エッチング液に浸食
されないことから、縦穴２６ではその天井に電極１８を
構成するタングステン２０が露出した形態となる。エッ
チング終了の形態を同図（２）に示す。
【００３２】そしてエッチング終了後は、同図（３）に
示すように背面側からテトラエトキシシラン（ＴＥＯ
Ｓ）を用いた熱ＣＶＤにて絶縁膜（ＳｉＯ2）２８を形
成すればよい。このように第１半導体チップ１２の背面
２４に絶縁膜２８を形成したことから、導電部材が背面
２４等に接触しても短絡が生じるのを防止することがで
きる。
示すように背面側からテトラエトキシシラン（ＴＥＯ
Ｓ）を用いた熱ＣＶＤにて絶縁膜（ＳｉＯ2）２８を形
成すればよい。このように第１半導体チップ１２の背面
２４に絶縁膜２８を形成したことから、導電部材が背面
２４等に接触しても短絡が生じるのを防止することがで
きる。
【００３３】その後は、同図（４）に示すように縦穴２
６における天井部、すなわちタングステン２０が露出す
るように当該タングステン２０にかかる絶縁膜２８の除
去をフォトレジスト工程等を経て行うようにすればよ
い。
６における天井部、すなわちタングステン２０が露出す
るように当該タングステン２０にかかる絶縁膜２８の除
去をフォトレジスト工程等を経て行うようにすればよ
い。
【００３４】図２は、本実施の形態に用いられる第２半
導体チップ１４の形成手順を示す工程説明図である。同
図（１）に示すように、第１半導体チップ１２同様、表
面の結晶方位面が（１００）の単結晶シリコンが基材と
して用いられる。
導体チップ１４の形成手順を示す工程説明図である。同
図（１）に示すように、第１半導体チップ１２同様、表
面の結晶方位面が（１００）の単結晶シリコンが基材と
して用いられる。
【００３５】そして同図（２）に示すように、その表面
３１における突起３０の頂上部に相当する範囲にレジス
ト３８を塗布し、ＫＯＨ水溶液やエチレンジアミン水溶
液等のエッチング液を用いた異方性エッチングを行う。
３１における突起３０の頂上部に相当する範囲にレジス
ト３８を塗布し、ＫＯＨ水溶液やエチレンジアミン水溶
液等のエッチング液を用いた異方性エッチングを行う。
【００３６】同図（３）は、異方性エッチング終了後の
形態を示す、同図（３）に示すようにレジスト３８を塗
布した状態で異方性エッチングを行えば、レジスト３８
が塗布された範囲以外の箇所が除去され、縦穴２６と凹
凸嵌合をなす突起３０が形成される。
形態を示す、同図（３）に示すようにレジスト３８を塗
布した状態で異方性エッチングを行えば、レジスト３８
が塗布された範囲以外の箇所が除去され、縦穴２６と凹
凸嵌合をなす突起３０が形成される。
【００３７】そして突起３０が形成された後はレジスト
３８を除去し、金属膜を堆積させるとともに、フォトレ
ジスト工程を経て、金属配線３４を形成する。そして当
該金属配線３４を形成した後は、単結晶シリコンウェハ
自体を圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃の
アルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１２
ｋＷの入力電力でスパッタを行い、これらのターゲット
と同じ組成を有するアルミからなる突合せ用電極３２を
形成すればよい。
３８を除去し、金属膜を堆積させるとともに、フォトレ
ジスト工程を経て、金属配線３４を形成する。そして当
該金属配線３４を形成した後は、単結晶シリコンウェハ
自体を圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃の
アルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１２
ｋＷの入力電力でスパッタを行い、これらのターゲット
と同じ組成を有するアルミからなる突合せ用電極３２を
形成すればよい。
【００３８】なお本実施の形態においては、第１半導体
チップ１２および第２半導体チップ１４に用いる単結晶
シリコンの表面の結晶方位面を（１００）としたが、こ
の結晶方位に限定されることもなく、結晶方位面を（１
１０）である単結晶シリコンを第１半導体チップ１２お
よび第２半導体チップ１４に用いるようにしてもよい。
図４は、結晶方位面を（１１０）である単結晶シリコン
を第１半導体チップ１２に用いた場合の製造工程図であ
るが、同図に示すように縦穴２６が斜面を有しない形状
となるだけで天井にタングステン２０が露出する同様の
縦穴２６を形成することができる。
チップ１２および第２半導体チップ１４に用いる単結晶
シリコンの表面の結晶方位面を（１００）としたが、こ
の結晶方位に限定されることもなく、結晶方位面を（１
１０）である単結晶シリコンを第１半導体チップ１２お
よび第２半導体チップ１４に用いるようにしてもよい。
図４は、結晶方位面を（１１０）である単結晶シリコン
を第１半導体チップ１２に用いた場合の製造工程図であ
るが、同図に示すように縦穴２６が斜面を有しない形状
となるだけで天井にタングステン２０が露出する同様の
縦穴２６を形成することができる。
【００３９】ところで図４において示した第１半導体チ
ップ１２における縦穴２６の形成は、異方性エッチング
で行うこととしたが他の方法を用いるようにしてもよ
い。図５は、Ｎ型の単結晶シリコンを基材とする第１半
導体チップ１２の縦穴２６形成を、陽極化成にて行う場
合の装置構成図である。
ップ１２における縦穴２６の形成は、異方性エッチング
で行うこととしたが他の方法を用いるようにしてもよ
い。図５は、Ｎ型の単結晶シリコンを基材とする第１半
導体チップ１２の縦穴２６形成を、陽極化成にて行う場
合の装置構成図である。
【００４０】同図に示すように陽極化成装置４０は、フ
ッ酸を充填可能とする容器４２と、前記容器４２の上方
に容器底面と対面するように設置された電極４６と、当
該電極４６の上部に設けられ容器底面を照射可能なラン
プ４８と、電極４６と容器底面に設置される第１半導体
チップ１２との間に印加をなす電源５０とで構成されて
いる。このような陽極化成装置４０に投入される第１半
導体チップ１２は、縦穴２６の形成範囲以外の部分に絶
縁膜５２が形成された形態となっている。そしてこの絶
縁膜５２が形成された第１半導体チップ１２を容器４２
の底面に置き、前記容器４２にフッ酸を導入する。その
後、前記絶縁膜５２が形成された表面にランプ４８によ
り照射を行うとともに、電源５０により電極４６と、第
１半導体チップ１２の電極となるプラチナ電極４４との
間に電圧を加える。このような動作を行うと、第１半導
体チップ１２の背面２４において、絶縁膜５２が覆って
いない部分、すなわち縦穴２６の形成領域が削れ、縦穴
２６が形成される。このように縦穴２６の形成に陽極化
成を用いることとすれば、エッチングによる縦穴２６形
成に対して、大幅に加工時間の短縮を行うことができ
る。
ッ酸を充填可能とする容器４２と、前記容器４２の上方
に容器底面と対面するように設置された電極４６と、当
該電極４６の上部に設けられ容器底面を照射可能なラン
プ４８と、電極４６と容器底面に設置される第１半導体
チップ１２との間に印加をなす電源５０とで構成されて
いる。このような陽極化成装置４０に投入される第１半
導体チップ１２は、縦穴２６の形成範囲以外の部分に絶
縁膜５２が形成された形態となっている。そしてこの絶
縁膜５２が形成された第１半導体チップ１２を容器４２
の底面に置き、前記容器４２にフッ酸を導入する。その
後、前記絶縁膜５２が形成された表面にランプ４８によ
り照射を行うとともに、電源５０により電極４６と、第
１半導体チップ１２の電極となるプラチナ電極４４との
間に電圧を加える。このような動作を行うと、第１半導
体チップ１２の背面２４において、絶縁膜５２が覆って
いない部分、すなわち縦穴２６の形成領域が削れ、縦穴
２６が形成される。このように縦穴２６の形成に陽極化
成を用いることとすれば、エッチングによる縦穴２６形
成に対して、大幅に加工時間の短縮を行うことができ
る。
【００４１】そして縦穴２６を形成した後は、プラチナ
電極４４を取り除き、新たにスパッタ等でアルミ製の電
極を形成するとともに、その背面２４から絶縁膜５２を
除去し、新たにテトラエトキシシラン（ＴＥＯＳ）等の
絶縁膜（ＳｉＯ2）２８を熱ＣＶＤなどで形成すればよ
い。
電極４４を取り除き、新たにスパッタ等でアルミ製の電
極を形成するとともに、その背面２４から絶縁膜５２を
除去し、新たにテトラエトキシシラン（ＴＥＯＳ）等の
絶縁膜（ＳｉＯ2）２８を熱ＣＶＤなどで形成すればよ
い。
【００４２】図６は、第１半導体チップにおいてその縦
穴２６内に金属膜を形成する手順を示した製造工程図で
ある。
穴２６内に金属膜を形成する手順を示した製造工程図で
ある。
【００４３】同図（１）は、第１半導体チップ１２に電
極１８と縦穴２６とを形成した後の断面図を示す。そし
て電極１８と縦穴２６とを形成した後は、同図（２）に
示すようにテトラエトキシシラン（ＴＥＯＳ）等の絶縁
膜（ＳｉＯ2）２８を熱ＣＶＤなどで形成する。そして
絶縁膜２８の形成後は、同図（３）に示すように縦穴２
６の内側に金属膜５４を形成すればよい。なおこの金属
膜５４の形成方法としては、第１半導体チップ１２自体
を、圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃のア
ルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１２ｋ
Ｗの入力電力でスパッタを行い、これらのターゲットと
同じ組成を有するアルミからなる金属膜５４を形成すれ
ばよい。そして金属膜５４が形成された第１半導体チッ
プ１２と第２半導体チップ１４とを積層させれば、第２
半導体チップ１４の突起３０に設けられた突合せ用電極
３２は金属膜５４に接触するので、この接触によって電
極１８に損傷が生じることがない。このためチップ同士
を積層する際に電極１８の保護が図ることができる。
極１８と縦穴２６とを形成した後の断面図を示す。そし
て電極１８と縦穴２６とを形成した後は、同図（２）に
示すようにテトラエトキシシラン（ＴＥＯＳ）等の絶縁
膜（ＳｉＯ2）２８を熱ＣＶＤなどで形成する。そして
絶縁膜２８の形成後は、同図（３）に示すように縦穴２
６の内側に金属膜５４を形成すればよい。なおこの金属
膜５４の形成方法としては、第１半導体チップ１２自体
を、圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃のア
ルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１２ｋ
Ｗの入力電力でスパッタを行い、これらのターゲットと
同じ組成を有するアルミからなる金属膜５４を形成すれ
ばよい。そして金属膜５４が形成された第１半導体チッ
プ１２と第２半導体チップ１４とを積層させれば、第２
半導体チップ１４の突起３０に設けられた突合せ用電極
３２は金属膜５４に接触するので、この接触によって電
極１８に損傷が生じることがない。このためチップ同士
を積層する際に電極１８の保護が図ることができる。
【００４４】
【発明の効果】以上説明したように本発明によれば、半
導体チップの表面に電極を形成した後、前記半導体チッ
プの背面から前記電極が露出するまで縦穴の掘り下げを
行ったことから、電気的経路の短縮をなすことができ、
このことから電気的信号の遅延を防止することができ
る。
導体チップの表面に電極を形成した後、前記半導体チッ
プの背面から前記電極が露出するまで縦穴の掘り下げを
行ったことから、電気的経路の短縮をなすことができ、
このことから電気的信号の遅延を防止することができ
る。
【００４５】そして第１半導体チップの表面に電極を形
成した後、前記第１半導体チップの背面から前記電極が
露出するまで縦穴の掘り下げを行うとともに、第２半導
体チップの表面にエッチングにて突起を形成した後、こ
の突起の頂上部に突合せ用電極を形成し、当該突合せ電
極が前記電極に接触するよう前記第１半導体チップと前
記第２半導体チップとを重ね合わせたことから、半導体
チップ間の電極の導通を確実に図ることができるととも
に、半導体チップの積層により信号経路の短縮化を図る
ことができ、信号の遅延を防止することができる。
成した後、前記第１半導体チップの背面から前記電極が
露出するまで縦穴の掘り下げを行うとともに、第２半導
体チップの表面にエッチングにて突起を形成した後、こ
の突起の頂上部に突合せ用電極を形成し、当該突合せ電
極が前記電極に接触するよう前記第１半導体チップと前
記第２半導体チップとを重ね合わせたことから、半導体
チップ間の電極の導通を確実に図ることができるととも
に、半導体チップの積層により信号経路の短縮化を図る
ことができ、信号の遅延を防止することができる。
【００４６】また第１半導体チップの表面に金属膜を形
成し、前記第１半導体チップの背面に塗布されたレジス
トをマスクとして縦穴を陽極化成にて形成した後、前記
金属膜を除去するとともに前記第１半導体チップの表面
に前記縦穴を塞ぐよう電極を形成したことから、陽極化
成を縦穴の形成に用いるため、当該縦穴の形成のための
時間を（例えば、エッチング速度などと比較して）大幅
に短縮させることができる。
成し、前記第１半導体チップの背面に塗布されたレジス
トをマスクとして縦穴を陽極化成にて形成した後、前記
金属膜を除去するとともに前記第１半導体チップの表面
に前記縦穴を塞ぐよう電極を形成したことから、陽極化
成を縦穴の形成に用いるため、当該縦穴の形成のための
時間を（例えば、エッチング速度などと比較して）大幅
に短縮させることができる。
【００４７】ところで表面に形成された電極と背面より
前記電極が露出するよう形成された縦穴とを有したこと
から、電気的経路の短縮をなすことができ、このことか
ら電気的信号の遅延を防止することができる。
前記電極が露出するよう形成された縦穴とを有したこと
から、電気的経路の短縮をなすことができ、このことか
ら電気的信号の遅延を防止することができる。
【００４８】また表面に形成された電極と背面より前記
電極が露出するよう形成された縦穴とを有した第１半導
体チップと、当該第１半導体チップの前記縦穴に挿入さ
れる突起とこの突起上に前記電極と接触する突合せ用電
極とを有した第２半導体チップとからなることから、上
記効果と同様に電極間の経路を短くすることができると
ともに、これら半導体チップが積層された装置本体の小
型化を達成することができる。
電極が露出するよう形成された縦穴とを有した第１半導
体チップと、当該第１半導体チップの前記縦穴に挿入さ
れる突起とこの突起上に前記電極と接触する突合せ用電
極とを有した第２半導体チップとからなることから、上
記効果と同様に電極間の経路を短くすることができると
ともに、これら半導体チップが積層された装置本体の小
型化を達成することができる。
【００４９】そして請求項６乃至請求項９のいずれかに
記載の半導体装置を用いた接続用基板では、電極間の経
路短縮による信号遅延防止と、接続用基板本体の小型化
を達成することができる。
記載の半導体装置を用いた接続用基板では、電極間の経
路短縮による信号遅延防止と、接続用基板本体の小型化
を達成することができる。
【００５０】さらに請求項１０に記載の接続用基板を用
いた電子機器においても、接続用基板の効果と同様に、
電極間の経路短縮による信号遅延防止と、接続用基板本
体の小型化を達成することができる。
いた電子機器においても、接続用基板の効果と同様に、
電極間の経路短縮による信号遅延防止と、接続用基板本
体の小型化を達成することができる。
【図１】本実施の形態に用いられる第１半導体チップ１
２の形成手順を示す工程説明図である。
２の形成手順を示す工程説明図である。
【図２】本実施の形態に用いられる第２半導体チップ１
４の形成手順を示す工程説明図である。
４の形成手順を示す工程説明図である。
【図３】本実施の形態に係る第１半導体チップと第２半
導体チップの接続形態を示す断面説明図である。
導体チップの接続形態を示す断面説明図である。
【図４】結晶方位を（１１０）面である単結晶シリコン
を第１半導体チップ１２に用いた場合の製造工程図であ
る
を第１半導体チップ１２に用いた場合の製造工程図であ
る
【図５】Ｎ型の単結晶シリコンを基材とする第１半導体
チップ１２の縦穴２６形成を、陽極化成にて行う場合の
装置構成図である。
チップ１２の縦穴２６形成を、陽極化成にて行う場合の
装置構成図である。
【図６】第１半導体チップにおいてその縦穴２６内に金
属膜を形成する手順を示した製造工程図である。
属膜を形成する手順を示した製造工程図である。
１０ 半導体装置 １２ 第１半導体チップ １４ 第２半導体チップ １６ 表面 １８ 電極 ２０ タングステン ２２ アルミ ２４ 背面 ２６ 縦穴 ２８ 絶縁膜 ３０ 突起 ３１ 表面 ３２ 突合せ用電極 ３４ 金属配線 ３６ 導電性接着剤 ３８ レジスト ４０ 陽極化成装置 ４２ 容器 ４４ プラチナ電極 ４６ 電極 ４８ ランプ ５０ 電源 ５２ 絶縁膜 ５４ 金属膜
Claims (11)
- 【請求項１】 半導体チップの表面に電極を形成した
後、前記半導体チップの背面から前記電極が露出するま
で縦穴の掘り下げを行ったことを特徴とする半導体チッ
プの製造方法。 - 【請求項２】 第１半導体チップの表面に電極を形成し
た後、前記第１半導体チップの背面から前記電極が露出
するまで縦穴の掘り下げを行うとともに、第２半導体チ
ップの表面にエッチングにて突起を形成した後、この突
起の頂上部に突合せ用電極を形成し、当該突合せ電極が
前記電極に接触するよう前記第１半導体チップと前記第
２半導体チップとを重ね合わせたことを特徴とする半導
体装置の製造方法。 - 【請求項３】 第１半導体チップの表面に金属膜を形成
し、前記第１半導体チップの背面に塗布されたレジスト
をマスクとして縦穴を陽極化成にて形成した後、前記金
属膜を除去するとともに前記第１半導体チップの表面に
前記縦穴を塞ぐよう電極を形成したことを特徴とする半
導体装置の製造方法。 - 【請求項４】 前記縦穴を形成した後に、前記背面側か
ら前記電極に金属膜を形成させたことを特徴とする請求
項２または請求項３に記載の半導体装置の製造方法。 - 【請求項５】 表面に形成された電極と背面より前記電
極が露出するよう形成された縦穴とを有した半導体チッ
プ。 - 【請求項６】 表面に形成された電極と背面より前記電
極が露出するよう形成された縦穴とを有した第１半導体
チップと、当該第１半導体チップの前記縦穴に挿入され
る突起とこの突起上に前記電極と接触する突合せ用電極
とを有した第２半導体チップとからなることを特徴とす
る半導体装置。 - 【請求項７】 前記第１半導体チップおよび前記第２半
導体チップの結晶方位面は（１００）であることを特徴
とする請求項６に記載の半導体装置。 - 【請求項８】 前記第１半導体チップおよび前記第２半
導体チップの結晶方位面は（１１０）であることを特徴
とする請求項６に記載の半導体装置。 - 【請求項９】 前記電極の前記背面側に金属膜が密着形
成され、この金属膜を介して前記電極と前記突合せ用電
極との接触をなしたことを特徴とする請求項６乃至請求
項８のいずれかに記載の半導体装置。 - 【請求項１０】 請求項６乃至請求項９のいずれかに記
載の半導体装置を用いたことを特徴とする接続用基板。 - 【請求項１１】 請求項１０に記載の接続用基板を用い
たことを特徴とする電子機器。
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