KR100526445B1 - 웨이퍼 패시베이션 구조 - Google Patents

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KR100526445B1
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Abstract

웨이퍼 패시베이션 구조 및 그것의 제조방법이 서술된다. 본 발명의 한 실시예에 따라, 금속 부재(206)로부터 갭(208)에 의하여 공간적으로 떨어진 본드 패드(204)를 가지는 금속층이 기판(200) 상에 형성된다. 다음으로 이산화실리콘과 같은 제1 유전층(210)이 본드 패드 및 금속 부재 상부에 형성되어 갭을 완전히 채운다. 다음으로, 제1 유전층보다 큰 유전상수를 가지고 밀폐적인, 실리콘 나이트라이드와 같은 제2 유전층(212)이 제1 유전층 상부에 형성된다. 폴리이미드와 같은 캐핑 유전층(214)는 제2 유전층 상에 형성될 수 있다. 전도성 장벽층(216) 및 범프(218)를 포함하는 제어된 칩 붕괴 콘택트(C-4)와 같은 전기 콘택트(215)는 모든 유전층들을 통하여 형성되어 본드 패드(204)와의 전기 접촉을 만든다.

Description

웨이퍼 패시베이션 구조{WAFER PASSIVATION STRUCTURE}
본 발명은 반도체 집적회로 제조의 분야에 관한 것이고, 보다 상세하게는 패시베이션 구조 및 그것의 제조방법에 관한 것이다.
집적회로들은 문자그대로 반도체 기판에 형성된 트랜지스터들 및 캐패시터들과 같은 수백만의 개별 장치들로 구성된다. 장치들은 마이크로프로세스들과 같은 기능 회로들을 형성하는 교호의 전도 및 절연 층들에 의하여 함께 집적된다. 적층되는 마지막 층은 전형적으로 조립 및 패키징 동안에 기계적 및 화학적 손상에 대한 보호를 제공하는 절연층인 패시베이션 층이다.
통상적인 패시베이션 구조의 예가 도 1에 나타나 있다. 도 1은 기판의 바깥 표면에 형성된, 본드 패드(104) 및 상호접속들(106)을 포함하는 금속 상호접속층(102)을 가지는 기판(100)을 보여준다. 실리콘 나이트라이드 층(110) 및 두꺼운 폴리이미드 층(112)을 포함하는 패시베이션 층(108)은 도 1에 도시된 바와 같은 금속 층(102) 상부에 형성되어 있다. 다음으로, 콘택트 개구(114)는 와이어 본드(116)와 같은 전기적 콘택트가 기판으로의 외부 신호들의 입력 및 출력을 가능하게 하는 본드 패드(104)에 만들어지도록 하기 위하여 실리콘 나이트라이드 층(110) 및 폴리이미드 층(112)을 통하여 형성되어 있다. 밀폐층인 실리콘 나이트라이드 층(110)은 습기 경로가 하부 기판, 특히 본드 패드 개구(114)에 존재하지 않는 것을 보증하기 위하여 하부 금속 층(102)과의 직접적인 콘택트에 형성된다.
그러한 패시베이션 구조는 기판(100)의 우수한 밀폐적 봉인(hermetic seal)을 제공하지만, 장치 성능은 높은 금속선-대-금속선 캐패시턴스에 기인하여 고통을 겪는다. 즉, 실리콘 나이트라이드 층(110)은 높은 유전상수(대략 7.0)를 가지고 그것은 이웃하는 금속 형상들(104 및 106) 사이의 갭(gap)들(118)에 형성되어 있기 때문에 선-대-선 용량적 커플링(capacitive coupling)은 증가되고 장치 성능은 감소된다. 도 1에 도시된 패시베이션 구조와 관련된 다른 문제는 충분한 밀폐적 봉인을 얻기 위하여 필요한 두께로 실리콘 나이트라이드 층을 높은 단차(aspect ratio) 갭들(118)에 적층하는 것이 어렵다는 것이다.
그래서 밀폐적 봉인을 형성하고 낮은 상호접속 캐패시턴스를 제공하는 패시베이션 구조 및 방법이 요구된다.
웨이퍼 패시베이션 구조 및 그것의 제조방법이 기재된다. 본 발명의 한 실시예에 따라 금속 부재로부터의 갭에 의해 간격을 유지하는 본드 패드를 가지는 금속층이 기판 상에 형성된다. 다음으로 제1의 유전층이 본드 패드 및 금속 부재 상부에 형성되어 갭을 완전히 채운다. 다음으로 밀페적이고 제1의 유전층보다 큰 유전상수를 가지는 제2의 유전층이 제1의 유전층 상부에 형성된다.
본 발명의 다른 실시예에 있어서, 제1의 유전층은 기판의 본드 패드의 상부 표면 상에 형성된다. 다음으로 제2의 유전층은 제1의 유전층 상에 형성된다. 다음으로 개구가 본드 패드의 상부 표면을 노출하도록 제1 및 제2 유전층들을 통하여 형성된다. 다음으로 장벽층이 개구의 측면들 및 본드 패드의 상부 표면 상에 적층된다. 다음으로 콘택트는 개구 내의 장벽층 상에 형성된다.
본 발명은 밀폐적, 낮은 상호접속 캐패시턴스 패시베이션 구조 및 그것의 제조방법이다. 다음의 서술에서, 물질들, 두께들 및 공정들과 같은 많은 특정의 상세사항들이 본 발명의 완전한 이해를 제공하기 위하여 설명된다. 그러나 본 발명은 이러한 특정 상세사항들이 없이도 실시될 수 있다는 것이 본 발명의 기술분야에서 지식을 가진자에게는 명확할 것이다. 다른 예들에서, 잘 알려진 반도체 공정들 및 장비는 본 발명을 불필요하게 모호하지 않도록 하기 위하여 상세하게 설명되지 않는다.
본 발명은 밀폐적, 낮은 상호접속 캐패시턴스 패시베이션 구조 및 그것의 제조방법이다. 본 발명에 따른 패시베이션 구조는 도 2에 도시되어 있다. 갭들(208)에 의하여 분리된 본드 패드들(204) 및 상호접속들(206)과 같은 금속 형상들을 포함하는 바깥의 레벨의 배선이 기판(200) 상에 형성되어 있다. 제1 유전층(210)이 본드 패드들(204) 및 금속 형상들(206) 상부에 그리고 갭들(208)을 완전히 채우는 두께로 형성되어 있다. 제1 유전층(210)은 바람직하게 이산화실리콘과 같은 상대적으로 낮은 유전상수(4.0보다 작은)를 가지는 물질로 형성된다. 실리콘 나이트라이드와 같은 습기 저항성 물질(예를 들어, 밀폐적 물질)로 형성된 봉인 유전층(212)은 제1 유전층(210) 상부에 형성되어 있다. 폴리이미드와 같은 캐팽 유전층(214)은 스크랫치(scratch) 저항 및 패키지 스트레스 인터페이싱을 마련하기 위하여 봉인 유전층(212) 상에 형성될 수 있다. 전도성 장벽층(216) 및 범프(218)를 포함하는 제어된 칩 붕괴 콘택트(controlled chip collapse contact)(C-4)와 같은 전기적 콘택트(215)는 유전층(210), 봉인 유전층(212) 및 캐핑 유전층(214)를 통하여 형성되어 있고 본드 패드(204)와의 전기적 콘택트를 만든다.
봉인 유전층(212) 및 장벽층(216)은 조합하여 기판(200)의 밀폐 봉인을 형성한다. 장벽층(216) 및 봉인층(212)이 기판(200)을 위한 밀폐 봉인을 제공하기 때문에, 제1 유전층(210)은 낮은 유전상수를 가지지만 수분 통과에 대하여 저항성을 가지지 않는 물질로 형성될 수 있다. 낮은 유전상수 물질(210)로 갭들(208)을 완전히 채움으로써, 이웃 금속 형상들 사이에서 낮은 상호접속 캐패시턴스(낮은 용량적 커플링)가 존재하고, 그것은 개선된(빠른) 장치 성능을 낳는다. 이러한 방식에서 본 발명은 밀폐적(수분 통과에 대하여 저항성)이고 매우 낮은 캐패시턴스를 나타내는 패시베이션 구조를 제공한다.
도 3a-3g는 본 발명에 따른 패시베이션 구조를 제조하는 방법을 도시한다. 본 발명에 따라, 도 3a에 도시된 것과 같은 기판이 제공된다. 기판(300)은 데이터를 기판(300)으로 그리고 기판(300)으로부터 입력 및 출력시키기 위한 최소한 하나의 본드 패드(304) (전형적으로 수백개)를 포함하는 금속배선층(302)을 기판의 바깥 표면 상에 포함한다. 바깥의 금속배선층(302)은 또한 상호접속들 및 캐패시터 전극들과 같은 금속 형상들(306)을 포함한다. 금속배선층(302)은 구리, 알루미늄 및 금과 같은 그러나 이것에 한정되지 않는 낮은 저항 금속 또는 금속 합금으로부터 형성되고 5,000Å - 30,000Å 사이의 전체 두께를 가진다. 금속배선층(302)은 장벽층들 및 항반사코팅들을 포함하거나 포함하지 않을 수 있다. 금속배선층(302)의 각각의 금속 형상들은 갭들(308)에 의하여 분리된다. 갭들(308)의 최소의 공간 또는 폭(w)은 본 발명에서 0.30㎛보다 작을 수 있는 공정의 임계적 치수들에 의하여 정의된다. 그러한 좁은 형상 공간화는 높은 단차비 갭들(308) (예를 들어, 약 2.0의 단차비를 가지는 갭들)을 만들 수 있다. 단차비(aspect ratio)는 갭 폭에 대하여 갭 높이로 정의된다.
게다가, 본 발명에서 잘 알려진 바와 같이, 기판(300)은 전형적으로 실리콘 기판, 트랜지스터들 및 캐패시터들과 같은 장치들 및 장치들을 기능적 회로들에 결합하는 금속 및 절연체들의 다중층들을 포함한다. 기판(300)은 반드시 집적 회로들을 제조하는데 사용되는 반도체 기판일 필요는 없으며 평면 패널 디스플레이들에서 사용되는 것과 같은 임의의 타입의 기판일 수 있다는 것이 이해된다. 본 발명의 목적들을 위하여 기판은 그것 상에 본 발명의 막들이 형성되고 본 발명의 공정들이 수행되는 물질로 정의된다.
본 발명의 제1 단계는 도 3b에 도시한 바와 같이 기판(300) 상부에 제1 유전층(310)을 형성하는 것이다. 유전층(310)은 본드 패드들(304) 및 금속 형상들(306) 상부에 적층하여 갭들(308)을 완전히 채우도록 적층된다. 유전층(310)은 적어도 갭들(308)을 완전히 채우는데 충분한 최소한의 두께로 형성된다. 대부분의 경우에서, 유전층(310)은 적어도 가장 넓은 갭들을 완전히 채우는 것을 보증하는 금속(302)만큼 두꺼운 두께로 적층된다.
유전층(310)은 바람직하게, 적어도 이산화실리콘만큼 낮은 유전상수 (예를 들어, 4.0보다 적은 유전상수)를 가지는 물질로 형성된다. 본 발명의 한 실시예에서 유전층(310)은 350-400℃의 기판 온도와 SiH4 및 O2를 포함하는 화학을 사용하는 고밀도 플라즈마(HDP)에 의하여 형성되는 이산화실리콘(SiO2) 막이다. 그러한 공정은 높은 단차비 갭들(308)의 채움을 보증하는 우수한 갭 채우기를 제공하고 후속의 층들이 적층될 수 있는 매끄러운 표면을 제공한다. 제1 유전층(310)은 막의 유전상수를 더 줄이기 위하여 불소 이온들로 도핑될 수 있다. 유전층(310)은 (막(310)의 적층동안) 동시에(in situ) 도핑될 수 있거나 이온 주입에 의하여 후에 형성될 수 있다. 애로겔들(aerogels), 폴리이미드들, 스핀-온-글래스들과 같은 그러나 그것에 한정되지 않는 낮은 K 유전막들은 유전층(310)으로 사용될 수 있다는 것이 이해된다. 게다가 유전층(310)은 반드시 단일층 유전막일 필요는 없으며 여러 가지 서로 다른 유전층들로 구성되는 복합막일 수 있다.
다음으로, 도 3c에서 도시한 바와 같이, 봉인 유전층(312)이 제1 유전층(310) 상부에 형성된다. 봉인 유전층(312)은 수분 통과에 저항적인 물질로 형성된다 (예를 들어, 밀폐 물질로 형성된다). 어떤 층은 그것이 일반적으로 100-120℃ 사이의 통상적인 칩 동작 온도들에서 습기있는 환경하에서 수분 통과를 방지할 수 있다면 밀폐적이라고 불리운다. 봉인 유전층(312)은 기판 밀폐적 봉인을 제공한다면 가능한 한 얇게 형성된다. 본 발명의 한 실시예에서 봉인 유전층(312)은 SiH4 및 NH3와 400℃의 기판 온도를 포함하는 화학을 사용하는 플라즈마 향상 CVD(plasma enhanced CVD)에 의하여 500-1,500Å 사이의 두께로 형성된 실리콘 나이트라이드막이다. 플라즈마 향상 CVD 실리콘 나이트라이드층(312)이 HDP 형성 이산화실리콘층 상으로 적층될 때, 실리콘 나이트라이드층(312)은 얇게 (1,000Å보다 적게) 형성될 수 있고 HDP 이산화실리콘 막의 매끄러운 표면에 기인하여 밀폐적 밀봉을 여전히 제공할 수 있다.
실리콘 나이트라이드와 같은 밀폐적 유전층들은 높은 유전상수들을 가지기 때문에, 그것의 높은 유전상수가 이웃 금속 형상들 사이에서 용량적 커플링을 증가시키지 않아서 장치 성능을 감소시키지 않도록 금속 형상들(304 및 306) 상부에 그리고 갭들(308)에서 벗어나서 봉인 유전층(312)을 유지하는 것이 중요하다는 것이 이해된다.
다음으로, 도 3d에 도시된 바와 같이, 캐핑 유전층(314)이 봉인 유전층(312) 상부에 형성된다. 캐핑 유전층(314)은 패키지와 기판(300) 사이에 스트레스 완화를 제공하고 또한 스크랫치들(scratches)이 봉인 유전층(312)에 의하여 형성된 밀폐적 봉인의 보전성에 영향을 미치지 않도록 봉인 유전층(312)을 위한 스크랫치 보호를 제공한다. 본 발명의 한 실시예에서, 캐핑 유전층(314)은 히다치(Hitachi) 광정의할 수 있는(photodefinable) 폴리이미드 타입 1708과 같은 광정의할 수 있는 폴리이미드이다. 그러한 폴리이미드는 2.0-10 미크론 사이의 두께로, 본 발명의 분야에서 잘 알려진 바와 같이, 스핀-온(spin-on)될 수 있다. 대안적으로 캐핑층(314)은 예를 들어 CVD 적층 이산화실리콘층일 수 있다.
다음으로, 본드 패드 개구(316)가 도 3e에 도시된 바와 같이 유전층들(314, 312, 및 310)을 통하여 본드 패드(304)로 내려가면서 형성된다. 유전층(314)이 광정의될 수 있는 폴리이미드라면, 개구(316)는 마스킹 및 노광하고 다음으로 본드 패드 개구(316)가 요구되는, 캐팽 유전층(314)의 노광된 부분을 현상하여 제거함으로써 유전층(314)에서 정의될 수 있다. 그러한 공정은 캐핑층(314)에서 태이퍼된(tapered) 측벽들을 만들고 그것은 개구(316)에서 후속 막 적층을 향상시킨다. 패턴화된 캐핑 유전층(314)은 봉인 유전층(312) 및 유전층(310)의 에칭에 대한 마스크로서 사용될 수 있다. 봉인 유전층(312)이 실리콘 나이트라이드층이라면, 잘 알려진 LAM 에칭기에서 SF6 및 He를 포함하는 화학으로 반응성 이온 에칭(RIE)에 의하여 비등방성으로 에칭될 수 있다. 일단 봉인 유전층(312)이 완전히 에칭되면, 에칭 화학은 이산화실리콘인 경우 C4F8 + CO일 수 있는 제1 유전층(310)을 에칭하는 적합한 화학으로 변경될 수 있다. 유전층(310)의 에칭은 본드 패드 개구(316)에서 본드 패드(304)로부터 유전층(310)의 제거를 완료하는 것을 보증하기 위하여 오버 에칭을 제공하는 시간이 맞추진 에칭(timed etch)일 수 있다.
유전층(314)이 광정의할 수 있는 물질이 아니라면, 표준 포토레지스트 마스크가 유전층(314) 상부에 형성되어 잘 알려진 포토리소그래피 기술들에 의하여 패턴화될 수 있다.
다음으로, 도 3f에 도시된 바와 같이, 전도성 장벽층(318)이 도 3f에 도시된 바와 같이 기판(300) 상부에 형성된다. 장벽층(318)은 본드 패드 개구(316)의 측벽들을 따라, 캐핑 유전층(314)의 상부 표면 상부에 그리고 본드 패드(304) 상부에 형성된다. 장벽층(318)은 콘택트 개구(316)의 측벽들(317)을 따라 밀폐 봉인을 형성한다. 장벽층(318)은 수분이 장벽층(318)을 통하여 유전층(310)으로 통과되는 것을 방지할 수 있는 충분한 두께로 그리고 물질로 형성된다.
본 발명의 한 실시예에서, 장벽층은 제어된 칩 붕괴 콘택트(C-4) 금 도금된 범프를 위하여 사용되는 장벽층이다. C-4 범프를 위한 장벽층은 하부 500Å 두께 티타늄막 및 상부 4,000Å 두께 니켈 바나듐 막을 포함하는 이중층 막을 스퍼터 증착함으로써 형성될 수 있다. 티타늄 막은 금 확산에 대항하는 장벽으로 작용하는 한편 니켈 바나듐 막은 C-4 범프가 본드 패드(304)에 접착하는 것을 돕는다. 다른 실시예에서, 장벽층(318)은 테잎 자동화된 본딩(tape automated bonding; TAB) 콘택트를 위하여 사용되는 장벽층일 수 있다. TAB 장벽층은 하부 티타늄막 및 상부 금막을 포함하는 이중층 막을 스퍼터 증착함으로써 형성될 수 있다. 티타늄층은 금 확산에 대항하는 장벽으로 작용하는 한편 금층은 금 TAB 범프가 본드 패드(304)에 접착하는 것을 돕는다. 아르곤 스퍼터 에치는 본드 패드(304)와의 깨끗하고 낮은 저항 콘택트을 제공하기 위하여 장벽층(318)의 형성전에 그리고 동시에(insitu) 사용될 수 있다.
다음으로, 범프(320)는 도 3g에 도시된 바와 같이 장벽층(318) 상에 형성된다. 본 발명의 한 실시예에서 범프(320)는 C-4 솔더 범프이다. C-4 솔더 범프는 대략 25 미크론의 포토레지스트층(322)을 장벽층(318) 상으로 적층하고 포토레지스트를 패터닝하여 C-4 범프들이 요구되는 위치들을 정의함으로써 형성될 수 있다. 다음으로 솔더 범프(PbSn)는 장벽층(318)이 포토레지스트(322)에 의해 덮이지 않은 영역들에 전기도금함으로써 형성될 수 있다. 솔더 범프들은 솔더 도금 용액에 기판(300)을 놓고 솔더를 공격하는 전하를 형성하도록 전류를 장벽층(318)에 적용함으로써 형성될 수 있다. 범프(320)는 대략 100 미크론의 높이로 형성될 수 있다.
본 발명의 다른 실시예에서 범프(320)는 테잎 자동화된 본딩(TAB)을 위하여 사용되는 금 도금된 범프일 수 있다. 금 도금된 TAB 범프는 범프가 금 도금되어 있고 대략 27 미크론의 높이인 것을 제외하고는 솔더 범프의 형성과 유사한 공정에서 형성될 수 있다.
일단 범프(320)가 원하는 두께로 도금되면, 포토레지스트층(322)은 솔벤트 스프레이 프로세서(solvent spray processor; SSP)에 의한 것과 같은 잘 알려진 기술들에 의하여 제거된다. 다음으로 범프(320)에 의하여 덮여있지 않은 장벽층(318)의 부분은 임의의 잘 알려진 기술로 에치되어 제거된다. 니켈 바나듐 층은 H2O2 및 H2SO4를 포함하는 습식 에칭액(etchant)으로 에칭되어 제거될 수 있고 티타늄층은 HF 및 H2O2 및 H2SO4를 포함하는 습식 에칭액으로 에칭되어 제거될 수 있다. 장벽층(318)의 노출된 부분은 기판(300) 상에 형성된 범프들(320)이 단락화(short circuiting)되는 것을 방지하기 위하여 제거되어야 한다. 이제 원하는 범프(320)가 버섯 모양 범프를 둥근 범프로 변환하기 위하여 재유동화될 수 있다면, 범프(320)는 400℃에서 H2 환경을 가지는 노(furnace)에 기판(300)을 위치시킴으로써 재유동화될 수 있다. 이 때 본 발명의 공정은 완료된다.
본 발명의 공정은 낮은 금속 선-대-금속 선 캐패시턴스를 가지고 기판(300)의 밀폐적 봉인을 제공하는 패시베이션 구조를 형성하였다. 낮은 유전상수 유전층(310)이 금속 선들 사이의 갭들(309)에서 형성되고 봉인 유전층(312)과 같은 높은 유전상수 물질들이 금속 형상들(304 및 306) 상부에 그리고 갭들(308)에서 벗어나서 유지되기 때문에 선-대-선 캐패시턴스는 감소된다. 기판(300)의 밀폐적 봉인은 봉인 유전층(312) 및 콘택트(322)에 의하여 형성된다. 봉인 유전층(312)은 수분이 유전층(310)의 상부 표면을 통하여 들어가는 것을 방지하는 한편 장벽층(318) 및 범프(320)은 본드 패드 개구들(316)의 측벽들(317)을 코팅하여 수분이 노출된 SiO2 에지들(317)로 들어가는 것을 방지한다.
다양한 특정 상세사항들이 본 발명의 완전한 이해를 제공하기 위하여 설명되었다. 본 발명의 분야에서 전문 지식을 가진 자는 다양한 동등한 물질들 및 공정들로 여기에서 논의된 것들을 대체하는 능력을 인정할 것이다. 그와 같이, 본 발명의 상세한 설명은 제한적인 것으로서가 아니라 설명적인 것으로서 받아들여져야 하며, 본 발명의 범위는 다음의 첨부된 특허청구범위에 의하여 평가되어야 하는 것이다.
그래서, 낮은 상호접속 캐패시턴스를 가지는 밀페적 패시베이션 구조가 서술되었다.
본 발명에 따르면 밀폐적 봉인을 형성하고 낮은 상호접속 캐패시턴스를 제공하는 패시베이션 구조를 제공할 수 있다.
도 1은 통상적인 패시베이션 구조를 도시하는 도면이다.
도 2는 본 발명의 밀폐적 낮은 캐패시턴스 패시베이션 구조의 단면도이다.
도 3a는 본드 패드를 포함하는 최외각 배선을 가지는 기판의 단면도이다.
도 3b는 도 3a의 기판 상부에 제1 유전층을 형성하는 것을 보여주는 단면도이다.
도 3c는 도 3b의 기판 상부에 봉인 유전층을 형성하는 것을 보여주는 단면도이다.
도 3d는 도 3c의 기판 상부에 캐핑(capping) 유전층을 형성하는 것을 보여주는 단면도이다.
도 3e는 도 3d의 기판에 본드 패드 개구를 형성하는 것을 보여주는 단면도이다.
도 3f는 도 3e의 기판 상부에 전도성 장벽층을 형성하는 것을 보여주는 단면도이다.
도 3g는 도 3f의 기판 상에 범프(bump)를 형성하는 것을 보여주는 단면도이다.
도 3h는 도 3g의 기판으로부터 장벽층의 한 부분을 제거하는 것을 보여주는 단면도이다.

Claims (5)

  1. 기판 상의 본드 패드의 상부 표면 상에 형성된 유전상수가 4.0 미만인 제1 유전층, - 상기 제1 유전층은 상기 본드 패드 상에 제1 유전층과 수직인 측벽들을 가지며, 불소 원자로 도핑된 애로겔의 복합막으로 이루어짐 - ;
    상기 제1 유전층 상의 형성된 1,000Å미만 두께의 제2 유전층 - ; 및
    상기 제1 유전층 및 상기 제2 유전층을 통하여 그리고 상기 본드 패드와 접촉하는 전기 콘택트, - 상기 전기 콘택트는 상기 제1 유전층의 상기 측벽들과 직접적으로 이웃하고 직접적으로 접촉함 - ;
    를 포함하는 패시베이션 구조.
  2. 제1항에 있어서,
    상기 제2 유전층 및 상기 전기 콘택트는 수분 통과에 저항적인
    패시베이션 구조.
  3. 제1항에 있어서,
    상기 제1 유전층은 이산화실리콘을 포함하고 상기 제2 유전층은 실리콘 나이트라이드를 포함하는
    패시베이션 구조.
  4. 제1항에 있어서,
    상기 전기 콘택트는 하부 전도성 장벽층 및 금속 범프를 포함하는
    패시베이션 구조.
  5. 제4항에 있어서,
    상기 하부 전도성 장벽층은 하부 티타늄층 및 상부 니켈 바나듐층을 포함하는
    패시베이션 구조.
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