KR101037832B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 본드 패드의 상부층에서 언더컷이 발생하는 것을 방지하고, 범프의 솔더가 흘러내려 단락이 발생하는 현상을 방지할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
이를 위해 다수의 본드 패드를 갖는 반도체 다이, 본드 패드의 상면에 형성되고, 본드 패드의 가장자리에서 수직방향으로 더 연장되어 형성된 보호층, 보호층의 내부를 채우면서 형성된 제 1 금속층 및 제 1 금속층의 상부에 형성된 제 2 금속층을 포함하는 반도체 디바이스가 개시된다.
반도체, 패키지, 디바이스, 필러, 언더컷, 솔더, 단락

Description

반도체 디바이스 및 그 제조 방법{Semiconductor Device And Fabricating Method Thereof}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 본드 패드의 상부층에서 언더컷이 발생하는 것을 방지하고, 범프의 솔더가 흘러내려 단락이 발생하는 현상을 방지할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스는 현재 거의 대부분의 전자 제품에 이용되고 있다. 그리고 현재 제품의 경향은 크기는 작아질 것을 요하는 반면, 그 기능은 다양해질 것이 요구되고 있다. 따라서, 그 구성 소자인 반도체 디바이스도 역시 경박단소화가 요구된다.
이러한 반도체 디바이스의 경박단소화를 이루기 위해, 많은 연구가 이루어 지고 있는데, 그 대표적인 예가 플립칩(flip chip) 구조이다. 이러한 플립칩 구조는 반도체 다이의 본드 패드에 직접 도전성 범프를 형성하고, 그 도전성 범프가 기 판의 랜드에 연결되도록 함으로써, 반도체 디바이스의 크기를 줄일 수 있게 된다. 그런데 이러한 플립칩 구조에서는 도전성 범프 자체의 부피가 있기 때문에 반도체 다이의 본드 패드의 배열 간격에 있어서 상당한 제약을 받게 되는 문제점이 있다.
한편, 이러한 문제점을 해결하기 위해 반도체 다이의 본드 패드에 금속을 이용한 필러(pillar)를 수직하게 형성하는 구조가 제안되었다. 그리고 이러한 구조는 필러가 본드 패드와 동일한 폭을 갖기 때문에 본드 패드의 형성 위치에 제약이 없고, 반도체 디바이스의 크기를 줄일 수 있게 된다. 그러나 이러한 구조는 본드 패드의 상부에 다수의 금속층을 형성하게 되는바, 이를 위한 식각 공정에서 본드 패드의 상부층에서 이른 바, 언더컷(undercut)이 발생하게 된다. 그 결과, 금속층과 본드 패드의 결합 면적이 작아지게 되어 결합력이 떨어지게 되며, 심한 경우 그 결합이 끊어지게 되는 문제가 있다.
또한, 필러의 단부에는 일반적으로 솔더가 형성되는데, 솔더를 이용하여 외부 회로에 결합하는 과정에서 솔더가 녹아 필러를 따라 흘러내리는 경우가 발생하는데, 이는 인접한 솔더간의 전기적 단락 문제를 유발하기 때문에 문제가 된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 본드 패드의 상부층에서 언더컷이 발생하는 것을 방지하고, 범프의 솔더가 흘러내려 단락이 발생하는 현상을 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 디바이스는 다수의 본드 패드를 갖는 반도체 다이, 본드 패드의 상면에 형성되고, 본드 패드의 가장자리에서 수직방향으로 더 연장되어 형성된 보호층, 보호층의 내부를 채우면서 형성된 제 1 금속층 및 제 1 금속층의 상부에 형성된 제 2 금속층을 포함할 수 있다.
여기서, 보호층은 본드 패드의 가장 자리로부터 반도체 다이의 상면과 경사를 갖도록 연장되어 형성될 수 있다.
그리고 보호층은 반도체 다이와 접하는 하부 영역의 둘레가 상부 영역의 둘레보다 작도록 형성될 수 있다.
또한, 보호층은 반도체 다이의 상면으로부터 5㎛ 내지 50㎛의 높이를 갖도록 형성될 수 있다.
또한, 보호층은 티타늄(Ti), 티타늄-텅스텐 합금(TiW), 알루미늄(Al) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
또한, 보호층 및 제 1 금속층의 사이에는 UBM층이 더 형성될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 디바이스의 제조 방법은 반도체 다이의 상면에 포토 레지스트를 도포하고 패턴하여, 본드 패드의 사이에 포토 레지스트층을 형성하는 포토 레지스트층 형성 단계, 반도체 다이 및 포토 레지스트층의 상부에 시드층을 형성하는 시드층 형성 단계, 포토 레지스트층의 패턴 사이에 제 1 금속막을 플레이팅하여 제 1 금속층을 형성하는 제 1 금속막 플레이팅 단계, 제 1 금속층의 상부에 제 2 금속막을 플레이팅하는 제 2 금속막 플레이팅 단계, 시드층 중에서 제 2 금속막의 측부로 노출된 부분을 식각하여 제거하는 시드층 식각 단계 및 포토 레지스트층을 제거하는 포토 레지스트층 제거 단계를 포함할 수 있다.
여기서, 포토 레지스트층 형성 단계는 포토 레지스트층이 본드 패드의 가장 자리에 형성되고, 반도체 다이의 상면으로부터 경사를 갖도록 형성될 수 있다.
그리고 포토 레지스트층 형성 단계는 포토 레지스트층이 상부로 갈수록 좁은 폭을 갖도록 형성하는 것일 수 있다.
또한, 시드층 형성 단계는 시드층을 티타늄(Ti), 티타늄-텅스텐 합금(TiW) 및 알루미늄(Al) 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 재질로 형성하는 것일 수 있다.
또한, 제 1 금속막 플레이팅 단계는 제 1 금속막을 전해 도금 방법 또는 무전해 도금 방법으로 형성하는 것일 수 있다.
또한, 포토 레지스트층 형성 단계는 포토 레지스트층이 5㎛ 내지 50㎛의 높이로 형성되도록 하는 것일 수 있다.
또한, 시드층 형성 단계 및 제 1 금속막 플레이팅 단계 사이에는 시드층의 상부에 포토 레지스트를 도포하고 패턴하여, 본드 패드의 사이에 보조 포토 레지스트층을 형성하는 보조 포토 레지스트층 형성 단계가 더 이루어질 수 있다.
또한, 보조 포토 레지스트층 형성 단계는 보조 포토 레지스트층이 50㎛ 이하로 형성되도록 하는 것일 수 있다.
또한, 제 2 금속막 플레이팅 단계 및 시드층 식각 단계의 사이에는 보조 포토 레지스트층을 제거하는 보조 포토 레지스트층 제거 단계가 더 이루어질 수 있다.
또한, 시드층 형성 단계 및 제 1 금속막 형성 단계의 사이에는 시드층의 상부에 UBM층을 형성하는 UBM층 형성 단계가 더 이루어질 수 있다.
또한, 포토 레지스트층 제거 단계의 이후에는 제 2 금속층을 리플로우하는 리플로우 단계가 더 이루어질 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 반도체 다이의 본드 패드 주변에 보호층을 형성함으로써 본드 패드의 상부에서 언더컷이 발생하는 것을 방지할 수 있다.
또한, 상기와 같이 하여 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 보호층의 재질을 솔더와 친하지 않은 재질로 형성함으로써 솔더가 본드 패드로 흘려내려 전기적인 단락이 발생하는 것을 방지할 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 구성을 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110), 상기 반도체 다이(110)의 상부에 형성된 보호층(120), 상기 보호층(120)의 내부에 형성된 제 1 금속층(130), 상기 제 1 금속층(130)의 상부에 형성된 제 2 금속층(140)을 포함한다.
상기 반도체 다이(110)는 실리콘 기판 상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말한다. 상기 반도체 다이(110)는 기계를 제어하거나 정보를 기억하는 역할을 수행한다. 상기 반도체 다이(110)는 일면에 다수의 본드 패드(111) 및 상기 본드 패드(111)의 가장 자리를 덮는 패시베이션층(112)을 포함한다.
상기 본드 패드(111)는 상기 반도체 다이(110)의 일면에 형성된다. 상기 본드 패드(111)는 금속 전극 중 상기 반도체 다이(110)에 전기적 신호가 입출력되기 위해서 외부로 노출된 일부분을 의미한다.
상기 패시베이션층(112)은 상기 본드 패드(111)의 가장 자리를 덮으면서 상기 반도체 다이(110)의 상부에 형성된다. 상기 패시베이션층(112)은 상기 반도체 다이(110)를 보호하는 역할을 한다. 상기 패시베이션층(112)은 상기 반도체 다이(110)의 전면에 도포되고, 이후 다시 패턴됨으로써 형성된다. 그리고 상기 패턴에 의해서 상기 본드 패드(120)가 외부로 노출된다.
상기 보호층(120)은 상기 반도체 다이(110)의 상면에 형성된다. 상기 보호층(120)은 상기 반도체 다이(110) 중에서 본드 패드(111)의 상부에 형성된다. 즉, 상기 보호층(120)은 상기 본드 패드(111)와 면접촉을 이루면서 형성된다.
또한, 상기 보호층(120)은 상기 본드 패드(111)로부터 수직 방향(도면의 위쪽 방향)으로 더 연장되어 형성된다. 이 때, 상기 보호층(120)은 상기 반도체 다이(110)의 상면으로부터 일정한 경사를 구비하여 형성된다. 상기 보호층(120)은 상기 본드 패드(111) 쪽에 형성된 하부 영역이 상기 제 2 금속층(140) 주변에 형성된 상부 영역보다 더 짧은 둘레를 갖도록 하여 형성된다. 즉, 상기 보호층(120)은 오목한 사발 형태를 갖는다.
상기 보호층(120)은 상기 본드 패드(111)로부터 연장되어 일체로 형성되어 있기 때문에 상기 본드 패드(111)의 상부에 다수의 금속층이 차례대로 적층되는 기존의 구조와는 달리 언더컷이 발생하는 것을 막을 수 있다. 즉, 상기 본드 패드(111)와 보호층(120)이 접하는 접촉 영역(121)이 상기 보호층(120)에 의해 보호되므로 언더컷이 발생하지 않는다.
그리고 상기 보호층(120)은 5㎛ 내지 50㎛의 높이를 갖는다. 상기 보호층(120)의 높이가 5㎛ 미만인 경우, 상기 제 2 금속층(140)을 구성하는 솔더가 흘러내려서 단락이 발생할 수 있다. 또한, 상기 보호층(120)의 높이가 50㎛를 초과하는 경우, 이를 포함한 필러(pillar)의 높이가 높아져서, 반도체 다이(110)에 연결된 전기적 경로가 증가하여 저항이 증가하게 되고, 반도체 디바이스의 경박단소화 경향에도 상반된다.
또한, 상기 보호층(120)의 재질은 티타늄(Ti), 티타늄-텅스텐 합금(TiW) 및 알루미늄(Al) 중에서 선택된 어느 하나 또는 이들의 조합을 이용하여 형성될 수 있다. 그리고 상기 재질들은 상기 솔더(140)의 재질에 녹지 않는다.
따라서, 상기 보호층(120)에 의해 솔더(140)가 범핑 공정에서 상기 보호층(120)의 측벽을 타고 흘러내리는 것이 방지된다. 따라서, 상기 보호층(120)은 상기 솔더(140)가 흘러내려서 전기적인 단락이 발생하는 것을 방지할 수 있다.
상기 제 1 금속층(130)은 상기 보호층(120)의 내부 영역에 형성된다. 상기 제 1 금속층(130)은 구리 또는 니켈로 이루어질 수 있다. 상기 제 1 금속층(130)은 전기 전도성이 좋은 물질로 이루어져서 전기적 신호가 상기 반도체 다이(100)의 본드 패드(111)와 제 2 금속층(140) 사이에서 용이하게 이동될 수 있도록 경로를 제공한다. 상기 제 1 금속층(130)을 형성하는 방법으로는 무전해 도금 또는 전해 도금이 가능하다.
상기 제 2 금속층(140)은 상기 제 1 금속층(130)의 상부에 형성된다. 상기 제 2 금속층(140)은 녹아 외부의 회로와 전기적으로 연결되어 상기 반도체 다이(110)로 전기적 신호를 입출력시킨다. 상기 제 2 금속층(140)은 솔더를 이용하여 형성될 수 있다. 따라서, 상기 제 2 금속층(140)의 재질은 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(Bi) 또는 이들의 합금일 수 있다.
한편, 상술한 바와 같이 상기 보호층(120)은 상기 제 2 금속층(140)에 녹지 않는 재질로 이루어진다. 따라서, 상기 제 2 금속층(140)이 녹아서 외부의 회로와 결합하는 경우, 상기 제 2 금속층(140)이 상기 보호층(120)의 측벽을 따라 흘러내리는 것이 방지되어, 결과적으로 상기 제 2 금속층(140)간에 전기적으로 단락이 발생하는 것이 방지된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)의 본드 패드(111)의 가장 자리에서 수직 방향으로 연장되어 형성된 보호층(120)을 구비하여, 본드 패드(111)의 상부층에서 언더컷이 발생하는 것을 방지할 수 있다. 또한, 보호층(120)은 솔더로 구성된 제 2 금속층(140)에 의해 녹지 않는 재질로 구성되므로, 제 2 금속층(140)이 보호층(120)을 따라 흘러내림으로써 발생하는 전기적 단락이 방지된다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 구성을 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 도시한 단면도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 차이점을 중심으로 설명하기로 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 반도체 다이(110), 보호층(120), 제 1 금속층(130), 상기 보호층(120)과 제 1 금속층(130)의 사이에 형성된 UBM층(230), 제 2 금속층(140)을 포함한다.
상기 UBM층(230)은 상기 보호층(120) 및 제 1 금속층(130)의 사이에 형성된다. 상기 UBM층(230)은 상기 보호층(120)의 상부에 상기 보호층(120)과 동일한 형상으로 형성될 수 있다.
상기 UBM층(230)은 상기 보호층(120)과 제 1 금속층(130)이 용이하게 결합할 수 있도록 한다. 상기 UBM층(230)은 도면에 하나의 층으로 도시되어 있지만, 크롬/크롬-구리 합금/구리, 티타늄-텅스텐 합금/구리 또는 알루미늄/니켈/구리 등의 다층으로 구성될 수 있다.
또한, 상기 UBM층(230)의 일부 재질이 상기 보호층(120)의 재질과 중복되는 경우, 상기 UBM층(230)은 그 중복되지 않는 재질만으로 구성될 수 있다.
상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 앞서 설명한 실시예에서와 같이 보호층(120)을 구비함으로써, 본드 패드(111)의 상부층에서 언더컷이 발생하는 것을 방지하고, 제 2 금속층(140)이 흘려내려서 전기적인 단락이 발생하는 것을 방지할 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 보호층(120)과 제 1 금속층(130)의 사이에 UBM층(230)을 더 구비함으로써, 보호층(120)과 제 1 금속층(130)이 보다 용이하게 결합되도록 할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대해 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 설명하기 위한 플로우챠트이다. 도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 포토 레지스트층 형성 단계(S1), 시드층 형성 단계(S2), 제 1 금속막 플레이팅 단계(S4), 제 2 금속막 플레이팅 단계(S5), 시드층 식각 단계(S7), 포토 레지스트층 제거 단계(S8)를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상 기 시드층 형성 단계(S2) 및 제 1 금속막 플레이팅 단계(S4)의 사이에 보조 포토 레지스트층 형성 단계(S3)를 더 포할할 수 있고, 상기 제 2 금속막 플레이팅 단계(S5) 및 시드층 식각 단계(S7)의 사이에 보조 포토 레지스트층 제거 단계(S6)를 더 포함할 수 있으며, 상기 포토 레지스트층 제거 단계(S8)의 이후에는 리플로우 단계(S9)를 더 포함할 수도 있다.
이하에서는 도 3의 각 단계들을 도 4a 내지 도 4i를 함께 참조하여 설명하도록 한다.
도 3 및 도 4a를 참조하면, 먼저 반도체 다이(110)의 상부에 포토 레지스트층(10)을 형성하는 포토 레지스트층 형성 단계(S1)가 이루어진다. 상기 포토 레지스트층(10)은 상기 반도체 다이(110)의 상부에 포토 레지스트를 전면적으로 도포한 후, 상기 본드 패드(111)에 대응되는 영역 제거함으로써 형성된다. 상기 포토 레지스트층(10)은 상기 본드 패드(111) 주변의 개구 영역의 둘레가 상부에 형성된 개구 영역의 둘레보다 짧도록 형성된다. 즉, 상기 포토 레지스트층(10)은 상기 반도체 다이(111)의 상면과 경사면을 갖도록 형성되어, 이후 상기 경사면에도 시드층이 도포될 수 있도록 한다.
상기 포토 레지스트층(10)은 5㎛ 내지 50㎛의 높이를 갖는다. 상기 포토 레지스트층(10)의 높이가 5㎛ 미만인 경우, 포토 레지스트층(10)의 내부에 이후 시드층이 형성되기 어렵다. 또한, 상기 시드층이 형성되어도 너무 낮게 형성되어, 이후 형성되는 제 2 금속층의 솔더가 상기 시드층에 의해 형성된 보호층의 측면을 따라 흐를 수 있다. 또한, 상기 포토 레지스트층(10)의 높이가 50㎛를 초과하는 경우, 이후 상기 포토 레지스트층(10)의 개구 영역에 형성되는 제 1 금속층 등의 높이가 함께 증가하여 이를 포함한 필러(pillar)가 높아져서, 반도체 다이로 신호가 전달되는 경로가 길어져서 저항이 증가하며, 반도체 디바이스의 경박단소화 경향에도 상반된다.
도 3 및 도 4b를 참조하면, 상기 반도체 다이(110) 및 포토 레지스트층(10)의 상부에 시드층(20)을 형성하는 시드층 형성 단계(S2)가 이루어진다. 상기 시드층(20)은 상기 포토 레지스트층(10)에 의한 굴곡을 따라 상기 반도체 다이(110)의 상부에 형성된다. 상기 시드층(20)은 솔더와 친하지 않은 재질인 티타늄, 티타튬-텅스텐 합금 및 알루미늄 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어진다.
도 3 및 도 4c를 참조하면, 상기 시드층(20)의 상부에 보조 포토 레지스트(30)을 형성하는 보조 포토 레지스트층 형성 단계(S3)가 이루어질 수 있다. 상기 보조 포토 레지스트(30)는 상기 시드층(10)의 상부 영역 중에서 상기 본드 패드(111)의 사이에 대응되는 영역에 형성된다. 즉, 상기 보조 포토 레지스트(30)는 상기 본드 패드(111)의 상부 및 포토 레지스트층(10)의 경사면을 제외한 영역에 형성된다.
상기 보조 포토 레지스트층(30)은 50㎛이하의 높이를 갖도록 형성될 수 있 다. 상기 보조 포토 레지스트층(30)이 형성되는 경우, 상기 보조 포토 레지스트층(30)의 높이가 0㎛를 초과하는 것은 자명하다. 한편, 상기 보조 포토 레지스트층(30)의 높이가 50㎛를 초과하는 경우, 그 패턴 내부에 형성되는 제 2 금속층의 두께에 비해 과다한 높이이므로 필요 이상으로 형성한 것이 된다.
도 3 및 도 4d를 참조하면, 이후 상기 시드층(20)의 노출된 부분에 제 1 금속막을 플레이팅 하여 제 1 금속층(130)을 형성하는 제 1 금속막 플레이팅 단계(S4)가 이루어진다. 상기 제 1 금속층(130)을 구성하는 제 1 금속막은 구리 또는 니켈 재질로 형성될 수 있다. 또한, 상기 제 1 금속층(130)을 형성하는 방법은 상기 시드층(20)을 시드(seed)로 이용한 전해 도금 방법으로 가능하며, 또는 무전해 도금으로도 가능하다.
도 3 및 도 4e를 참조하면, 이후 상기 제 1 금속층(130)의 상부에 제 2 금속막(40)을 플레이팅하는 제 2 금속막 플레이팅 단계(S5)가 이루어진다. 상기 제 2 금속막(40)은 솔더 재질로 형성된다. 즉, 상기 제 2 금속막(40)은 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(Bi) 또는 이들의 합금으로 이루어질 수 있다.
도 3 및 도 4f를 참조하면, 상기 보조 포토 레지스트층(30)을 제거하는 보조 포토 레지스트층 제거 단계(S6)가 이루어질 수 있다. 상기 보조 포토 레지스트 층(30)을 제거하는 방법으로는 에싱(ashing)등이 이용될 수 있다. 또한, 상기 시드층(20)의 하부에 위치한 포토 레지스트층(10)은 외부로 노출되지 않기 때문에, 상기 보조 포토 레지스트층(30)만 제거하는 것이 가능하다.
도 3 및 도 4g를 참조하면, 상기 시드층(20)의 노출된 영역을 식각하여 보조층(120)을 형성하는 시드층 식각 단계(S7)가 이루어진다. 상기 시드층(20)은 상기 본드 패드(111)의 사이에 대응되고, 상기 제 2 금속막(40)에 의해 덮이지 않은 영역만 노출되어 있기 때문에, 상기 영역만 식각으로 제거될 수 있다. 상기 시드층(20)을 식각하는 방법으로는 반응성 이온 에칭(reactive ion etching, RIE)이 가능하나, 상기 방법으로 본 발명의 내용을 한정하는 것은 아니다.
도 3 및 도 4h를 참조하면, 상기 포토 레지스트층(10)을 제거하는 포토 레지스트층 제거 단계(S8)가 이루어진다. 상기 포토 레지스트층(10)은 에싱 방법을 이용하여 제거될 수 있다. 따라서, 상기 반도체 다이(110)의 패시베이션막(112)이 상부로 노출된다.
도 3 및 도 4i를 참조하면, 상기 제 2 금속막(40)을 리플로우 하여 제 2 금속층(140)을 형성하는 리플로우 단계(S9)가 이루어질 수 있다. 상기 리플로우 단계(S9)에서는 상기 제 2 금속막(40)에 열을 가하여 곡면을 갖는 상기 제 2 금속층(140)을 형성할 수 있다.
상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있다. 또한, 별도로 도시하지는 않았지만, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 상기 시드층 형성 단계(S2) 및 제 1 금속막 플레이팅 단계(S4)의 사이에 UBM층을 형성하는 단계를 더 구비함으로써 제조될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우챠트이다.
도 4a 내지 도 4i는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200; 본 발명의 실시예에 따른 반도체 디바이스
110; 반도체 다이 120; 보호층
130; 제 1 금속층 140; 제 2 금속층
230; UBM층

Claims (17)

  1. 다수의 본드 패드를 갖는 반도체 다이;
    상기 본드 패드의 상면에 형성되고, 상기 본드 패드의 가장자리에서 수직방향으로 더 연장되어 단부가 상기 반도체 다이의 상면으로부터 이격되도록 돌출되어 형성된 보호층;
    상기 보호층의 내부를 채우면서 형성된 제 1 금속층; 및
    상기 제 1 금속층의 상부에 형성된 제 2 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 보호층은 상기 본드 패드의 가장 자리로부터 상기 반도체 다이의 상면과 경사를 갖도록 연장되어 형성된 것을 특징으로 하는 반도체 디바이스.
  3. 제 1항에 있어서,
    상기 보호층은 상기 반도체 다이와 접하는 하부 영역의 둘레가 상부 영역의 둘레보다 작도록 형성된 것을 특징으로 하는 반도체 디바이스.
  4. 제 1항에 있어서,
    상기 보호층은 상기 반도체 다이의 상면으로부터 5㎛ 내지 50㎛의 높이를 갖도록 형성된 것을 특징으로 하는 반도체 디바이스.
  5. 제 1항에 있어서,
    상기 보호층은 티타늄(Ti), 티타늄-텅스텐 합금(TiW), 알루미늄(Al) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성된 것을 특징으로 하는 반도체 디바이스.
  6. 제 1항에 있어서,
    상기 보호층 및 제 1 금속층의 사이에는 UBM층이 더 형성된 것을 특징으로 하는 반도체 디바이스.
  7. 반도체 다이의 상면에 포토 레지스트를 도포하고 패턴하여, 본드 패드의 사이에 포토 레지스트층을 형성하는 포토 레지스트층 형성 단계;
    상기 반도체 다이 및 포토 레지스트층의 상부에 시드층을 형성하는 시드층 형성 단계;
    상기 시드층의 상부에 포토 레지스트를 도포하고 패턴하여, 상기 본드 패드의 사이에 보조 포토 레지스트층을 형성하는 보조 포토 레지스트층 형성 단계;
    상기 보조 포토 레지스트층의 패턴 사이에 제 1 금속막을 플레이팅하여 제 1 금속층을 형성하는 제 1 금속막 플레이팅 단계;
    상기 제 1 금속층의 상부에 제 2 금속막을 플레이팅하는 제 2 금속막 플레이팅 단계;
    상기 보조 포토 레지스트층을 제거하는 보조 포토 레지스트층 제거 단계;
    상기 시드층 중에서 상기 제 2 금속막의 측부로 노출된 부분을 식각하여 제거하는 시드층 식각 단계; 및
    상기 포토 레지스트층을 제거하는 포토 레지스트층 제거 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 7항에 있어서,
    상기 포토 레지스트층 형성 단계는 상기 포토 레지스트층이 상기 본드 패드의 가장 자리에 형성되고, 상기 반도체 다이의 상면으로부터 경사를 갖도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 7항에 있어서,
    상기 포토 레지스트층 형성 단계는 상기 포토 레지스트층이 상부로 갈수록 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 7항에 있어서,
    상기 포토 레지스트층 형성 단계는 상기 포토 레지스트층이 5㎛ 내지 50㎛의 높이로 형성되도록 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 7항에 있어서,
    상기 시드층 형성 단계는 상기 시드층을 티타늄(Ti), 티타늄-텅스텐 합금(TiW) 및 알루미늄(Al) 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 재질로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 7항에 있어서,
    상기 제 1 금속막 플레이팅 단계는 상기 제 1 금속막을 전해 도금 방법 또는 무전해 도금 방법으로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 삭제
  14. 제 7항에 있어서,
    상기 보조 포토 레지스트층 형성 단계는 상기 보조 포토 레지스트층이 50㎛ 이하로 형성되도록 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 삭제
  16. 제 7항에 있어서,
    상기 시드층 형성 단계 및 제 1 금속막 형성 단계의 사이에는 상기 시드층의 상부에 UBM층을 형성하는 UBM층 형성 단계가 더 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 7항에 있어서,
    상기 포토 레지스트층 제거 단계의 이후에는 상기 제 2 금속층을 리플로우하는 리플로우 단계가 더 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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