KR20170035149A - 반도체 장치 및 이의 제조 방법 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
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    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13564—Only on the bonding interface of the bump connector
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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Abstract

반도체 장치는, 기판 상에 배치되는 도전 패드 및 상기 도전 패드에 전기적으로 연결되는 연결 단자(connection terminal)를 포함하며, 상기 연결 단자는, 순차적으로 적층된 하부 필라층, 확산 방지층 및 상부 필라층을 포함하며, 측벽에 돌출부를 구비하는 도전성 필라 구조물(conductive pillar structure), 및 상기 상부 필라층 상에 배치되며, 상기 돌출부의 적어도 일부분과 접촉하는 솔더층(solder layer)을 구비한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 범프 구조를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 장치의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이에 따라, 미세 피치의 연결 단자를 가지는 반도체 장치가 요구된다. 그러나, 미세 피치의 연결 단자 내에 포함되는 솔더층의 양이 감소되므로, 상기 반도체 장치와 외부 장치 사이에 신뢰성 있는 전기적 연결을 제공하기 어렵다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 신뢰성 있는 전기적 연결을 제공할 수 있는, 미세 피치의 연결 단자를 포함하는 반도체 장치 및 이의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되는 도전 패드 및 상기 도전 패드에 전기적으로 연결되는 연결 단자(connection terminal)를 포함하며, 상기 연결 단자는, 순차적으로 적층된 하부 필라층, 확산 방지층 및 상부 필라층을 포함하며, 측벽에 돌출부를 구비하는 도전성 필라 구조물(conductive pillar structure), 및 상기 상부 필라층 상에 배치되며, 상기 돌출부의 적어도 일부분과 접촉하는 솔더층(solder layer)을 구비한다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 솔더층은 상기 확산 방지층의 상면의 적어도 일부분과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지층의 측벽이 상기 상부 필라층의 측벽보다 외측으로(outwardly) 돌출하여 상기 돌출부를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지층의 외주부(outer circumference)의 상면은 상기 상부 필라층에 의해 커버되지 않을 수 있다. 상기 상부 필라층에 의해 커버되지 않는 상기 확산 방지층의 상기 외주부의 상면은 상기 솔더층과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 상면 전체 및 측벽이 상기 솔더층에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 솔더층은 상기 상부 필라층의 상면에 대하여 제1 높이를 갖고, 상기 제1 높이는 상기 확산 방지층의 상기 기판의 상면에 평행한 제1 방향을 따른 제2 폭의 50% 내지 90%일 수 있다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 80% 내지 98%일 수 있다.
예시적인 실시예들에 있어서, 상기 하부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제3 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 80% 내지 98%일 수 있다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 30% 내지 80%일 수 있다.
예시적인 실시예들에 있어서, 상기 하부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제3 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 30% 내지 80%일 수 있다.
예시적인 실시예들에 있어서, 상기 하부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제3 폭이 상기 상부 필라층의 상기 제1 방향을 따른 제1 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 필라층과 상기 도전 패드 사이에 배치되는 하부 금속층을 더 포함하며, 상기 하부 금속층의 측벽은 상기 하부 필라층의 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 필라층과 상기 도전 패드 사이에 배치되는 하부 금속층을 더 포함하며, 상기 하부 금속층 주위에 언더컷이 형성되고, 상기 하부 금속층의 측벽이 상기 하부 필라층의 측벽보다 내측으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 측벽과 상면, 및 상기 확산 방지층의 외주부의 상면이 상기 솔더층에 의해 커버되고, 상기 상부 필라층의 상기 측벽과 상기 상면, 및 상기 확산 방지층의 상기 외주부의 상면과 상기 솔더층 사이에 금속간 화합물(intermetallic compound, IMC)을 포함하는 중간층이 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되는 도전 패드 및 상기 도전 패드에 전기적으로 연결되는 연결 단자를 포함하며, 상기 연결 단자는, 상기 도전 패드 상에 순차적으로 적층된 하부 필라층, 확산 방지층 및 상부 필라층을 포함하는 도전성 필라 구조물, 및 상기 상부 필라층 및 상기 확산 방지층의 일부분 상에 배치되는 솔더층을 구비한다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 솔더층은 상기 상부 필라층의 상면 전체 및 측벽을 커버하고, 상기 솔더층은 상기 확산 방지층의 상면 적어도 일부분을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 솔더층은, 상기 상부 필라층에 의해 커버되지 않는 상기 확산 방지층의 상면 전체와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 필라층은 상기 확산 방지층에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 측벽 및 상면과 상기 솔더층과의 사이에 금속간 화합물(IMC)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지층의 상기 일부분과 상기 솔더층과의 사이에 금속간 화합물(IMC)이 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법에서, 기판 상에 개구부를 구비하는 마스크층을 형성하고, 상기 개구부 내에 하부 필라층, 확산 방지층, 상부 필라층 및 솔더층을 순차적으로 형성하며, 상기 마스크층을 제거하고, 상기 상부 필라층의 측벽이 상기 확산 방지층의 측벽에 대하여 내측에 위치하도록 상기 상부 필라층의 상기 측벽을 소정의 폭만큼 제거한다.
예시적인 실시예들에 있어서, 상기 상부 필라층의 상기 측벽을 제거하는 단계에서, 상기 하부 필라층의 측벽이 소정의 폭만큼 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 하부 필라층과 전기적으로 연결되는 하부 금속층을 형성하는 단계를 더 포함하고, 상기 상부 필라층의 상기 측벽을 제거하는 단계에서, 상기 하부 필라층에 의해 커버되지 않는 상기 하부 금속층 부분이 제거될 수 있다.
예시적인 실시예들에 있어서, 리플로우 공정을 수행하여 상기 솔더층이 상기 확산 방지층의 상면과 접촉하도록 상기 솔더층의 형상을 변경할 수 있다.
예시적인 실시예들에 있어서, 상기 솔더층의 형상을 변경하는 단계에서, 상기 솔더층이 상기 상부 필라층의 측벽 및 상기 확산 방지층의 외주부의 상면을 커버하도록 상기 솔더층의 형상이 변경될 수 있다.
본 발명의 기술적 사상에 의한 반도체 장치는 측벽에 돌출부를 구비하는 도전성 필라 구조물 및 상기 돌출부에 접촉하는 솔더층을 포함할 수 있다. 상기 솔더층이 상기 돌출부에 접촉함에 따라, 솔더층의 붕괴가 없이 도전성 필라 구조물 상에 놓여질 수 있는 솔더층의 양 또는 솔더층의 높이가증가될 수 있다. 또한, 상기 돌출부는, 상기 솔더층의 리플로우 공정에서 또는 상기 솔더층을 외부의 패드에 부착하기 위한 공정에서 상기 솔더층이 상기 도전성 필라 구조물 측벽을 따라 흘러내리는 것을 방지할 수 있다. 따라서, 상기 반도체 장치는 신뢰성 있는 전기적 연결을 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 칩을 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 칩을 나타내는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 칩을 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 칩을 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 칩을 나타내는 단면도이다.
도 7 내지 도 13은 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 14는 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도이다.
도 15 내지 도 18은 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 19는 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도이다.
도 20 내지 도 23은 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치(1)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 장치(1)는 반도체칩(100), 패키지 기판(200) 및 이들 사이를 연결하는 연결 단자(140)를 포함할 수 있다. 반도체 장치(1)는 반도체 칩(100)이 패키지 기판(200) 상에 연결 단자(140)에 의해 페이스다운(face-down) 방식으로 실장된 플립칩 패키지일 수 있다.
반도체 칩(100)은 반도체 기판(110) 및 반도체 기판(110) 상에 형성되며, 반도체 장치(1) 내부에 포함된 회로 기능을 외부로 확장할 수 있는 도전 패드(122)를 포함할 수 있다. 반도체 칩(100)에는 반도체 제조 공정을 통하여 반도체 장치(1)의 회로 기능을 위한 개별 단위 소자들이 포함되는 회로부가 형성될 수 있다. 즉, 반도체 칩(100)에는 트랜지스터, 저항, 캐패시터, 전도성 배선 및 그들 사이에 배치되는 절연층이 형성될 수 있다.
도전 패드(122)는 반도체 장치(1)의 상기 회로부의 최종 보호층인 패시베이션층(124)에 의하여 노출될 수 있다. 도전 패드(122)는 반도체 장치(1)의 상기 회로부와 전기적으로 연결되어, 반도체 장치(1)의 상기 회로부를 패키지 기판(200)과 전기적으로 연결할 수 있다.
반도체 칩(100)에는 예를 들면, 디램(DRAM), 플래시 메모리 등의 메모리 소자, 마이크로 컨트롤러 등의 로직 소자, 아날로그 소자, 디지털 시그널 프로세서 소자, 시스템 온 칩 소자 또는 이들의 결합 등 다양한 반도체 장치가 형성될 수 있다.
패키지 기판(200)은 베이스 기판(210), 접속 패드(220), 절연층(230), 외부 단자 접속 패드(240) 및 외부 단자(250)를 포함할 수 있다.
베이스 기판(210)은 예를 들어 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 접속 패드(220)는 베이스 기판(210)의 일 면 상에 형성되며, 패키지 기판(200)과 연결 단자(140)를 전기적으로 연결시킬 수 있다. 절연층(230)은 베이스 기판(210) 상면 상에 형성되며, 절연층(230)이 접속 패드(220) 상면 일부분을 노출시킬 수 있다. 외부 단자 접속 패드(240)는 베이스 기판(210)의 다른 일 면 상에 형성되며, 외부 단자 접속 패드(240) 상에 외부 단자(250)가 부착될 수 있다. 예를 들어 외부 단자(250)는 솔더 볼일 수 있다. 외부 단자(250)는 반도체 장치(1)를 외부 전기 장치와 전기적으로 연결시킬 수 있다.
반도체 칩(100)의 연결 단자(140)는 패키지 기판(200)의 접속 패드(220) 상에 부착되며, 이에 따라 반도체 칩(100)의 도전 패드(122)가 접속 패드(220)와 전기적으로 연결될 수 있다. 연결 단자(140)는 도전성 필라 구조물(150) 및 솔더층(160)을 포함할 수 있다. 도전성 필라 구조물(150) 및 솔더층(160)에 대하여 이후에 도 2를 참조로 상세히 설명하도록 한다. 반도체 칩(100)과 패키지 기판(200) 사이의 공간에 언더필층(170)이 형성될 수 있다. 언더필층(170)은 연결 단자(140)의 측벽을 둘러싸며 서로 인접한 연결 단자들(140) 사이의 공간을 채울 수 있다. 몰딩재(180)는 반도체 칩(100)의 상면 및 측벽을 커버하도록 형성될 수 있다. 한편, 도 1에 도시된 것과 달리, 언더필층(170)이 형성되지 않고, 몰딩재(180)가 반도체칩(100)의 상면 및 측벽, 연결 단자(140)의 측벽 상에 형성되어 반도체 칩(100)과 패키지 기판(200) 사이의 공간을 채울 수도 있다.
도 2는 예시적인 실시예들에 따른 반도체 칩(100)을 나타내는 단면도이다.
도 2를 도 1과 같이 참조하면, 반도체 기판(110)의 상면 상에 도전 패드(122)가 배치될 수 있다. 도전 패드(122)는 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 도시되지는 않았지만, 도전 패드(122)는 반도체 기판(110) 상에 형성된 반도체 장치의 회로부를 위한 개별 단위 소자들(미도시)과 전기적으로 연결될 수 있다.
패시베이션층(124)은 반도체 기판(110)의 상면 상에 배치되며, 도전 패드(122) 상면 일부분을 커버할 수 있다. 패시베이션층(124)은 감광성 폴리이미드(photosensitive polyimide, PSPI), 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 패시베이션층(124)은 반도체 기판(110) 상에 형성 된상기 개별 단위 소자들을 외부의 충격 또는 습기 등으로부터 보호하는 보호막으로 작용할 수 있다. 패시베이션층(124)은 개구부(124H)를 포함하며, 개구부(124H)에 의해 도전 패드(122) 상면 일부분이 노출될 수 있다.
하부 금속층(130)은 도전 패드(122)와 도전 패드(122)에 인접하게 위치하는 패시베이션층(124) 일부분을 커버할 수 있다. 하부 금속층(130)은 연결 단자(140)와 도전 패드(122) 사이에 형성되며, 연결 단자(140)의 형성을 위한 시드층, 접착층 또는 배리어층일 수 있다. 예시적인 실시예들에 있어서, 하부 금속층(130)은 크롬(Cr), 텅스텐(W), 티타늄(Ti), 구리(Cu), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.
도 2에는 하부 금속층(130)이 하나의 층으로 형성된 것으로 도시되었으나, 이와는 달리 하부 금속층(130)은 복수의 금속층들을 포함하는 적층 구조일 수 있다. 예를 들어, 하부 금속층(130)은 도전 패드(122) 및 패시베이션층(124) 상에 순차적으로 적층된 제1 금속층, 제2 금속층 및/또는 제3 금속층을 포함할 수 있다. 상기 제1 금속층은 상부에 형성된 연결 단자(140)를 도전 패드(122) 및/또는 패시베이션층(124)에 안정적으로 부착시키기 위한 접착층으로 작용할 수 있다. 상기 제1 금속층은 패시베이션층(124)과의 우수한 접착 특성을 갖는 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 금속층은 티타늄(Ti), 티타늄-텅스텐(Ti-W), 크롬(Cr) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 상기 제2 금속층은 연결 단자(140)에 포함된 금속 물질이 하부의 반도체 기판(110) 내로 확산하는 것을 방지하는 배리어층으로 작용할 수 있다. 상기 제2 금속층은 구리(Cu), 니켈(Ni), 크롬-구리(Cr-Cu) 및 니켈바나듐(Ni-V) 중 적어도 하나를 포함할 수 있다. 상기 제3 금속층은 연결 단자(140)의 형성을 위한 시드층 또는 솔더층의 웨팅 특성을 향상시키기 위한 웨팅층으로 작용할 수 있다. 상기 제3 금속층은 니켈(Ni), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
연결 단자(140)는 하부 금속층(130) 상에 배치되며, 연결 단자(140)와 도전 패드(122) 사이에 하부 금속층(130)이 개재될 수 있다. 연결 단자(140)는 도전성 필라 구조물(150) 및 솔더층(160)을 포함할 수 있다.
도전성 필라 구조물(150)은 하부 금속층(130) 상에 순차적으로 적층된 하부 필라층(152), 확산 방지층(154) 및 상부 필라층(156)을 포함할 수 있다. 하부 필라층(152)은 하부 금속층(130) 상에 배치될 수 있고, 하부 필라층(152)의 측벽은 하부 금속층(130)의 측벽과 정렬될 수 있다. 하부 필라층(152)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의조합을 포함할 수 있다. 확산 방지층(154)은 하부 필라층(152) 상에 배치될 수 있다. 확산 방지층(154)은 니켈(Ni), 코발트(Co), 구리(Cu) 또는 이들의 조합을 포함할 수 있다. 상부 필라층(156)은 확산 방지층(154)은 상에 배치될 수 있고, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 필라층(156) 및 확산 방지층(154)은 서로 다른 물질을 포함할 수 있다. 또한, 상부 필라층(156) 및 확산 방지층(154)은 서로 다른 물질을 포함하며, 서로에 대하여 식각 선택비가 있는 물질들을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 한편, 상부 필라층(156) 및 하부 필라층(152)은 동일한 물질을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 상부 필라층(156) 및 하부 필라층(152)은 서로 다른 물질을 포함할 수도 있다.
도 2에 예시적으로 도시된 것과 같이, 상부 필라층(156)은 제1 폭(W1)을 가지며, 제1 폭(W1)은 확산 방지층(154)의 제2 폭(W2)보다 작을 수 있다. 예를 들어, 상부 필라층(156)의 제1 폭(W1)은 확산 방지층(154)의 제2 폭(W2)의 80 내지 98%일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 하부 필라층(152)의 제3 폭(W3)은 확산 방지층(154)의 제2 폭(W2)보다 작을 수 있다. 예를 들어, 하부 필라층(152)의 제3 폭(W3)은 확산 방지층(154)의 제2 폭(W2)의 80 내지 98%일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상부 필라층(156)의 제1 폭(W1)이 확산 방지층(154)의 제2 폭(W2)보다 더 작게 형성됨에 따라, 확산 방지층(154)의 상면 일부분은 상부 필라층(156)에 의해 커버되지 않을 수 있다. 여기서, 상부 필라층(156)에 의해 커버되지 않는 확산 방지층(154)의 상면 일부분, 즉 확산 방지층(154)의 외주부(outer circumference)의 상면을 확산 방지층(154)의 에지 상면(154U)이라고 지칭하도록 한다. 확산 방지층(154)의 에지 상면(154U)은 도전성 필라 구조물(150) 측벽으로부터 외측으로 돌출될 수 있다.
또한, 하부 필라층(152)의 제3 폭(W3)이 확산 방지층(154)의 제2 폭(W2)보다 작게 형성됨에 따라 확산 방지층(154)의 하면 일부분 또한 하부 필라층(152)에 의해 커버되지 않을 수 있다. 따라서, 확산 방지층(154)의 에지 상면(154U), 측벽(154S) 및 확산 방지층(154)의 에지 하면(154L)(즉, 하부 필라층(152)과 접촉하지 않는 확산 방지층(154)의 하면 일부분)에 의해 한정되는 확산 방지층(154) 부분이 돌출부(150O)를 구성할 수 있다. 돌출부(150O)는 도전성 필라 구조물(150)의 측벽으로부터 외측으로 돌출할 수 있다.
상부 필라층(156)은 제1 높이(H1)를 가지고, 확산 방지층(154)은 제2 높이(H2)를 가지며, 제1 및 제2 높이들(H1, H2) 각각은 2 내지 30 마이크로미터일 수 있다. 하부 필라층(152)은 제3 높이(H3)를 가질 수 있고, 제3 높이(H3)는 5 내지 100 마이크로미터일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 내지 제3 높이들(H1, H2, H3)은 반도체 칩(100)의 두께 및/또는 폭, 도전 패드(122)의 피치, 상부 필라층(156), 확산 방지층(154) 및/또는 하부 필라층(152) 각각에 포함되는 물질의 종류 등에 따라 적절한 값으로 선택될 수 있다.
솔더층(160)은 상부 필라층(156)의 측벽(156S) 및 상면, 및 확산 방지층(154)의 에지 상면(154U)의 적어도일부분 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 솔더층(160)은 구형 또는 볼 형상을 가질 수 있다. 솔더층(160)은 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예를 들어, 솔더층(160)은 Sn, Pb, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다.
도 2에 예시적으로 도시된 것과 같이, 솔더층(160)은 상부 필라층(156)의 상면 및 측벽(156S) 전체를 커버할 수 있고, 또한 확산 방지층(154)의 에지 상면(154U)의 실질적으로 전체 면적 상에 배치될 수 있다. 이에 따라, 원기둥 형상을 갖는 도전성 필라 구조물 상에 솔더층이 배치되는 경우와 비교하여(즉, 돌출부(150O)가 형성되지 않은 원기둥 형상의 도전성 필라 구조물의 상면 상에 솔더층이 배치되는 경우와 비교하여) 솔더층(160)과 도전성 필라 구조물(150) 사이의 접촉 면적이 증가될 수 있다. 따라서, 붕괴되지 않고 도전성 필라 구조물(150) 상에 배치될 수 있는 솔더층(160)의 양(또는 높이)이 증가될 수 있다.
일반적으로, 솔더층의 양이 많을수록, 반도체 칩을 패키지 기판 또는 접속 패드 상에 부착할 때 상기 솔더층에 의해 충분한 전기적 연결이 제공될 수 있다. 특히, 반도체 칩을 패키지 기판 상에 부착하기 위한 공정은 솔더층 일부분이 용융되기에 충분히 높은 온도에서 수행되며, 이러한 높은 온도에서 반도체 칩의 휨(warpage) 현상이 발생할 수 있다. 솔더층의 양이 적은 경우, 반도체 칩의 휨 현상이 발생할 때 반도체 칩의 에지 부분에 위치하는 솔더층은 패키지 기판과 접촉하지 못할 수 있고, 이에 따라 반도체 칩과 패키지 기판 사이에 신뢰성 있는 전기적 연결이 제공되지 못할 수 있다. 따라서, 패키지 기판과의 신뢰성 있는 전기적 연결을 제공하기 위하여 솔더층의 양이 많을수록 유리할 수 있다. 그러나, 솔더층이 리플로우 공정에 의해 구형상(또는 볼 형상)으로 형성되므로, 도전성 필라 구조물 상에 놓일 수 있는 솔더층의 양은 도전성 필라 구조물의 상면 면적에 의해 제한될(limited) 수 있다. 만약 솔더층의 양이 너무 많다면, 리플로우 공정에서 솔더층이 용융되면서 도전성 필라 구조물의 측벽을 따라 흘러내릴 수 있고, 또는 솔더층이 붕괴되어 도전성 필라 구조물 상에 놓여진 솔더층의 양이 더욱 감소될 수 있다.
전술한 바와 같이, 솔더층(160)은 상부 필라층(156)의 상면 및 측벽(156S) 전체를 커버할 수 있고, 확산 방지층(154)의 에지 상면(154U)의 실질적으로 전체 면적 상에 배치될 수 있다. 따라서, 솔더층(160)과 도전성 필라 구조물(150) 사이에 상대적으로 큰 접촉 면적이 확보될 수 있고, 이에 따라 붕괴되지 않고 도전성 필라 구조물(150) 상에 배치될 수 있는 솔더층(160)의 양(또는 높이)이 상대적으로 클 수 있다.
한편, 솔더층(160)과 도전성 필라 구조물(150)의 접촉 계면에는 중간층(160I)이 형성될 수 있다. 중간층(160I)은 솔더층(160)과 도전성 필라 구조물(150) 내에 포함된 금속 물질들이 상대적으로 높은 온도에서 반응하여 형성된금속간 화합물(intermetallic compound, IMC)을 포함할 수 있다. 예를 들어, 도전성 필라 구조물(150)이 구리 및/또는 니켈을 포함하고, 솔더층(160)이 주석 및/또는 구리를 포함할 때, 중간층(160I)은 (Cu,Ni)6Sn5, (Cu,Ni)3Sn4 또는 (Cu,Ni)3Sn 중 적어도 하나를 포함할 수 있다. 그러나, 중간층(160I)의 물질 또는 조성은 이에 한정되는 것이 아니며, 도전성 필라 구조물(150)의 물질, 솔더층(160)의 물질, 리플로우 공정의 온도 및 시간 등에 따라 달라질 수 있다.
상기 금속간 화합물이 솔더층(160)과 도전성 필라 구조물(150)의 접촉 계면에 적당한 두께로 형성되는 경우, 솔더층(160)의 접합 특성이 향상될 수 있고 또한 솔더층(160)의 구조적 안정성이 향상될 수 있다. 도 2에 예시적으로 도시된 것과 같이, 상부 필라층(156)의 상면과 측벽(156S) 및 확산 방지층(154)의 에지 상면(156U)과 접촉하는 솔더층(160) 부분들 내에 중간층(160I)이 형성됨에 따라 중간층(160I)은 상대적으로 큰 표면적을 가질 수 있다. 특히, 원기둥 형상을 갖는 도전성 필라 구조물 상에 솔더층이 배치되는 경우와 비교하여(즉, 돌출부(150O)가 형성되지 않은 원기둥 형상의 도전성 필라 구조물의 상면 상에 솔더층이 배치되는 경우와 비교하여) 중간층(160I)은 더 큰 표면적을 가질 수 있다. 일반적으로 중간층(160I)은 솔더층(160)보다 높은 융점을 갖는 물질을 포함할 수 있거나 솔더층(160)보다 기계적 강도가 높은 물질을 포함할 수 있다. 따라서 중간층(160I)의 표면적이 상대적으로 큰 경우, 붕괴되지 않고 도전성 필라 구조물(150) 상에 놓여질 수 있는 솔더층(160)의 양이 상대적으로 클 수 있다.
예시적인 실시예들에 있어서, 솔더층(160)은 도전성 필라 구조물(150)의 상면에 대하여 제4 높이(H4)를 가질 수 있다. 예를 들어, 솔더층(160)의 제4 높이(H4)는 확산 방지층(154)의 제2 폭(W2)의 약 50% 내지 약 90%일 수 있다. 제4 높이(H4)가 50%보다 작으면, 반도체 칩의 휨 현상이 발생하는 경우 접속 패드와의 신뢰성 있는 전기적 연결을 제공하기 어려울 수 있다. 제4 높이(H4)가 90%보다 크면, 리플로우 공정에서 솔더층(90)이 도전성 필라 구조물(150)의 측벽을 따라 흘러내리거나 붕괴될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 확산 방지층(154)의 제2 폭(W2)이 상부 필라층(156)의 제1 폭(W1) 및/또는 하부 필라층(152)의 제3 폭(W3)보다 크고, 또한 솔더층(160)의 제4 높이(H4)는 확산 방지층(154)의 제2 폭(W2)의 약 50% 내지 약 90%일 수 있다. 따라서, 솔더층(160)의 제4 높이(H4)는 상대적으로 큰 값을 가질 수 있고, 이에 따라 솔더층(160)의 부피 또한 상대적으로 큰 값을 가질 수 있다.
돌출부(150O)는 솔더층(160)의 리플로우 공정에서, 또는 솔더층(160)을 외부의 접속 패드 상에 부착하기 위한 공정에서 솔더층(160)이 도전성 필라 구조물(150) 측벽을 따라 흘러내리는 것을 방지할 수 있다. 특히, 상기 공정들은 솔더층(160)의 일부분이 용융되기 충분히 높은 온도에서 수행되며, 이 때 솔더층(160)의 유동성이 증가될 수 있다. 만약 솔더층 일부분이 도전성 필라 구조물의 측벽을 따라 흘러내리는 경우, 주로 하부 필라층 측벽 부분과 반응하여 원치 않는 금속간 화합물을 더 형성할 수 있고, 이에 따라 도전성 필라 구조물 상면 상에 놓여지는 솔더층의 양이 더욱 감소할 수 있다. 또한, 원치 않는 금속간 화합물이 형성되는 경우 솔더층 내에는 보이드(void)가 발생할 수 있고, 반도체 칩을 장시간 사용할 때 상기 보이드에 의하여 연결 단자의 신뢰성이 저하될 수 있다.
도 2에 예시적으로 도시된 것과 같이, 도전성 필라 구조물(150)은 측벽에 돌출부(150O)를 포함하며, 돌출부(150O)는 확산 방지층(154)의 에지 상면(154U), 측벽(154S) 및 에지 하면(154L)에 의해 한정될 수 있다. 도전성 필라 구조물(150) 상에 놓여진 솔더층(160)이 도전성 필라 구조물(150)의 돌출부(150O)를 따라 흘러내리기 위한 유동 경로(flow path)는 확산 방지층(154)의 측벽(154S) 및 에지 하면(154L)을 포함할 수 있고, 따라서 상기 유동 경로가 상대적으로 길어질 수 있다. 따라서, 솔더층(160)이 도전성 필라 구조물(150)의 측벽을 따라 흘러내리는 현상, 또는 이에 의해 발생하는 솔더층(160)의 보이드 발생이 방지될 수 있다.
도 2에 예시적으로 도시된 것과 같이, 도전성 필라 구조물(150)과 솔더층(160) 사이의 접촉 계면(즉, 상부 필라층(156)의 상면 및 측벽(156S), 및 확산 방지층(154)의 에지 상면(154U)과 솔더층(160)과의 사이의 접촉 계면)에 소정의 두께의 중간층(160I)이 형성될 수 있다. 여기서, 확산 방지층(154)의 상면과 접촉하는 솔더층(160)의 에지 부분에 중간층(160I)이 형성될 수 있으므로, 확산 방지층(154)의 상면과 접촉하는 솔더층(160)의 최하면에 금속간 화합물이 소정의 두께로 형성될 수 있다. 전술한 것과 같이, 중간층(160I)은 솔더층(160)보다 높은 융점을 갖거나 기계적 강도가 높은 물질을 포함할 수 있고, 솔더층(160)의 에지 부분에 중간층(160I)이 형성됨에 따라 솔더층(160)이 도전성 필라 구조물(150)의 측벽을 따라 흘러내리는 현상, 또는 이에 의해 발생하는 솔더층(160)의 보이드 발생이 방지될 수 있다.
상기 반도체 칩(100)에 따르면, 솔더층(160)이 도전성 필라 구조물(150)의 상기 돌출부(150O)의 상면과 접촉할 수 있다. 솔더층(160)과 도전성 필라 구조물(150) 사이의 접촉 면적이 상대적으로 클 수 있고, 이에 따라 솔더층(160)의 붕괴가 없이 도전성 필라 구조물(150) 상에 놓여질 수 있는 솔더층(160)의 양 또는 솔더층(160)의 높이가 증가될 수 있다. 또한, 돌출부(150O)는, 솔더층(160)의 리플로우 공정에서 또는 솔더층(160)을 외부의 접속 패드에 부착하기 위한 공정에서 솔더층(160)이 도전성 필라 구조물(150) 측벽을 따라 흘러내리는 것을 방지할 수 있다. 따라서, 반도체 칩(100)은 신뢰성 있는 전기적 연결을 제공할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 칩(100A)을 나타내는 단면도이다. 도 3에서, 도 1 및 도 2에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 3을 참조하면, 하부 금속층(130A) 주위에 도전성 필라 구조물(150)의 측벽 아래의 일부분이 제거된 언더컷(130R)이 형성될 수 있다. 하부 금속층(130A)의 측벽은 도전성 필라 구조물(150)의 측벽과 정렬되지 않고, 도전성 필라 구조물(150)의 측벽 내측에 배치될 수 있다.
하부 금속층(130A)을 형성하기 위한 예시적 공정에서, 도전 패드(122) 및 패시베이션층(124)을 커버하는 예비 하부 금속층(130P)을 형성하고, 예비 하부 금속층(130P) 상에 도전성 필라 구조물(150)을 형성한 후, 도전성 필라 구조물(150)를 식각 마스크로 사용하여 도전성 필라 구조물(150)에 의해 커버되지 않는 예비 하부 금속층(130P) 부분을 제거함으로써 하부 금속층(130A)을 형성할 수 있다. 예를 들어 에천트를 사용한 습식 식각 공정에 의해 예비 하부 금속층(130P) 부분을 제거할 수 있고, 상기 에천트에서의 하부 금속층(130A)의 식각 속도가 상대적으로 빠를 수 있다. 이러한 경우, 도전성 필라 구조물(150)의 측벽 아래의 하부 금속층(130A)이 소정의 폭만큼 더 식각될 수 있고, 따라서 하부 금속층(130A) 주위에 언더컷(130R)이 형성될 수 있다.
도 3에는 언더컷(130R)이 수직한 측벽을 갖는 것으로 예시적으로 도시되었으나, 이와는 달리 언더컷(130R)은 경사진 측벽을 가질 수도 있다. 예를 들어, 하부 금속층(130A)은 복수의 금속층들을 포함하는 적층 구조일 수 있고, 하부 금속층(130A)은 도전 패드(122) 및 패시베이션층(124) 상에 순차적으로 적층된 제1 금속층, 제2 금속층 및/또는 제3 금속층을 포함할 수 있다. 상기 제1 금속층, 상기 제2 금속층 및/또는 상기 제3 금속층 각각에 포함된 금속 물질이 다른 경우, 하부 금속층(130A)을 형성하기 위한 습식 식각 공정에서 상기 에천트에서의 상기 제1 금속층, 상기 제2 금속층 및/또는 상기 제3 금속층 각각의 식각 속도들이 서로 다를 수 있다. 이러한 경우에 상기 제1 금속층, 상기 제2 금속층 및/또는 상기 제3 금속층은 서로 다른 폭만큼 식각되어 언더컷(130R)은 경사진 측벽을 가질 수도 있다.
도 4는 예시적인 실시예들에 따른 반도체 칩(100B)을 나타내는 단면도이다. 도 4에서, 도 1 내지 도 3에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 4를 참조하면, 도전성 필라 구조물(150A)은 상대적으로 큰 높이를 가질 수 있다. 도전성 필라 구조물(150A) 측벽에 돌출부(150O)를 구비할 수 있고, 돌출부(150O)의 폭 또한 상대적으로 클 수 있다.
예시적인 실시예들에 있어서, 상부 필라층(156A)의 제1 폭(W1A)은 확산 방지층(154)의 제2 폭(W2)의 약 30 내지 80%일 수 있다. 상부 필라층(156A)의 제1 높이(H1A)은 확산 방지층(154)의 제2 높이(H2)보다 클 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상부 필라층(156A)의 제1 폭(W1A)은 확산 방지층(154)의 제2 폭(W2)의 약 30 내지 80%일 수 있고, 이에 따라 상부 필라층(156A)에 의해 커버되지 않는 확산 방지층(154)의 에지 상면(154U)은 더욱 큰 폭을 가질 수 있다. 또한, 상부 필라층(156A)의 제1 높이(H1A)가 상대적으로 크므로, 도전성 필라 구조물(150A)과 솔더층(160A) 사이의 접촉 면적(또는 상부 필라층(156A)의 상면 및 측벽(156S), 및 확산 방지층(154)의 에지 상면(154U)과 솔더층(160A) 사이의 접촉 면적)이 더욱 증가될 수 있다. 따라서, 붕괴되지 않고 도전성 필라 구조물(150A) 상에 놓여질수 있는 솔더층(160A)의 양이 상대적으로 클 수 있다.
도 4에 예시적으로 도시된 것과 같이, 도전성 필라 구조물(150A)과 솔더층(160A) 사이의 접촉 계면에 중간층(160IA)이 형성될 수 있고, 중간층(160IA)의 표면적이 상대적으로 클 수 있다. 중간층(160IA)은 (Cu,Ni)6Sn5, (Cu,Ni)3Sn4 또는 (Cu,Ni)3Sn과 같은 금속간 화합물(IMC)을 포함할 수 있다. 중간층(160IA)은 솔더층(160A)보다 높은 융점을 갖거나 기계적 강도가 높은 물질을 포함할 수 있고, 따라서 붕괴되지 않고 도전성 필라 구조물(150A) 상에 놓여질 수 있는 솔더층(160A)의 양이 더욱 증가될 수 있다.
예시적인 실시예들에 있어서, 하부 필라층(152A)의 제3 폭(W3A)은 확산 방지층(154)의 제2 폭(W2)의 약 30 내지 80%일 수 있다. 또한, 하부 필라층(152)의 제3 높이(H3A)는 확산 방지층(154)의 제2 높이(H2) 또는 상부 필라층(156)의 제1 높이(H1A)보다 클 수 있다.
하부 필라층(152A)의 제3 폭(W3A)은 확산 방지층(154)의 제2 폭(W2)의 약 30 내지 80%일 수 있고, 이에 따라 하부 필라층(152A)과 접촉하지 않는 확산 방지층(154)의 에지 하면(154L)은 더욱 큰 폭을 가질 수 있다. 따라서, 리플로우 공정 또는 연결 단자(140A)를 외부의 접속 패드 상에 부착하기 위한 공정에서, 솔더층(160A)이 도전성 필라 구조물(150A)의 측벽을 따라 흘러내리기 위한 유동 경로가 더욱 확장될 수 있고, 따라서 솔더층(160A)이 도전성 필라 구조물(150A)의 측벽을 따라 흘러내리는 현상, 또는 이에 의해 발생하는 솔더층(160A)의 보이드 발생이 방지될 수 있다.
한편, 하부 필라층(152A)의 제3 폭(W3A)은 확산 방지층(154)의 제2 폭(W2) 또는 솔더층(160A)의 폭보다 작으므로, 하부 필라층(152A)과 이에 인접한 하부 필라층(152A) 사이의 간격이 증가할 수 있다. 미세 피치의 반도체 칩(100)에서, 도전 패드(122)의 피치가 감소하므로, 도전성 필라 구조물(150A)과 이에 인접한 도전성 필라 구조물(150A) 사이의 간격 또한 감소된다. 그러나, 도 4에 예시적으로 도시된 반도체 칩(100B)에서는, 확산 방지층(154)과 이에 인접한 확산 방지층(154) 사이의 간격, 또는 솔더층(160A) 및 이에 인접한 솔더층(160A) 사이의 간격보다 하부 필라층(152A)과 이에 인접한 하부 필라층(152A)의 간격이 더 클 수 있다. 즉, 도전 패드(122)의 피치가 감소하더라도, 하부 필라층(152A)의 좁은 제1 폭(W1A)과 큰 제3 높이(H3A)에 의해 하부 필라층(152A) 주위에 상대적으로 넓은 공간이 확보될 수 있다. 따라서, 반도체 칩(100B)을 패키지 기판(200)(도 1 참조)의 접속 패드(220)(도 1 참조)에 부착한 후, 도전성 필라 구조물(150A) 및 솔더층(160A)의 측벽을 둘러싸는 언더필층(170)(도 1 참조)을 형성할 때 하부 필라층(152A) 주위의 상대적으로 넓은 공간 내에 언더필층(170)이 보이드 없이 채워질 수 있다.
전술한 바와 같이, 반도체 칩을 패키지 기판 상에 부착하기 위한 예시적인 공정은 솔더층 일부분이 용융되기에 충분히 높은 온도에서 수행되며, 이러한 높은 온도에서 반도체 칩의 휨 현상이 발생할 수 있다. 연결 단자의 높이가 작은 경우, 반도체 칩의 휨 현상이 발생할 때 반도체 칩의 에지 부분에 위치하는 솔더층은 패키지 기판과 접촉하지 못할 수 있고, 이에 따라 반도체 칩과 패키지 기판 사이에 신뢰성 있는 전기적 연결이 제공되지 못할 수 있다. 그러나, 도 4에 예시적으로 도시된 반도체 칩(100B)에서는, 솔더층(160A)의 제4 높이(H4A)가 상대적으로 크고, 도전성 필라 구조물(150A)의 높이(여기서는, 제1 내지 제3 높이들(H1A, H2, H3A)의 합)가 상대적으로 클 수 있다. 따라서, 높은 온도에서 반도체 칩(100B)의 휨 현상이 발생하더라도 반도체 칩(100B)의 에지 부분에 위치하는 솔더층(160A)이 패키지 기판(200)과 충분히 접촉할 수 있고, 이에 따라 반도체 칩(100B)과 패키지 기판(200) 사이에 신뢰성 있는 전기적 연결이 제공될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 칩(100C)을 나타내는 단면도이다. 도 5에서, 도 1 내지 도 4에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 하부 필라층(152B)은 제3 폭(W3B)을 가질 수 있고, 제3 폭(W3B)은 상부 필라층(156)의 제1 폭(W1)보다 작을 수 있다. 하부 필라층(152B)의 제3 폭(W3B)이 상부 필라층(156)의 제1 폭(W1)보다 작으므로, 반도체 칩(100C)을 패키지 기판(200)(도 1 참조)의 접속 패드(220)(도 1 참조)에 부착한 후, 도전성 필라 구조물(150B) 및 솔더층(160)의 측벽을 둘러싸는 언더필층(170)(도 1 참조)을 형성할 때 하부 필라층(152B) 주위의 상대적으로 넓은 공간 내에 언더필층(170)이 보이드 없이 채워질 수 있다.
예시적인 실시예들에 있어서, 하부 필라층(152B)은 상부 필라층(156)과 다른 물질을 포함할 수 있다. 하부 금속층(130)을 형성하기 위한 예시적 공정에서, 도전 패드(122) 및 패시베이션층(124)을 커버하는 예비 하부 금속층(130P)(도 8 참조)을 형성하고, 예비 하부 금속층(130P) 상에 도전성 필라 구조물(150B)을 형성한 후, 도전성 필라 구조물(150)를 식각 마스크로 사용하여 도전성 필라 구조물(150B)에 의해 커버되지 않는 예비 하부 금속층(130P) 부분을 제거함으로써 하부 금속층(130)을 형성할 수 있다. 예를 들어 에천트를 사용한 습식 식각 공정에 의해 예비 하부 금속층(130P) 부분을 제거할 수 있고, 상기 에천트에 노출되는 도전성 필라 구조물(150B)의 측벽 또한 소정의 폭만큼 제거될 수 있다. 예를 들어, 하부 필라층(152B)과 상부 필라층(156)이 서로 다른 물질을 포함하고, 상기 에천트에서의 하부 필라층(152B)과 상부 필라층(156)의 식각 속도들이 서로 다를 수 있다. 특히 하부 필라층(152B)의 상기 식각 속도가 상부 필라층(156)의 상기 식각 속도보다 큰 경우에 도 5에 예시적으로 도시된 것과 같이 하부 필라층(152)의 제3 폭(W3B)이 상부 필라층(156)의 제1 폭(W1)보다 작을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 하부 필라층(152B)의 상기 식각 속도가 상부 필라층(156)의 상기 식각 속도보다 작은 경우에, 도 5에 도시된 것과는 달리 하부 필라층(152)의 제3 폭(W3B)이 상부 필라층(156)의 제1 폭(W1)보다 큰 반도체 칩(100C)이 얻어질 수 있다.
다른 실시예들에 있어서, 하부 필라층(152B)은 상부 필라층(156)과 동일한 물질을 포함할 수 있다. 예를 들어, 하부 금속층(130)을 형성하기 위한 상기 습식 식각 공정에서, 상기 에천트에서의 상부 필라층(156)과 하부 필라층(152B)의 식각 속도들이 실질적으로 동일하거나 유사할 수 있고, 상부 필라층(156)과 하부 필라층(152B)은 실질적으로 동일한 제1 폭(W1) 및 제3 폭(W3)(도 2 참조)을 가질 수 있다. 이후, 솔더층(160)을 구형상으로 형성하기 위한 리플로우 공정이 수행된 후, 추가 식각 공정이 수행될 수 있다. 상부 필라층(156)의 측벽(156S) 및 상면이 솔더층(160)에 의해 커버되므로, 상부 필라층(156)은 상기 추가 식각 공정에서 식각되지 않을 수 있다. 하부 필라층(152B)의 측벽은 상기 추가 식각 공정에서 사용되는 에천트에 노출될 수 있고, 소정의 폭만큼 제거될 수 있다. 이에 따라 도 5에 예시적으로 도시된 것과 같이 하부 필라층(152B)의 제3 폭(W3B)이 상부 필라층(156)의 제1 폭(W1)보다 작을 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 칩(100D)을 나타내는 단면도이다. 도 6에서, 도 1 내지 도 5에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 반도체 기판(110) 상에 도전 패드(122A)가 형성되며, 도전 패드(122A)의 상면 일부분을 노출하는 개구부(124H)를 구비하는 패시베이션층(124A)이 형성될 수 있다.
도전 패드(122A) 및 패시베이션층(124A) 상에 재배선 금속층(192)이 형성될 수 있다. 재배선 금속층(192)은 개구부(124H)의 측벽 및 바닥부를 덮고 패시베이션층(124A) 상으로 연장될 수 있다. 재배선 금속층(192)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 금(Au), 또는 이들의 조합을 포함할 수 있다.
재배선 금속층(192) 상에는 재배선 금속층(192) 상면 일부를 노출하는 개구부(194H)를 구비하는 재배선 절연층(194)이 배치될 수 있다. 재배선 절연층(194)은 감광성 폴리이미드, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
재배선 절연층(194) 상에 하부 금속층(130)이 형성될 수 있다. 하부 금속층(130)은 재배선 절연층(194)의 개구부(194H)의 측벽 및 바닥부를 덮고 재배선 금속층(192)과 전기적으로 연결될 수 있다. 하부 금속층(130) 상에는 연결 단자(140)가 배치될 수 있고, 연결 단자(140)는 도전성 필라 구조물(150) 및 솔더층(160)을 포함할 수 있다. 하부 금속층(130), 도전성 필라 구조물(150) 및 솔더층(160)은 도 2를 참조로 설명한 특징들과 유사한 기술적 특징들을 가질 수 있다. 또한, 하부 금속층(130)는 도 3을 참조로 설명한 하부 금속층(130A)으로 대체될 수 있고, 연결 단자(140)는 도 4 및 도 5를 참조로 설명한 연결 단자들(140A, 140B)로 대체될 수 있다.
상기 반도체 칩(100D)에 따르면, 도전 패드(122A)와 전기적으로 연결되는 재배선 금속층(192) 상에 연결 단자(140)가 배치될 수 있다. 따라서, 미세 피치의 반도체 칩(100D)에서 도전 패드(122A)가 미세 피치를 가지더라도, 재배선 금속층(192) 상에 상대적으로 넓은 피치를 갖도록 연결 단자(140)를 배치할 수 있다. 또한, 재배선 금속층(192)의 레이아웃을 도전 패드(122A)의 레이아웃과는 독립적으로 구성할 수 있다. 따라서, 반도체 칩(100D)은 향상된 유연성을 가질 수 있다.
도 7 내지 도 13은 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다. 도 7 내지 도 13은 도 2를 참조로 설명한 반도체 칩(100)의 제조 방법일 수 있다. 도 7 내지 도 13에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 반도체 기판(110) 상에 도전층(미도시)을 형성한 후, 상기 도전층을 패터닝하여 반도체 기판(110) 상에 도전 패드(122)를 형성할 수 있다. 도전 패드(122)는 반도체 칩의 피치에 따라 소정의 간격으로 배치될 수 있다.
도전 패드(122) 및 반도체 기판(110) 상에 절연층(미도시)을 형성한 후, 상기 절연층을 패터닝하여 도전 패드(122) 상면 일부분을 노출하는 개구부(124H)를 구비하는 패시베이션층(124)을 형성할 수 있다.
도 8을 참조하면, 개구부(124H)에 의해 노출된 도전 패드(122) 상면 및 패시베이션층(124) 상면 상에 예비 하부 금속층(130P)을 형성할 수 있다. 예시적인 실시예들에 있어서, 스퍼터링 공정, 화학 기상 증착(chemical vapor deposition, CVD) 공정 등에 의하여 예비 하부 금속층(130P)을 형성할 수 있다. 예비 하부 금속층(130P)은 개구부(124H)의 측벽과 바닥부 상에 콘포말하게 형성될 수 있고, 이에 따라 개구부(124H)가 완전히 채워지지 않을 수 있다.
도 8에는 예비 하부 금속층(130P)이 하나의 층으로 형성된 것이 도시되었지만, 이와는 달리 예비 하부 금속층(130P)은 복수의 금속층들을 포함하는 적층 구조를 포함할 수 있다. 예를 들어, 예비 하부 금속층(130P)은 제1 내지 제3 금속층들을 포함할 수 있고, 이들 각각은 접착층, 배리어층, 시드층 또는 웨팅층으로 작용할 수 있다. 예비 하부 금속층(130P)에 대한 기술적 특징들은 도 2를 참조로 설명한 하부 금속층(130)의 특징들과 유사하다.
이후, 예비 하부 금속층(130P) 상에 개구부(310H)를 구비하는 마스크층(310)을 형성할 수 있다. 마스크층(310)은 포토레지스트 패턴일 수 있다.
개구부(310H)는 도전 패드(122)와 수직 오버랩되는 위치에 배치될 수 있다. 개구부(310H)는 원기둥, 사각 기둥, 다각형 기둥 등의 다양한 형상을 가질 수 있다. 개구부(310H)의 수평 방향 폭은 확산 방지층(154)의 제2 폭(W2)(도 2 참조)과 실질적으로 동일할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 9를 참조하면, 개구부(310H) 내에 하부 필라층(152), 확산 방지층(154) 및 상부 필라층(156)을 순차적으로 형성함으로써 도전성 필라 구조물(150)을 형성할 수 있다. 상부 필라층(156)의 상면은 마스크층(310)의 상면보다 낮은 레벨 상에 위치할 수 있고, 이에 따라 개구부(310H)가 완전히 채워지지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 전해 도금 공정에 의해 개구부(310H)의 바닥부로부터 소정의 높이를 갖는 하부 필라층(152)을 형성하고, 제2 전해 도금 공정에 의해 하부 필라층(152) 상에 소정의 높이를 갖는 확산 방지층(154)을 형성하며, 제3 전해 도금 공정에 의해 확산 방지층(154) 상에 상부 필라층(156)을 형성할 수 있다.
다른 실시예들에 있어서, 제1 전해 도금 공정에 의해 개구부(310H)의 바닥부로부터 소정의 높이를 갖는 하부 필라층(152)을 형성하고, 스퍼터링 공정에 의해 하부 필라층(152) 상에 소정의 높이를 갖는 확산 방지층(154)을 형성하며, 제2 전해 도금 공정에 의해 확산 방지층(154) 상에 상부 필라층(156)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 하부 필라층(152)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 확산 방지층(154)은 하부 필라층(152) 상에 형성될 수 있다. 확산 방지층(154)은 니켈(Ni), 코발트(Co), 구리(Cu) 또는 이들의 조합을 포함할 수 있다. 상부 필라층(156)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에 있어서, 하부 필라층(152) 및/또는 상부 필라층(156)은 확산 방지층(154)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 필라층(152) 및 상부 필라층(156)은 구리(Cu)로 형성하고, 확산 방지층(154)은 니켈(Ni)로 형성할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 10을 참조하면, 마스크층(310)의 개구부(310H) 내에서 상부 필라층(156) 상에 예비 솔더층(160P)을 형성할 수 있다. 예시적인 실시예들에 있어서, 예비 솔더층(160P)은 전해 도금 공정에 의해 형성될 수 있다. 예비 솔더층(160P)은 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에 있어서, 예비 솔더층(160P)은 하부 필라층(152) 및/또는 상부 필라층(156)과 식각 선택비를 갖는 물질을 포함할 수 있다.
예비 솔더층(160P)의 형태는 마스크층(310)의 높이 또는 예비 솔더층(160P)의 부피에 따라 달라질 수 있다. 도 10에는 예비 솔더층(160P)이 마스크층(310)의 상면과 실질적으로 동일한 레벨 상에 위치하는 상면을 갖는 것이 예시적으로 도시되었다. 이 경우, 예비 솔더층(160P)는 평평한 상면을 갖는 원판형을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 10에 도시된 것과 달리, 예비 솔더층(160P)의 상면은 마스크층(310)의 상면보다 높은 레벨 상에 위치하여 예비 솔더층(160P)이 버섯 모양의 형태를 가질 수도 있고, 이와는 달리 예비 솔더층(160P)의 상면은 마스크층(310)의 상면보다 낮은 레벨 상에 위치할 수도 있다.
도 11을 참조하면, 마스크층(310)(도 10 참조)을 제거할 수 있다. 마스크층(310)을 제거하기 위한 예시적인 공정은 애싱(ashing) 공정일 수 있다.
마스크층(310)을 제거함에 따라 예비 하부 금속층(130P)의 상면과 도전성 필라 구조물(150)의 측벽이 노출될 수 있다.
도 12를 참조하면, 예비 솔더층(160P) 및 도전성 필라 구조물(150)에 의해 커버되지 않는 예비 하부 금속층(130P)(도 11 참조) 부분을 제거하여 하부 금속층(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 예비 하부 금속층(130P) 부분을 제거하기 위한 공정은 습식 식각 공정일 수 있다. 상기 습식 식각 공정에 사용되는 에천트에 노출된 상부 필라층(156) 및 하부 필라층(152) 측벽이 소정의 폭만큼 함께 제거될 수 있다.
예시적인 실시예들에 있어서, 상부 필라층(156) 및 하부 필라층(152)은 확산 방지층(154)과 식각 선택비를 갖는 물질을 포함할 수 있다. 이러한 경우에, 노출된 확산 방지층(154) 측벽이 거의 식각되지 않는 동안 상부 필라층(156) 및 하부 필라층(152)의 노출 측벽들이 소정의 폭만큼 식각되어 도전성 필라 구조물(150)의 측벽에 돌출부(150O)가 형성될 수 있다. 이와는 달리, 상부 필라층(156), 확산 방지층(154) 및 하부 필라층(152)이 모두 상기 에천트에 의해 소정의 폭만큼 제거되나, 확산 방지층(154)의 제거된 양이 상부 필라층(156) 및 하부 필라층(152)의 제거된 양들보다 작을 수 있고, 이에 따라 도전성 필라 구조물(150)의 측벽에 돌출부(150O)가 형성될 수도 있다.
상부 필라층(156) 및 하부 필라층(152)의 노출 측벽들이 상기 식각 공정에서 확산 방지층(154)의 측벽에 대하여 내측으로 이동함에 따라, 노출되는 확산 방지층(154)의 에지 상면(154U), 측벽(154S) 및 에지 하면(154L)에 의해 돌출부(150O)가 구성될 수 있다.
한편, 예비 솔더층(160P)은 상부 필라층(156) 및 하부 필라층(152)과 식각 선택비를 갖는 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
한편, 하부 필라층(152)의 측벽이 소정의 폭만큼 제거됨에 따라 상기 제거 부위 아래에 위치하는 하부 금속층(130) 부분 또한 에천트에 다시 노출될 수 있고, 상기 하부 금속층(130) 부분도 제거될 수 있다. 이에 따라, 도 12에 도시된것과 같이 하부 금속층(130)의 측벽은 하부 필라층(152)의 측벽과 정렬될 수 있다.
한편, 도 5의 반도체 칩(100C)을 제조하기 위하여, 하부 필라층(152B) 및 상부 필라층(156)이 서로 다른 물질을 포함하고, 하부 필라층(152B) 및 상부 필라층(156)에 포함된 물질들의 상기 에천트에서의 식각 속도들이 서로 다를 수 있다. 특히, 하부 필라층(152B)에 포함된 물질의 상기 식각 속도가 상부 필라층(156)에 포함된 물질의 상기 식각 속도보다 큰 경우, 하부 필라층(152B) 측벽이 상부 필라층(156)의 측벽에 대하여 더 내측에 배치될 수 있다. 이러한 경우에, 도 5에 예시적으로 도시된 것과 같은 반도체칩(100C)이 제조될 수 있다.
도 13을 참조하면, 리플로우 공정에 의해 구형 또는 볼 형상의 솔더층(160)이 형성될 수 있다.
예시적인 실시예들에 있어서, 예비 솔더층(160P)(도 12 참조)의 용융점보다 낮은 온도에서, 예를 들어 220℃ 내지 250℃에서 예비 솔더층(160P)을 리플로우시키면 예비 솔더층(160P)이 액상으로 변화될 수 있다. 액상의 예비 솔더층(160P)이 갖는 표면장력에 의해 예비 솔더층(160P)이 구형 또는 볼 형상의 솔더층(160)으로 형성될 수 있다. 한편, 도전성 필라 구조물(150)에 포함된 물질들은 상기 리플로우 공정에서 액상으로 변화되지 않을 수 있고, 도전성 필라 구조물(150)의 형상이 그대로 유지될 수 있다.
예시적인 실시예들에 있어서, 솔더층(160)은 도전성 필라 구조물(150)의 측벽을 따라 흘러내릴 수 있고, 확산 방지층(154)의 에지 상면(154U)과 접촉할 수 있다. 이에 따라 솔더층(160)은 상부 필라층(156)의 측벽 및 상면을 전체적으로 커버하며, 확산 방지층(154)의 에지 상면(154U)의 실질적으로 전체 면적을 커버할 수 있다. 그러나, 확산 방지층(154)의 측벽(154S) 상에는 솔더층(160)이 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 리플로우 공정 동안에 도전성 필라 구조물(150)과 솔더층(160) 사이의 접촉 계면에서 중간층(160I)이 형성될 수 있다. 중간층(160I)은 도전성 필라 구조물(150) 내에 포함된 물질과 솔더층(160) 내에 포함된 물질 사이의반응에 의하여 형성된 금속간 화합물을 포함할 수 있다.
전술한 공정들을 수행하여 반도체 칩(100)이 제조될 수 있다.
상기 반도체 칩(100)의 제조 방법에 따르면, 측벽에 돌출부(150O)를 구비하는 도전성 필라 구조물(150)을 형성할 수 있고, 도전성 필라 구조물(150) 상에 놓여지는 솔더층(160)의 양(또는 높이)이 증가될 수 있다. 도전성 필라 구조물(150)의 돌출부(150O)는, 상기 측벽을 따라 솔더층(160)이 흘러내리는 것을 방지할 수 있다. 따라서, 반도체 칩(100)은 신뢰성 있는 전기적 연결을 제공할 수 있다. 또한, 하부 금속층(130)의 형성을 위한 공정에서 도전성 필라 구조물(150) 측벽의 돌출부(150O)를 동시에 형성할 수 있으므로, 반도체 칩(100)의 제조 공정을 단순화할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도이다. 도 14는 도 3을 참조로 설명한 반도체 칩(100A)의 제조 방법일 수 있다. 도 14에서, 도 1 내지 도 13에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
우선, 도 7 내지 도 11을 참조로 설명한 공정들을 수행하여 예비 하부 금속층(130P) 상에 도전성 필라 구조물(150) 및 예비 솔더층(160P)이 순차적으로 적층된 구조를 형성할 수 있다.
도 14를 참조하면, 예비 솔더층(160P) 및 도전성 필라 구조물(150)에 의해 커버되지 않는 예비 하부 금속층(130P) 부분을 제거하여 하부 금속층(130A)을 형성할 수 있다.
하부 금속층(130A) 내에 포함된 물질의 상기 에천트에서의 식각 속도가 하부 필라층(152) 내에 포함된 물질의 상기 에천트에서의 식각 속도보다 클 수 있다. 이러한 경우, 하부 금속층(130A)의 노출된 측벽 부분이 더욱 많이 식각되어 하부 금속층(130A) 주위에 언더컷(130R)이 형성될 수 있다. 하부 금속층(130A)은 하부 필라층(152)의 측벽에 대하여 더 내측에 배치될 수 있다.
이후, 도 13을 참조로 설명한 공정을 수행하여 반도체 칩(100A)이 제조될 수 있다.
도 15 내지 도 18은 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다. 도 15 내지 도 18은 도 4를 참조로 설명한 반도체 칩(100B)의 제조 방법일 수 있다. 도 15 내지 도 18에서, 도 1 내지 도 14에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
우선, 도 7 및 도 8을 참조로 설명한 공정을 수행하여 반도체 기판(110) 상에 도전 패드(122), 패시베이션층(124) 및 예비 하부 금속층(130P)이 형성된구조를 형성할 수 있다.
도 15를 참조하면, 예비 하부 금속층(130P) 상에 개구부(320H)를 구비하는 마스크층(320)을 형성할 수 있다 이때, 마스크층(320)의 높이는 도 8을 참조로 설명한 마스크층(310)의 높이보다 더 클 수 있다.
도 9 및 도 10을 참조로 설명한 공정들을 수행하여, 마스크층(320)의 개구부(320H) 내에 도전성 필라 구조물(150A) 및 예비 솔더층(160P)이 순차적으로 적층된 구조를 형성할 수 있다.
여기서, 도전성 필라 구조물(150A)은 순차적으로 적층된 하부 필라층(152A), 확산 방지층(154) 및 상부 필라층(156A)을 포함할 수 있다. 예시적인 실시예들에 있어서, 하부 필라층(152A)과 상부 필라층(156A)은 확산 방지층(154)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 또한, 하부 필라층(152A)과 상부 필라층(156A)은 예비 솔더층(160P)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 필라층(156A)의 제1 높이(H1A)는 상부 필라층(156A)은 확산 방지층(154)의 제2 높이(H2)보다 클 수 있고, 하부 필라층(152A)의 제3 높이(H3A)는 확산 방지층(154)의 제2 높이(H2)보다 클 수 있다.
도 16을 참조하면, 예비 솔더층(160P) 및 도전성 필라 구조물(150A)에 의해 커버되지 않는 예비 하부 금속층(130P)(도 15 참조) 부분을 제거하여 하부 금속층(130)을 형성할 수 있다.
이때, 하부 금속층(130)을 형성하기 위한 식각 공정에 사용되는 에천트에 상부 필라층(156A) 및 하부 필라층(152A) 측벽들이 노출되어, 상부 필라층(156A) 및 하부 필라층(152A) 측벽들이 소정의 폭만큼 함께 제거될 수 있다. 한편, 확산 방지층(154) 및 예비 솔더층(160P) 측벽들은 상기 에천트에 의해 거의 제거되지 않거나 상부 필라층(156A) 및 하부 필라층(152A)에 비하여 상당히 작은 폭만큼 제거될 수 있다. 따라서 도전성 필라 구조물(150A)의 측벽에 돌출부(150O)가 형성될 수 있다.
도 17을 참조하면, 하부 필라층(152A) 및 상부 필라층(156A)의 측벽들을 소정의 폭만큼 제거할 수 있다.
예시적인 실시예들에 있어서, 하부 필라층(152A) 및 상부 필라층(156A)의 측벽들을 제거하는 공정은 습식 식각 공정일 수 있다. 한편, 확산 방지층(154) 및 예비 솔더층(160P)은 하부 필라층(152A) 및 상부 필라층(156A)과 식각 선택비를 갖는 물질을 포함함에 따라 상기 습식 식각 공정에서 거의 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 상부 필라층(156A)의 제1 폭(W1A)은 확산 방지층(154)의 제2 폭(W2)의 약 30 내지 80%일 수 있다. 또한, 하부 필라층(152A)의 제3 폭(W3A)은 확산 방지층(154)의 제2 폭(W2)의 약 30 내지 80%일 수 있다.
도 18을 참조하면, 리플로우 공정에 의해 구형 또는 볼 형상의 솔더층(160A)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 리플로우 공정에서 솔더층(160A)은 상부 필라층(156A)의 측벽을 따라 흘러내릴 수 있고, 확산 방지층(154)의 에지 상면(154U)과 접촉할 수 있다. 이에 따라 솔더층(160A)은 상부 필라층(156A)의 측벽 및 상면을 전체적으로 커버하며, 확산 방지층(154)의 에지 상면(154U)의 실질적으로 전체 면적을 커버할 수 있다. 그러나, 확산 방지층(154)의 측벽(154S) 상에는 솔더층(160A)이 형성되지 않을 수 있다.
전술한 공정들을 수행하여 반도체 칩(100B)이 제조될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도이다. 도 19는 도 5를 참조로 설명한 반도체 칩(100C)의 제조 방법일 수 있다. 도 19에서, 도 1 내지 도 18에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
우선, 도 7 내지 도 13을 참조로 설명한 공정을 수행하여 도전성 필라 구조물(150B) 상에 솔더층(160)이 형성된 구조를 형성할 수 있다.
도 19를 참조하면, 하부 필라층(152B)의 측벽을 소정의 폭만큼 제거할 수있다.
예시적인 실시예들에 있어서, 확산 방지층(154)은 하부 필라층(152B)과 식각 선택비를 갖는 물질을 포함할 수 있고, 하부 필라층(152B)의 측벽을 제거하기 위한 식각 공정에서 확산 방지층(154)의 측벽은 거의 제거되지 않을 수 있다. 또한, 상부 필라층(156)의 측벽 및 상면 전체가 솔더층(160)에 의해 커버되므로, 상기 식각 공정에서 상부 필라층(156) 부분은 손상되지 않을 수 있다. 따라서, 하부 필라층(152B)의 폭(W3B)이 상부 필라층(156)의 폭(W1)보다 작을 수 있다.
전술한 공정들을 수행하여 반도체 칩(100C)이 제조될 수 있다.
도 20 내지 도 23은 예시적인 실시예들에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다. 도 20 내지 도 23은 도 6을 참조로 설명한 반도체 칩(100D)의 제조 방법일 수 있다. 도 20 내지 도 23에서, 도 1 내지 도 19에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 20을 참조하면, 반도체 기판(110) 상에 도전 패드(122A)를 형성하고, 도전 패드(122A) 상에 패시베이션층(124A)을 형성할 수 있다. 패시베이션층(124A)은 개구부(124H)를 구비하며, 개구부(124H)는 도전 패드(122A) 상면 일부분을 노출시킬 수 있다.
도전 패드(122A) 및 패시베이션층(124A) 상에 도전층(미도시)을 형성한후, 상기 도전층을 패터닝하여 도전 패드(122A)와 전기적으로 연결되는 재배선 금속층(192)을 형성할 수 있다. 재배선 금속층(192)은 개구부(124H)의 측벽 및 바닥부를 덮고 패시베이션층(124A) 상으로 연장될 수 있다.
도 21을 참조하면, 패시베이션층(124A) 및 재배선 금속층(192)을 커버하는 절연층(미도시)을 형성하고, 상기 절연층 상에 패터닝 공정을 수행하여 재배선 금속층(192) 상면 일부를 노출하는 개구부(192H)를 구비하는 재배선 절연층(194)을 형성할 수 있다. 예시적인 실시예들에 있어서, 재배선 절연층(194)은 감광성 폴리이미드, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 사용하여 형성할 수 있다.
이후, 재배선 절연층(194) 상에 예비 하부 금속층(130P)이 형성될 수 있다. 예비 하부 금속층(130P)은 재배선 절연층(194)의 개구부(194H)의 측벽 및 바닥부를 덮고 재배선 금속층(192)과 전기적으로 연결될 수 있다.
도 22를 참조하면, 재배선 금속층(192) 상에 개구부(330H)를 구비하는 마스크층(330)을 형성할 수 있다. 개구부(330H)는 패시베이션층(194)의 개구부(194H)와 수직 오버랩되는 위치에 형성될 수 있다. 따라서, 마스크층(330)의 개구부(330H)에 의해 재배선 금속층(192)과 접촉하는 예비 하부 금속층(130P) 부분이 노출될 수 있다.
이후, 개구부(330H) 내에 하부 필라층(152), 확산 방지층(154), 상부 필라층(156) 및 예비 솔더층(160P)을 순차적으로 형성할 수 있다.
도 23을 참조하면, 마스크층(330)(도 22 참조)을 제거하고, 예비 솔더층(160P) 및 도전성 필라 구조물(150)에 의해 커버되지 않는 예비 하부 금속층(130P) 부분을 제거함으로서 하부 금속층(130)을 형성할 수 있다. 이때, 예비 하부 금속층(130P) 부분의 제거 공정에서, 에천트에 노출된 하부 및 상부 필라층들(152, 156)의 측벽들이 소정 폭만큼 제거될 수 있다. 도 23에 도시된 것과 같이, 상부 필라층(156)의 측벽(156S)이 확산 방지층(154)의 측벽(154S)보다 내측에 위치하고, 확산 방지층(154)의 에지 상면(154U)이 노출될 수 있다.
도 6을 다시 참조하면, 리플로우 공정을 수행하여 구형 또는 볼 형상의 솔더층(160)이 형성될 수 있다.
전술한 공정들을 수행하여 반도체 칩(100D)이 제조될 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 도 24에서, 도 1 내지 도 23에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
우선, 도 7 내지 도 13을 참조로 설명한 공정들을 수행하여 반도체 칩(100)을 형성할 수 있다. 반도체 칩(100)은 측벽에 돌출부(150O)를 구비하는 도전성 필라 구조물(150) 및 도전성 필라 구조물(150) 상의 솔더층(160)을 포함할 수 있다.
도시되지는 않았지만, 솔더층(160) 및 도전성 필라 구조물(150) 일부분 상에 플럭스(flux)(미도시)가 형성될 수 있다. 상기 플럭스는 솔더층(160)의 산화나 원치 않는 반응을 방지하도록 솔더층(160) 표면에 얇은 두께로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 플럭스는 코팅에 의해 염화물, 플루오르화물, 수지 등을 사용하여 형성될 수 있다.
이후, 베이스 기판(210)의 일 면 상에 접속 패드(220) 및 접속 패드(220)의 일부분을 노출하는 절연층(230)이 형성된 패키지 기판(200)이 제공될 수 있다.
반도체 칩(100)이 플립칩 본딩 방식으로 패키지 기판(200) 상에 실장될 수 있다. 솔더층(160)이 접속 패드(220)와 접촉하도록 반도체칩(100)의 제1 면(F1)이 패키지 기판(200)을 마주보며 배치될 수 있다. 예시적인 실시예들에 있어서, 솔더층(160)이 접속 패드(220)에 부착되기 위한 공정은 솔더층(160) 일부분이 용융되기에 충분히 높은 온도에서 수행될 수 있다. 도 24에 예시적으로 도시된 것과 같이, 도전성 필라 구조물(150)의 측벽에 돌출부(150O)가 형성되고, 이에 따라 솔더층(160)이 도전성 필라 구조물(150)의 측벽을 따라 흘러내리지 않을 수 있고 솔더층(160)이 하부 필라층(152)의 측벽과 접촉하지 않을 수 있다.
본 발명과의 비교를 위하여, 측벽에 돌출부를 구비하지 않는 도전성 필라 구조물을 포함하는 반도체 칩에서의 솔더층의 프로파일(B)을 도 24에서 점선으로 표시하였다. 측벽에 상기 돌출부를 구비하지 않는 상기 도전성 필라 구조물 상에 상기 솔더층이 배치될 때, 상기 솔더층의 리플로우 공정에서 및/또는 접속 패드에 상기 솔더층을 부착하기 위한 공정에서 상기 솔더층이 상기 도전성 필라 구조물의 측벽을 따라 흘러내릴 수 있다. 따라서, 상기 솔더층이 상기 하부 필라층 측벽 일부분을 커버할 수 있고 상기 솔더층과 상기 하부 필라층 내에 포함된 금속 물질들 사이의 반응에 의해 금속간 화합물이 형성될 수 있다. 상기 금속간 화합물이 형성될 때, 상기 반도체 칩과 상기 접속 패드 사이의 신뢰성 있는 접속을 제공하는 데 기여할 수 있는 솔더층의 부피가 감소될 수 있다. 또한, 상기 솔더층 내부에 보이드 등이 형성될 수 있고, 반도체 칩을 장시간 사용할 때 상기 보이드에 의하여 반도체 칩의 신뢰성이 저하될 수 있다.
그러나, 도 24에 예시적으로 도시된 것과 같이, 도전성 필라 구조물(150)의 측벽에 돌출부(150O)가 형성되는 경우 솔더층(160)이 도전성 필라 구조물(150)의 측벽을 따라 흘러내리는 것이 방지될 수 있으므로, 연결 단자(140)는 신뢰성 있는 전기적 연결을 제공할 수 있다.
도 1을 다시 참조하면, 반도체 칩(100)과 패키지 기판(200) 사이에 연결 단자(140)의 측벽을 둘러싸는 언더필층(170)을 형성할 수 있다. 이후, 반도체 칩(100)의 상면 및 측벽을 둘러싸는 몰딩재(180)를 형성할 수 있다. 몰딩재(180)는 에폭시몰드 컴파운드(epoxy mold compound, EMC) 등을 사용하여 형성될 수 있다.
이후, 패키지 기판(200)의 다른 일 면 상에 외부 단자 접속 패드(240) 및 외부 단자 접속 패드(240)에 부착되는 외부 단자(250)를 형성할 수 있다. 그러나, 외부 단자 접속 패드(240) 및/또는 외부 단자(250)의 형성 공정은 도 24를 참조로 설명한 반도체 칩(100)의 부착 공정 이전에 수행될 수도 있다.
전술한 공정들을 수행하여 도 1을 참조로 설명한 반도체 장치(1)가 완성될 수 있다.
한편, 도 24에서는 도 1 및 도 2를 참조로 설명한 반도체 칩(100)을 포함하는 반도체 장치(1)에 대하여 예시적으로 설명하였으나, 이와는 달리 반도체 칩(100)은 도 3 내지 도 6를 참조로 설명한 반도체 칩(100A, 100B, 100C, 100D)으로 대체될 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100A, 100B, 100C, 100D: 반도체 칩
130, 130A: 하부 금속층 140, 140A, 140B: 연결 단자
150, 150A, 150B: 도전성 필라 구조물
152, 152A, 152B: 하부 필라층 154: 확산 방지층
156, 156A: 상부 필라층 160, 160A: 솔더층
170: 언더필층 180: 몰딩재
192: 재배선 금속층 194: 재배선 절연층
200: 패키지 기판 210: 베이스 기판
220: 접속 패드 230: 절연층
240: 외부 단자 접속 패드 250: 외부 단자

Claims (20)

  1. 기판 상에 배치되는 도전 패드; 및
    상기 도전 패드에 전기적으로 연결되는 연결 단자(connection terminal)로서,
    순차적으로 적층된 하부 필라층, 확산 방지층 및 상부 필라층을 포함하며, 측벽에 돌출부를 구비하는 도전성 필라 구조물(conductive pillar structure), 및
    상기 상부 필라층 상에 배치되며, 상기 돌출부의 적어도 일부분과 접촉하는 솔더층(solder layer)을 구비하는 상기 연결 단자를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭보다 작은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 솔더층은 상기 확산 방지층의 상면의 적어도 일부분과 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 확산 방지층의 측벽이 상기 상부 필라층의 측벽보다 외측으로(outwardly) 돌출하여 상기 돌출부를 형성하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 확산 방지층의 외주부(outer circumference)의 상면은 상기 상부 필라층에 의해 커버되지 않는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 상부 필라층에 의해 커버되지 않는 상기 확산 방지층의 상기 외주부의 상면은 상기 솔더층과 접촉하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 상부 필라층의 상면 전체 및 측벽이 상기 솔더층에 의해 커버되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 솔더층은 상기 상부 필라층의 상면에 대하여 제1 높이를 갖고, 상기 제1 높이는 상기 확산 방지층의 상기 기판의 상면에 평행한 제1 방향을 따른 제2 폭의 50% 내지 90%인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 80% 내지 98%인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 하부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제3 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 80% 내지 98%인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 30% 내지 80%인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 하부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제3 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭의 30% 내지 80%인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 하부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제3 폭이 상기 상부 필라층의 상기 제1 방향을 따른 제1 폭보다 작은 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 하부 필라층과 상기 도전 패드 사이에 배치되는 하부 금속층을 더 포함하며,
    상기 하부 금속층의 측벽은 상기 하부 필라층의 측벽과 정렬되는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 하부 필라층과 상기 도전 패드 사이에 배치되는 하부 금속층을 더 포함하며,
    상기 하부 금속층 주위에 언더컷이 형성되고, 상기 하부 금속층의 측벽이 상기 하부 필라층의 측벽보다 내측으로 배치되는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 상부 필라층의 측벽과 상면, 및 상기 확산 방지층의 외주부의 상면이 상기 솔더층에 의해 커버되고,
    상기 상부 필라층의 상기 측벽과 상기 상면, 및 상기 확산 방지층의 상기 외주부의 상면과 상기 솔더층 사이에 금속간 화합물(intermetallic compound, IMC)을 포함하는 중간층이 형성되는 것을 특징으로 하는 반도체 장치.
  17. 기판 상에 배치되는 도전 패드; 및
    상기 도전 패드에 전기적으로 연결되는 연결 단자로서,
    상기 도전 패드 상에 순차적으로 적층된 하부 필라층, 확산 방지층 및 상부 필라층을 포함하는 도전성 필라 구조물, 및
    상기 상부 필라층 및 상기 확산 방지층의 일부분 상에 배치되는 솔더층을 구비하는 상기 연결 단자를 포함하며,
    상기 상부 필라층의 상기 기판의 상면에 평행한 제1 방향을 따른 제1 폭이 상기 확산 방지층의 상기 제1 방향을 따른 제2 폭보다 작은 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 솔더층은 상기 상부 필라층의 상면 전체 및 측벽을 커버하고,
    상기 솔더층은 상기 확산 방지층의 상면 적어도 일부분을 커버하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 솔더층은, 상기 상부 필라층에 의해 커버되지 않는 상기 확산 방지층의 상면 전체와 접촉하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 상부 필라층의 측벽 및 상면과 상기 솔더층과의 사이에 금속간 화합물(IMC)이 형성되는 것을 특징으로 하는 반도체 장치.
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