KR102446924B1

KR102446924B1 - 반도체 패키지

Info

Publication number: KR102446924B1
Application number: KR1020200042415A
Authority: KR
Inventors: 조창용; 이영모; 김남철; 오정식; 김용수
Original assignee: 주식회사 네패스
Priority date: 2020-04-07
Filing date: 2020-04-07
Publication date: 2022-09-26
Also published as: KR20210124846A

Abstract

본 발명의 기술적 사상은 제1 면 상에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 칩 패드와 전기적으로 연결된 외부 패드; 상기 외부 패드 상의 도전성 배리어층; 및 상기 도전성 배리어층 상의 커버층;을 포함하고, 상기 외부 패드, 상기 도전성 배리어층, 및 상기 커버층은 서로 다른 금속 물질을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {Semiconductor package}

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package)에 관한 것이다.

일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.

본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.

상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 면 상에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 칩 패드와 전기적으로 연결된 외부 패드; 상기 외부 패드 상의 도전성 배리어층; 및 상기 도전성 배리어층 상의 커버층;을 포함하고, 상기 외부 패드, 상기 도전성 배리어층, 및 상기 커버층은 서로 다른 금속 물질을 포함하는 반도체 패키지를 제공한다.

예시적인 실시예들에서, 상기 커버층은 금(Au)을 포함한다.

예시적인 실시예들에서, 상기 외부 패드의 상부 표면 및 측벽을 덮는 외부 접속 단자를 더 포함한다.

예시적인 실시예들에서, 상기 외부 패드는 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하고, 상기 하부 금속층은 상기 상부 금속층의 측벽으로부터 측 방향으로 돌출된 돌출부를 포함하고, 상기 하부 금속층의 상기 돌출부는 상기 도전성 배리어층 및 상기 커버층에 접촉한다.

예시적인 실시예들에서, 상기 외부 패드는 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하고, 상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 측벽면보다 내측에 위치하고, 상기 도전성 배리어층은 상기 하부 금속층과 이격된다.

예시적인 실시예들에서, 상기 외부 패드는 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하고, 상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 측벽면보다 내측에 위치하고, 상기 도전성 배리어층은 상기 상부 금속층의 상기 측벽면의 내측으로 더 연장되어 상기 하부 금속층에 접촉한다.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)의 일부를 나타내는 단면도로서, 도 1의 "Ⅲ"으로 표시된 영역에 대응하는 영역을 보여주는 단면도이다.
도 4a 내지 도 4h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 5은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 6는 도 5의 "VI"로 표시된 영역을 확대하여 나타낸 단면도이다.
도 7a 내지 도 7f는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 9a 내지 도 9c는 도 8에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 보여주는 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 12는 도 11의 "XⅡ"로 표시된 영역을 확대하여 나타낸 단면도이다.
도 13a 내지 도 13k는 본 발명의 일 실시예에 따른 도 11에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 14는 도 13i의 "XIV"로 표시된 부분을 확대한 부분 확대도이다.
도 15a 내지 도 15d는 본 발명의 다른 실시예에 따른 도 11에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 16은 도 15d의 "XVI"로 표시된 부분을 확대한 부분 확대도이다.
도 17은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 18a 내지 도 18c는 도 17의 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 19는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 20은 도 19의 "XX"로 표시된 영역을 확대하여 나타낸 단면도이다.
도 21은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 22는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 23은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 24는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.

이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)의 단면도이다.

도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(110), 상기 반도체 칩(110) 상의 재배선 구조체(120), 외부 패드(150), 및 외부 접속 단자(160)를 포함할 수 있다.

반도체 칩(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.

반도체 칩(110)은 제1 면(118) 상에 마련된 칩 패드(111)를 포함할 수 있다. 칩 패드(111)는 반도체 칩(110)에 형성된 상기 개별 소자와 전기적으로 연결될 수 있다. 또한, 반도체 칩(110)은 제1 면(118)을 덮는 패시베이션막(113)을 포함할 수 있다.

예시적인 실시예들에서, 반도체 칩(110)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.

또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.

또한, 도 1에서는 반도체 패키지(100)는 하나의 반도체 칩(110)을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 둘 이상의 반도체 칩(110)을 포함할 수 있다. 반도체 패키지(100)에 포함된 둘 이상의 반도체 칩(110)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.

재배선 구조체(120)는 반도체 칩(110)의 제1 면(118) 상에 마련될 수 있다. 재배선 구조체(120)는 절연 패턴(130), 및 배선 패턴(140)을 포함할 수 있다.

절연 패턴(130)은 반도체 칩(110)의 제1 면(118) 상에 배치될 수 있다. 절연 패턴(130)은 복수의 절연막이 적층된 구조를 가질 수 있다. 예를 들어, 절연 패턴(130)은 반도체 칩(110)의 제1 면(118) 상에 순차적으로 적층된 제1 절연 패턴(131) 및 제2 절연 패턴(133)을 포함할 수 있다.

예를 들어, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 각각 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수도 있다.

배선 패턴(140)은 절연 패턴(130) 내에 마련되며, 반도체 칩(110)의 칩 패드(111)와 외부 패드(150)를 전기적으로 연결할 수 있다. 좀 더 구체적으로, 배선 패턴(140)의 일부는 제1 절연 패턴(131)의 개구부를 통해 반도체 칩(110)의 칩 패드(111)에 연결될 수 있고, 배선 패턴(140)의 다른 일부는 제1 절연 패턴(131)의 표면을 따라 연장할 수 있다. 예를 들어, 배선 패턴(140)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.

도 1에서는 배선 패턴(140)이 단층 구조를 가지는 것으로 도시되었으나, 배선 패턴(140)은 복수의 배선층들이 수직 방향으로 적층된 다층 구조를 가질 수도 있다.

외부 패드(150)는 제2 절연 패턴(133) 상에 마련되며, 외부 접속 단자(160)가 배치되는 패드로 기능할 수 있다. 외부 패드(150)는 제2 절연 패턴(133)의 개구부를 통해 배선 패턴(140)에 연결될 수 있으며, 배선 패턴(140)을 통해 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결될 수 있다. 예를 들어, 외부 패드(150)는 언더 범프 메탈층(under bump metal layer, UBM)일 수 있다.

외부 패드(150)는 배선 패턴(140) 보다 두껍게 형성될 수 있다. 예를 들어, 배선 패턴(140)이 대략 3 마이크로미터(μm) 내지 8 마이크로미터 사이의 두께를 가지도록 형성된 것과 비교하여, 외부 패드(150)는 10 마이크로미터 이상의 두께를 가지도록 형성될 수 있다.

반도체 칩(110)의 제1 면(118)에 수직한 제2 방향(예를 들어, Z 방향)에 대해, 외부 패드(150)의 높이(150h)는 제2 절연 패턴(133)의 상면을 기준으로 외부 패드(150)의 상기 제2 방향에 따른 높이를 의미할 수 있다. 예시적인 실시예들에서, 외부 패드(150)의 높이(150h)는 10 ㎛ 내지 50 ㎛ 사이일 수 있다. 예를 들어, 외부 패드(150)의 높이(150h)는 대략 30 ㎛일 수 있다.

외부 패드(150)는 하부 금속층(151) 및 하부 금속층(151) 상의 상부 금속층(153)을 포함할 수 있다.

하부 금속층(151)은 제2 절연 패턴(133)의 개구부를 통해 노출된 배선 패턴(140) 상에 형성되고, 제2 절연 패턴(133)의 표면을 따라 연장될 수 있다. 하부 금속층(151)은, 예를 들어 상부 금속층(153)을 형성하기 위한 시드층(seed layer), 또는 접착층일 수 있다. 예를 들어, 하부 금속층(151)은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.

예시적인 실시예들에서, 하부 금속층(151)은 하나의 금속층일 수도 있으나, 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들어, 하부 금속층(151)은 제2 절연 패턴(133) 및 배선 패턴(140) 상에 순차적으로 적층된 제1 서브 금속층 및 제2 서브 금속층을 포함할 수 있다. 상기 제1 서브 금속층은 제2 절연 패턴(133)과의 우수한 접착 특성을 갖는 금속 물질을 포함할 수 있다. 예를 들어, 제1 서브 금속층은 티타늄(Ti)을 포함할 수 있다. 상기 제2 서브 금속층은 상부 금속층(153)의 형성을 위한 시드층으로 기능할 수 있다. 예를 들어, 상기 제2 서브 금속층은 구리(Cu)를 포함할 수 있다.

상부 금속층(153)은 하부 금속층(151) 상에 마련될 수 있다. 상부 금속층(153)은, 예를 들어 하부 금속층(151)을 시드(seed)로 이용한 도금 방법에 의해 형성될 수 있다. 상부 금속층(153)은 절연 패턴(130) 상에 세워진 기둥(pillar) 형상을 가지며, 중앙부가 함몰된 구조를 가질 수 있다. 예시적인 실시예들에서, 상부 금속층(153)은 구리(Cu) 또는 구리의 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다.

외부 접속 단자(160)는 외부 패드(150) 상에 마련될 수 있다. 외부 접속 단자(160)는 반도체 패키지(100)를 외부의 기판 상에 실장시키기 위한 칩-기판 연결 단자일 수 있다. 예시적인 실시예들에서, 외부 접속 단자(160)는 구형 또는 볼 형상을 가질 수 있다. 예를 들어, 외부 접속 단자(160)는 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.

예시적인 실시예들에서, 외부 접속 단자(160)는 외부 패드(150)를 덮을 수 있다. 예를 들어, 외부 패드(150)의 외부 접속 단자(160)는 외부 패드(150)의 상부 표면 및 측벽(158) 전체를 덮을 수 있다. 또한, 외부 접속 단자(160)는 외부 패드(150)의 근방의 제2 절연 패턴(133)의 표면을 덮을 수 있고, 제2 절연 패턴(133)의 상면과 면 접촉(surface contact)을 형성할 수 있다.

예시적인 실시예들에서, 반도체 칩(110)의 상기 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 외부 패드(150)의 측벽(158)상에서, 외부 접속 단자(160)의 제1 방향으로의 두께는 적어도 5 ㎛ 이상일 수 있다. 예를 들어, 외부 패드(150)의 측벽(158)상에서, 외부 접속 단자(160)의 제1 방향으로의 두께는 적어도 5 ㎛ 이상일 수 있다. 일부 예시적인 실시예들에서, 외부 패드(150)의 측벽(158)의 최상단과 외부 접속 단자(160)의 외부 표면 사이에서, 외부 접속 단자(160)의 제1 방향으로의 두께는 10 ㎛ 내지 30 ㎛ 사이일 수 있다. 또한, 일부 예시적인 실시예들에서, 외부 패드(150)의 측벽(158)의 최하단과 외부 접속 단자(160)의 외부 표면 사이에서, 외부 접속 단자(160)의 제1 방향으로의 두께는 5 ㎛ 내지 20 ㎛ 사이일 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 접속 단자(160)는 외부 패드(150)를 완전히 덮음으로써 외부 패드(150)가 외부로 노출되는 것을 방지할 수 있고, 외부 패드(150)가 외부로 노출됨에 따른 외부 패드(150)의 손상을 방지함으로써 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.

한편, 상기 반도체 패키지(100)는 팬-인(fan-in) 구조의 반도체 패키지일 수 있다. 또는, 상기 반도체 패키지(100)는 팬-아웃(fan-out) 구조의 반도체 패키지일 수도 있다. 상기 반도체 패키지(100)가 팬-아웃 구조의 반도체 패키지인 경우, 배선 패턴(140)은 반도체 칩(11)의 외측으로 더 연장될 수 있고, 적어도 하나의 외부 패드(150) 및 적어도 하나의 외부 접속 단자(160)는 반도체 칩(110)의 외측에 배치될 수 있다.

도 2는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)를 나타내는 단면도이다. 도 2에 도시된 반도체 패키지(100a)는 커버층(170)을 더 포함하고 외부 접속 단자(도 1의 160)가 생략된 점을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다. 도 2에 있어서, 도 1과 중복된 설명은 생략하거나 간단히 한다.

도 2를 참조하면, 반도체 패키지(100a)는 외부 패드(150)를 덮는 커버층(170)을 포함할 수 있다. 예를 들어, 커버층(170)은 무전해 도금 방법 또는 스퍼터링 방법에 의해 형성되어, 외부 패드(150)의 표면의 적어도 일부를 덮도록 형성될 수 있다.

예시적인 실시예들에서, 커버층(170)은 외부 패드(150)의 표면을 전체적으로 덮도록 형성될 수 있다. 즉, 커버층(170)은 외부 패드(150)의 상면 및 측벽(158)을 덮을 수 있다. 또는, 다른 예시적인 실시예들에서, 커버층(170)은 외부 패드(150)의 표면의 일부만을 덮도록 형성될 수도 있다. 예를 들어, 커버층(170)은 외부 패드(150)의 측벽(158) 상에만 형성될 수도 있다.

커버층(170)은 외부 패드(150) 상에 외부 접속 단자(도 1의 160)을 더 형성할 때, 외부 접속 단자(160)를 구성하는 물질의 흐름성을 향상시키는 역할을 수행할 수 있다. 예를 들어, 외부 접속 단자(160)의 형성을 위한 리플로우 공정 동안, 용융 상태의 솔더는 젖음성이 우수한 금속 물질로 이루어진 커버층(170)의 표면을 따라서 퍼져나갈 수 있으므로, 외부 접속 단자(160)는 외부 패드(150)의 측벽(158)을 두껍게 덮도록 형성될 수 있다.

예시적인 실시예들에서, 커버층(170)은 젖음성이 우수한 금속 물질을 포함할 수 있다. 예를 들어, 커버층(170)은 금(Au), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 솔더 또는 이들의 조합을 포함할 수 있다.

또는, 다른 예시적인 실시예들에서, 커버층(170)에는 도전성 와이어가 부착될 수 있다. 상기 도전성 와이어는 외부의 기판과 커버층(170) 사이에서 연장되고 상기 외부의 기판과 커버층(170)을 전기적으로 연결할 수 있다.

커버층(170)은 외부 패드(150)의 표면 상에 얇은 두께로 형성된 금속막일 수 있다. 예시적인 실시예들에서, 커버층(170)의 두께는 0.001 ㎛ 이상, 0.005 ㎛ 이상, 0.01 ㎛ 이상, 0.05 ㎛ 이상, 또는 0.1 ㎛ 이상일 수 있다. 커버층(170)의 두께가 0.001 ㎛ 보다 작은 경우, 커버층(170)의 젖음성이 낮아져, 커버층(170)을 이용한 외부 접속 단자(도 1의 160)의 리플로우 시 외부 접속 단자(160)를 구성하는 물질의 흐름성이 충분히 강화되지 않을 수 있고, 결과적으로 외부 패드(150)의 측벽이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다.

또한, 예시적인 실시예들에서, 커버층(170)의 두께는 1 ㎛ 이하, 0.95 ㎛ 이하, 0.9 ㎛ 이하, 0.85 ㎛ 이하, 또는 0.8 ㎛ 이하일 수 있다. 커버층(170)의 두께가 1 ㎛ 보다 큰 경우, 커버층(170)을 이용한 외부 접속 단자(160)의 리플로우 시, 외부 접속 단자(160)를 구성하는 물질의 흐름성이 과도하게 강화되어 외부 접속 단자(160)의 높이가 너무 낮아질 수 있고, 외부 접속 단자(160)와 외부 패드(150) 사이에 금속간 화합물이 너무 두껍게 형성될 수 있다.

도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)의 일부를 나타내는 단면도로서, 도 1의 "Ⅲ"으로 표시된 영역에 대응하는 영역을 보여주는 단면도이다. 도 3에 도시된 반도체 패키지(100b)는 중간층(171)을 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다. 도 3에 있어서, 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.

도 3을 도 1과 함께 참조하면, 반도체 패키지(100b)는 외부 패드(150)와 외부 접속 단자(160) 사이에 마련된 중간층(171)을 포함할 수 있다. 중간층(171)은 외부 패드(150)에 포함된 금속 물질 및 외부 접속 단자(160)에 포함된 금속 물질들이 상대적으로 높은 온도에서 반응하여 형성된 금속간 화합물(intermetallic compound)을 포함할 수 있다. 상기 금속간 화합물은 외부 패드(150)의 표면을 따라 형성될 수 있다.

예시적인 실시예들에서, 중간층(171)은 외부 패드(150)에 포함된 제1 금속 물질 및 외부 접속 단자(160)에 포함된 제2 금속 물질 외에, 상기 제1 금속 물질 및 상기 제2 금속 물질과 상이한 제3 금속 물질을 더 포함할 수 있다. 예시적인 실시예들에서, 중간층(171)의 제3 금속 물질은 젖음성이 우수한 금속 물질을 포함할 수 있다. 예를 들어, 중간층(171)의 제3 금속 물질은 외부 접속 단자(160)와의 젖음성을 나타내는 척도인 접촉각이 0˚ 내지 90˚ 사이인 물질, 10˚ 내지 80˚ 사이, 또는 20˚ 내지 70˚ 사이인 물질을 포함할 수 있다. 예를 들어, 중간층(171)의 제3 금속 물질은 금(Au), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 솔더 또는 이들의 조합을 포함할 수 있다.

예를 들면, 중간층(171)은 커버층(도 2의 170) 상에 솔더볼을 위치시킨 상태에서 리플로우 공정을 수행한 결과 형성될 수 있다. 좀 더 구체적으로, 리플로우 공정 동안에, 얇은 두께로 형성된 커버층(170)에 포함된 제3 금속 물질이 확산되고, 상기 커버층(170)의 제3 금속 물질이 외부 패드(150)에 포함된 제1 금속 물질 및 외부 접속 단자(160)의 제2 금속 물질과 높은 온도에서 반응한 결과, 외부 패드(150)와 외부 접속 단자(160) 사이에 중간층(171)이 생성될 수 있다. 예를 들어, 외부 패드(150)가 구리 및/또는 니켈을 포함하고, 외부 접속 단자(160)가 주석 및/또는 구리를 포함하고, 커버층(170)이 금을 포함할 때, 중간층(171)은 Cu-Ni-Sn-Au을 포함할 수 있다. 그러나, 상기 중간층(171)의 물질 또는 조성이 이에 한정되는 것은 아니며, 외부 패드(150)의 물질, 외부 접속 단자(160)의 물질, 커버층(170)의 물질, 리플로우 공정의 온도 및 시간 등에 따라 달라질 수 있다.

예시적인 실시예들에서, 외부 접속 단자(160) 형성을 위한 리플로우 동안, 커버층(170)에 포함된 제3 금속 물질이 확산됨에 따라, 외부 접속 단자(160)는 제3 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 외부 접속 단자(160)에 포함된 상기 제3 금속 물질의 함량은 외부 접속 단자(160)의 전체 무게의 0.00001wt% 이상, 0.00005wt% 이상, 0.0001wt% 이상, 0.0003wt% 이상, 0.0005wt% 이상일 수 있다. 외부 접속 단자(160)에 포함된 상기 제3 금속 물질의 함량이 외부 접속 단자(160)의 전체 무게의 0.00001wt% 보다 작은 경우, 커버층(170)의 젖음성이 낮아져 커버층(170)을 이용한 외부 접속 단자(도 1의 160)의 리플로우 시 외부 접속 단자(160)를 구성하는 물질의 흐름성이 충분히 강화되지 않을 수 있고, 결과적으로 외부 패드(150)의 측벽이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다.

또한, 예시적인 실시예들에서, 외부 접속 단자(160)에 포함된 상기 제3 금속 물질의 함량은 외부 접속 단자(160)의 전체 무게의 1wt% 이하, 0.95wt% 이하, 0.85wt% 이하, 0.8wt% 이하일 수 있다. 외부 접속 단자(160)에 포함된 상기 제3 금속 물질의 함량이 외부 접속 단자(160)의 전체 무게의 1wt% 보다 큰 경우, 커버층(170)을 이용한 외부 접속 단자(160)의 리플로우 시, 외부 접속 단자(160)를 구성하는 물질의 흐름성이 과도하게 강화되어 외부 접속 단자(160)의 높이가 너무 낮아질 수 있고, 외부 접속 단자(160)와 외부 패드(150) 사이에 금속간 화합물이 너무 두껍게 형성될 수 있다.

일반적인 반도체 패키지에서, 외부 패드와 외부 접속 단자의 계면에 형성된 금속간 화합물이 외부에 노출되거나, 외부 패드의 측벽 상에서 상기 금속간 화합물을 덮는 외부 접속 단자는 매우 얇은 두께로 형성된다. 금속간 화합물은 외부 충격에 취약한(brittle) 성질을 가지므로, 외부 충격에 의해 외부 패드의 상면의 가장자리 근방에서 크랙이 빈번하게 발생되었고, 이에 따라 반도체 패키지와 외부 장치 사이의 접합 신뢰성이 저하되는 문제가 있었다.

그러나, 본 발명의 예시적인 실시예들에서, 젖음성이 우수한 커버층(170)을 형성한 상태에서 리플로우 공정을 수행하므로, 외부 패드(150)의 측벽(158) 상에서 금속간 화합물을 덮는 외부 접속 단자(160)가 비교적 두껍게 형성될 수 있다. 예를 들어, 반도체 칩(110)의 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 외부 패드(150)의 측벽(158)의 최상단(157)과 외부 접속 단자(160)의 외부 표면 사이에서, 상기 외부 접속 단자(160)의 제1 방향에 따른 제1 두께(159)는 적어도 10 ㎛ 이상일 수 있다. 예를 들어, 외부 접속 단자(160)의 상기 제1 두께(159)는 10 ㎛ 내지 30 ㎛ 사이일 수 있다. 여기서, 외부 접속 단자(160)의 상기 제1 두께(159)는 외부 패드(150)의 측벽(158)의 최상단(157)과 외부 접속 단자(160)의 외부 표면 사이의 제1 방향에 따른 거리에서 외부 패드(150)의 측벽(158) 상의 중간층(171)의 제1 방향에 따른 두께를 제외한 값을 의미할 수 있다. 따라서, 본 발명의 예시적인 실시예들에 의하면, 외부 패드(150)의 측벽(158)을 덮고 있는 외부 접속 단자(160)에 의해 외부 충격이 완화될 수 있으므로, 외부 패드(150) 근방에서 크랙의 발생이 억제될 수 있고, 궁극적으로 반도체 패키지(100b)와 외부 장치 사이의 접합 신뢰성이 향상될 수 있다.

도 4a 내지 도 4h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다. 이하에서는, 도 4a 내지 도 4h를 참조하여 도 1의 반도체 패키지(100)의 제조 방법을 설명하기로 한다.

도 4a를 참조하면, 반도체 칩(110)의 제1 면(118) 상에 제1 절연 패턴(131)을 형성한다. 예를 들어, 제1 절연 패턴(131)을 형성하기 위하여, 반도체 칩(110)의 제1 면(118)을 덮는 제1 절연막을 형성하고, 반도체 칩(110)의 칩 패드(111)가 노출되도록 상기 제1 절연막의 일부를 제거할 수 있다.

제1 절연 패턴(131)을 형성한 후에, 제1 절연 패턴(131) 상에 배선 패턴(140)을 형성한다. 배선 패턴(140)은 제1 절연 패턴(131) 및 제1 절연 패턴(131)을 통해 노출된 반도체 칩(110)의 칩 패드(111) 상에 형성될 수 있다. 예를 들어, 배선 패턴(140)은 시드막 형성 공정, 마스크 공정 및 도금 공정을 통해 형성될 수 있다.

배선 패턴(140)을 형성한 후에, 제1 절연 패턴(131) 상에 제2 절연 패턴(133)을 형성한다. 제2 절연 패턴(133)은 배선 패턴(140)의 일부를 노출시키기 위한 개구부(133H)를 포함할 수 있다. 예를 들어, 제2 절연 패턴(133)을 형성하기 위하여, 제1 절연 패턴(131) 및 배선 패턴(140)을 덮는 제2 절연막을 형성하고, 상기 제2 절연막의 일부를 제거하여 배선 패턴(140)의 일부를 노출시키는 개구부(133H)를 형성할 수 있다.

도 4b를 참조하면, 제2 절연 패턴(133) 및 제2 절연 패턴(133)의 개구부(133H)를 통해 노출된 배선 패턴(140)을 덮는 하부 금속층(151m)을 형성한다. 하부 금속층(151m)은 예를 들면, 스퍼터링(sputtering) 공정에 의해 형성될 수 있다. 하부 금속층(151m)은, 예를 들어 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.

도 4c를 참조하면, 하부 금속층(151m)을 형성한 후에, 하부 금속층(151m) 상에 제1 마스크 패턴(181)을 형성한다. 제1 마스크 패턴(181)은 하부 금속층(151m)의 일부를 노출시키는 개구부(181H)를 포함할 수 있다. 예를 들어, 제1 마스크 패턴(181)은 하부 금속층(151m) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

도 4d를 참조하면, 제1 마스크 패턴(181)을 형성한 후에, 제1 마스크 패턴(181)의 개구부(181H) 내에 상부 금속층(153)을 형성한다. 상부 금속층(153)은 하부 금속층(151m)을 시드로 이용한 도금 공정을 통해 형성될 수 있다.

도 4e를 참조하면, 상부 금속층(153)을 형성한 후에, 제1 마스크 패턴(도 4d의 181)을 제거하고, 제1 마스크 패턴(181)의 아래에 있는 하부 금속층(도 4d의 151m)의 일부분을 제거한다. 예를 들어, 제1 마스크 패턴(181)은 스트립(strip) 공정을 통해 제거될 수 있고, 하부 금속층(151m)의 상기 일부분은 식각 공정을 통해 제거될 수 있다. 상부 금속층(153) 및 상부 금속층(153) 아래의 하부 금속층(151)은 외부 패드(150)를 구성할 수 있다.

도 4f를 참조하면, 외부 패드(150) 상에 커버층(170)을 형성한다. 커버층(170)은 외부 패드(150)의 적어도 일부를 덮도록 형성될 수 있다. 예를 들어, 커버층(170)을 형성하기 위하여, 무전해 도금 또는 스퍼터링 공정을 수행하여, 외부 패드(150) 상에 젖음성이 우수한 금속 물질을 포함하는 금속막을 형성할 수 있다. 상기 금속막은 얇은 두께, 예를 들어, 약 0.001 ㎛ 내지 약 1 ㎛ 사이 또는 약 0.01 ㎛ 내지 약 0.9 ㎛ 사이의 두께를 가지도록 형성될 수 있다. 예를 들어 예를 들어, 커버층(170)은 젖음성이 우수한 금속 물질, 예를 들어 금(Au), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 솔더 또는 이들의 조합을 포함할 수 있다.

도 4g를 참조하면, 커버층(170) 상에 플럭스(flux, 180)를 도포하고, 플럭스(180)가 도포된 커버층(170) 상에 솔더볼(163)을 배치한다. 솔더볼(163)은 구형 또는 볼 형상을 가질 수 있다.

도 4h를 참조하면, 커버층(도 4g의 170) 상에 솔더볼(도 4g의 163)을 배치한 이후, 리플로우 공정을 수행하여 외부 접속 단자(160)를 형성할 수 있다. 상기 리플로우 공정은 높은 온도, 예를 들어 약 200℃ 내지 약 280℃의 온도에서 수십 초 내지 수 분 동안 수행될 수 있다. 리플로우 공정이 진행되는 동안 커버층(170)은 확산되며, 커버층(170)에 포함된 제3 금속 물질이 외부 패드(150)에 포함된 제1 금속 물질 및 외부 접속 단자(160)에 포함된 제2 금속 물질과 높은 온도에서 반응한 결과 금속간 화합물이 생성될 수 있다.

이후, 웨이퍼 레벨로 제조된 반도체 패키지를 스크라이브 레인을 따라 절단하여, 상기 반도체 패키지를 개별 단위의 반도체 패키지로 개별화할 수 있다.

외부 패드(150)를 10 ㎛ 이상의 높이(도 1의 150h 참조)를 가지도록 두껍게 형성하는 경우, 일반적인 반도체 패키지에서 리플로우 공정 이후에도 외부 패드의 측벽이 외부로 노출되거나 외부 패드의 측벽을 덮는 외부 접속 단자가 충분히 두껍게 형성되지 못하는 문제가 빈번히 발생되었다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 커버층(도 4g의 170)을 외부 패드(150) 상에 형성한 상태에서 리플로우 공정을 수행하기 때문에, 용융 상태의 솔더는 젖음성이 우수한 금속 물질로 이루어진 커버층(170)의 표면을 따라서 퍼져나가며, 리플로우 공정 결과 형성된 외부 접속 단자(160)는 외부 패드(150)의 측벽(158)을 두껍게 덮도록 형성될 수 있다. 외부 패드(150)의 측벽(158)을 덮고 있는 외부 접속 단자(160)에 의해 외부 충격이 완화될 수 있으므로, 외부 패드(150) 근방에서 크랙의 발생을 억제될 수 있고, 궁극적으로 반도체 패키지와 외부 장치 사이의 접합 신뢰성이 향상될 수 있다.

도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100c)의 단면도이다. 도 6은 도 5의 "VI"로 표시된 영역을 확대하여 나타낸 단면도이다.

도 5 및 도 6를 참조하면, 반도체 패키지(100c)는 반도체 칩(110), 상기 반도체 칩(110) 상의 재배선 구조체(120), 및 외부 접속 단자(160)를 포함할 수 있다. 재배선 구조체(120)는 반도체 칩(110)의 제1 면(118) 상에 마련될 수 있다. 재배선 구조체(120)는 절연 패턴(130), 배선 패턴(140), 외부 패드(150)를 포함할 수 있다.

예시적인 실시예들에서, 하부 금속층(151)은 상부 금속층(153)의 측벽(1531)으로부터 돌출된 돌출부(1511)를 포함할 수 있다. 하부 금속층(151)의 돌출부(1511)는 제2 절연 패턴(133)의 표면을 따라 연장될 수 있다. 반도체 칩(110)의 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 하부 금속층(151)의 돌출부(1511)가 상부 금속층(153)의 측벽(1531)으로부터 상기 제1 방향으로 돌출된 길이는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있다. 또는, 예시적인 실시예들에서, 하부 금속층(151)의 돌출부(1511)가 상부 금속층(153)의 측벽(1531)으로부터 상기 제1 방향으로 돌출된 길이는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

상부 금속층(153)은 하부 금속층(151) 상에 마련될 수 있다. 상부 금속층(153)은, 예를 들어 하부 금속층(151)을 시드로 이용한 도금 방법에 의해 형성될 수 있다. 상부 금속층(153)은 절연 패턴(130) 상에 세워진 기둥(pillar) 형상을 가지며, 중앙부가 함몰된 구조를 가질 수 있다. 상부 금속층(153)은 반도체 칩(110)의 제1 면(118)에 대해 수직된 측벽(1531)을 가질 수 있다. 예시적인 실시예들에서, 상부 금속층(153)은 구리(Cu) 또는 구리의 합금을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.

외부 접속 단자(160)는 외부 패드(150) 상에 마련될 수 있다. 외부 접속 단자(160)는 반도체 패키지(100c)를 외부의 기판 상에 실장시키기 위한 칩-기판 연결 단자일 수 있다. 예시적인 실시예들에서, 외부 접속 단자(160)는 구형 또는 볼 형상을 가질 수 있다. 예를 들어, 외부 접속 단자(160)는 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.

예시적인 실시예들에서, 외부 접속 단자(160)는 외부 패드(150)를 덮을 수 있다. 예를 들어, 외부 접속 단자(160)는 상부 금속층(153)의 상부 표면 및 상부 금속층(153)의 측벽(1531)을 덮을 수 있다. 또한, 외부 접속 단자(160)는 외부 패드(150)의 근방의 제2 절연 패턴(133)의 표면을 덮을 수 있다. 외부 접속 단자(160)는 제2 절연 패턴(133)의 표면과 면 접촉(surface contact)을 형성할 수 있다.

예시적인 실시예들에서, 반도체 칩(110)의 상기 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 상부 금속층(153)의 측벽(1531)과 상기 제1 방향으로 중첩된 외부 접속 단자(160)의 일부분을 외부 접속 단자(160)의 제1 부분(169)으로 정의할 때, 상부 금속층(153)의 측벽(1531)을 기준으로 외부 접속 단자(160)의 제1 부분(169)의 상기 제1 방향에 따른 최소 두께(169t)는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

바꿔 말해서, 상부 금속층(153)의 측벽(1531)과 외부 접속 단자(160)의 제1 부분(169)의 외주면 사이의 상기 제1 방향에 따른 최소 거리는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 접속 단자(160)는 외부 패드(150)를 완전히 덮음으로써 외부 패드(150)가 외부로 노출되는 것을 방지할 수 있고, 외부 패드(150)가 외부로 노출됨에 따른 외부 패드(150)의 손상을 방지함으로써 반도체 패키지(100c)의 신뢰성을 향상시킬 수 있다.

도 7a 내지 도 7f는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.

도 7a를 참조하면, 도 4d의 결과물에 상응하는 결과물을 준비하고, 제1 마스크 패턴(도 4d의 181)을 제거한다. 제1 마스크 패턴(181)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

도 7b를 참조하면, 제1 마스크 패턴(도 4d의 181)을 제거한 후에, 하부 금속층(151m) 상에 제2 마스크 패턴(183)을 형성한다. 제2 마스크 패턴(183)은 상부 금속층(153)을 노출시키는 개구부(183H)를 포함할 수 있다. 예를 들어, 제2 마스크 패턴(183)은 하부 금속층(151m) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

예시적인 실시예들에서, 제2 마스크 패턴(183)의 개구부(183H)는 상부 금속층(153) 보다 큰 폭을 가지도록 형성될 수 있다. 제2 마스크 패턴(183)의 개구부(183H)를 통해, 상부 금속층(153)의 상면 및 측벽(1531)이 노출될 수 있고, 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이로 하부 금속층(151m)의 일부분이 노출될 수 있다.

제2 마스크 패턴(183)의 개구부(183H)에 의해 형성된 제2 마스크 패턴(183)의 내벽은 상부 금속층(153)의 측벽(1531)으로부터 일정 거리 이격될 수 있다. 예시적인 실시예들에서, 반도체 칩(110)의 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 상기 내벽 사이의 이격 거리는 5 ㎛ 내지 50 ㎛ 사이일 수 있고, 또는 10 ㎛ 내지 30 ㎛ 사이일 수 있다.

도 7c를 참조하면, 제2 마스크 패턴(183)을 형성한 후에, 제2 마스크 패턴(183)의 개구부(183H) 내에 외부 패드(150)를 덮는 예비 금속층 (161)을 형성한다. 예를 들어, 예비 금속층(161)은 상부 금속층(153)의 상면, 상부 금속층(153)의 측벽(1531), 및 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이로 노출된 하부 금속층(151m)을 덮을 수 있다. 예를 들어, 예비 금속층(161)은 도금 공정을 통해 형성될 수 있다.

예를 들어, 예비 금속층(161)은 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 예비 금속층(161)은 후속 공정을 통해 예비 금속층(161) 상에 배치되는 솔더볼(도 7e의 163)과 동일한 물질로 이루어질 수 있다.

예시적인 실시예들에서, 예비 금속층(161)은 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이의 공간을 채우도록 형성될 수 있다. 그에 따라, 상부 금속층(153)의 측벽(1531)을 덮는 예비 금속층(161)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 상기 내벽 사이의 이격 거리에 대응될 수 있다. 예를 들어, 상부 금속층(153)의 측벽(1531)을 덮는 예비 금속층(161)의 상기 제1 방향에 따른 두께는 5 ㎛ 내지 50 ㎛ 사이일 수 있고, 또는 10 ㎛ 내지 30 ㎛ 사이일 수 있다.

도 7d를 참조하면, 예비 금속층(161)을 형성한 후에, 제2 마스크 패턴(도 7c의 183)을 제거한다. 제2 마스크 패턴(183)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

제2 마스크 패턴(도 7c의 183)을 제거한 이후, 제2 마스크 패턴(183)이 제거되어 노출된 하부 금속층(도 7c의 151m)의 일부를 제거한다. 즉, 예비 금속층(161) 및 상부 금속층(153)에 의해 덮인 하부 금속층(도 7c의 151m)의 제1 부분은 잔류하고, 제2 마스크 패턴(183)이 제거되어 노출된 하부 금속층(도 7c의 151m)의 제2 부분은 제거될 수 있다. 예를 들어, 하부 금속층(도 7c의 151m)의 상기 제2 부분은 식각 공정을 통해 제거될 수 있다.

도 7e를 참조하면, 예비 금속층(161) 상에 플럭스(flux, 180)를 도포하고, 플럭스(180)가 도포된 예비 금속층(161) 상에 솔더볼(163)을 배치한다. 솔더볼(163)은 구형 또는 볼 형상을 가질 수 있다.

도 7f를 참조하면, 예비 금속층(도 7e의 161) 상에 솔더볼(도 7e의 163)을 배치한 이후, 리플로우 공정을 수행하여 외부 접속 단자(160)를 형성할 수 있다. 리플로우 공정 동안, 솔더볼(163) 및 예비 금속층(161)이 높은 온도에서 용융된 후 경화됨에 따라, 솔더볼(163) 및 예비 금속층(161)이 일체가 된 외부 접속 단자(160)가 형성될 수 있다.

예비 금속층(161)이 미리 형성된 상태에서 리플로우 공정을 수행하기 때문에, 예비 금속층(161)으로부터 생성된 외부 접속 단자(160)는 상부 금속층(153)의 측벽(1531)을 덮을 수 있다. 이 경우, 상부 금속층(153)의 측벽(1531) 상에서, 외부 접속 단자(160)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 예비 금속층(161)의 상기 제1 방향에 따른 두께와 같거나 또는 보다 클 수 있다. 예를 들어, 상부 금속층(153)의 측벽(1531) 상에서, 외부 접속 단자(160)의 상기 제1 방향에 따른 최소 두께는 5 ㎛ 내지 50 ㎛ 사이일 수 있고, 또는 10 ㎛ 내지 30 ㎛ 사이일 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 패드(150)를 덮는 예비 금속층(도 7d의 161)을 미리 형성한 이후 리플로우 공정을 수행하므로, 외부 접속 단자(160)는 외부 패드(150)를 완전히 덮도록 형성될 수 있다. 외부 접속 단자(160)에 의해 외부 패드(150)가 보호될 수 있으므로, 외부 패드(150)의 손상을 방지할 수 있다.

도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100d)의 단면도이다. 도 8에 도시된 반도체 패키지(100d)는 도전성 배리어층(175)을 더 포함한다는 점을 제외하고는 도 5 및 도 6에 도시된 반도체 패키지(100c)와 대체로 동일한 구성을 가질 수 있다. 도 8에 있어서, 도 5 및 도 6와 중복된 설명은 생략하거나 간단히 한다.

도 8을 참조하면, 반도체 패키지(100d)는 반도체 칩(110), 상기 반도체 칩(110) 상의 재배선 구조체(120), 외부 접속 단자(160), 도전성 배리어층(175)을 포함할 수 있다.

도전성 배리어층(175)은 외부 접속 단자(160)와 외부 패드(150) 사이에 개재될 수 있다. 전성 배리어층(175)은 외부 접속 단자(160)와 외부 패드(150) 사이에서 확산 배리어로 기능할 수 있다. 도전성 배리어층(175)은, 예를 들어 상부 금속층(153)의 상면 및 상부 금속층(153)의 측벽(1531)을 덮을 수 있다. 또한, 도전성 배리어층(175)은 상부 금속층(153)의 측벽(1531)으로부터 돌출된 하부 금속층(151)의 돌출부(도 6의 1511 참조)를 덮을 수 있다.

예를 들어, 도전성 배리어층(175)은 니켈(Ni), 코발트(Co), 구리(Cu) 또는 이들의 조합을 포함할 수 있다.

예시적인 실시예들에서, 도전성 배리어층(175)은 외부 접속 단자(160)와는 다른 물질을 포함할 수 있고, 외부 패드(150)와는 다른 물질을 포함할 수 있다. 예를 들어, 외부 패드(150)의 상부 금속층(153)이 구리(Cu)를 포함하고 외부 접속 단자(160)가 주석(Sn) 및 은(Ag)을 포함하는 경우, 도전성 배리어층(175)은 니켈(Ni) 또는 니켈의 합금을 포함할 수 있다.

도전성 배리어층(175)은 외부 접속 단자(160)와 외부 패드(150) 사이에 개재되어, 외부 접속 단자(160)와 외부 패드(150) 사이의 반응에 의한 금속간 화합물의 과도한 생성을 방지할 수 있다.

나아가, 도전성 배리어층(175)은 외부 패드(150)를 덮음으로써 외부 패드(150)가 외부로 노출되는 것을 방지할 수 있고, 외부 패드(150)가 외부로 노출됨에 따른 외부 패드(150)의 손상을 방지함으로써 반도체 패키지(100d)의 신뢰성을 향상시킬 수 있다.

도 9a 내지 도 9c는 도 8에 도시된 반도체 패키지(100d)의 제조 방법을 순서에 따라 나타낸 단면도들이다.

도 9a를 참조하면, 도 4f의 결과물에 상응하는 구조체를 준비하고, 제2 마스크 패턴(183)의 개구부(183H) 내에 외부 패드(150)를 덮는 도전성 배리어층(175)을 형성한다. 도전성 배리어층(175)은 상부 금속층(153)의 상면, 상부 금속층(153)의 측벽(1531), 및 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이로 노출된 하부 금속층(151m)을 덮을 수 있다. 예를 들어, 도전성 배리어층(175)은 도금 공정을 통해 형성될 수 있다.

예시적인 실시예들에서, 도전성 배리어층(175)은 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이의 공간을 채우도록 형성될 수 있다. 그에 따라, 상부 금속층(153)의 측벽(1531)을 덮는 도전성 배리어층(175)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 상기 내벽 사이의 이격 거리에 대응될 수 있다. 예를 들어, 상부 금속층(153)의 측벽(1531)을 덮는 도전성 배리어층(175)의 상기 제1 방향에 따른 두께는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

도 9b를 참조하면, 도전성 배리어층(175)을 형성한 이후, 제2 마스크 패턴(도 9a의 183)을 제거한다. 제2 마스크 패턴(도 9a의 183)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

도 9c를 참조하면, 도전성 배리어층(175) 상에 외부 접속 단자(160)를 형성한다. 외부 접속 단자(160)를 형성하기 위하여, 도 4g 및 도 4h를 참조하여 설명된 것과 유사하게, 도전성 배리어층(175) 상에 플럭스(도 4g의 180 참조)를 도포하고, 상기 플럭스가 도포된 도전성 배리어층(175) 상에 솔더볼(도 4h의 163 참조)을 배치하고, 상기 솔더볼을 용융 및 경화시키는 리플로우 공정을 수행할 수 있다.

이후, 웨이퍼 레벨로 제조된 반도체 패키지를 스크라이브 레인을 따라 절단하여 상기 반도체 패키지를 도 8에 도시된 것과 같은 개별 단위의 반도체 패키지(100d)로 개별화할 수 있다.

본 발명의 예시적인 실시예들에 의하면, 리플로우 공정을 통해 형성된 외부 접속 단자(160)가 외부 패드(150)의 상부 금속층(153)의 측벽(1531)까지 덮지 않도록 형성된 경우에도, 외부 패드(150)를 덮는 도전성 배리어층(175)을 형성한 상태에서 리플로우 공정을 수행하므로, 외부 패드(150)는 도전성 배리어층(175)에 완전히 덮일 수 있다.

도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 보여주는 단면도이다.

도 10을 참조하면, 외부 접속 단자(160)의 수평 폭(194)은 외부 접속 단자(160)의 높이(195) 보다 클 수 있다. 여기서, 외부 접속 단자(160)의 수평 폭(194)은 반도체 칩(110)의 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y방향)에 따른 외부 접속 단자(160)의 폭의 최대값을 의미할 수 있고, 또는 외부 접속 단자(160)의 중심(160M)을 상기 제1 방향으로 가로지르는 임의의 직선에 대해 상기 임의의 직선과 상기 외부 접속 단자(160)의 외부 표면이 만나는 두 지점 사이의 거리를 의미할 수 있다. 그리고, 외부 접속 단자(160)의 높이(195)는 절연 패턴(130)의 상면을 기준으로 상기 제2 방향(예를 들어, Z방향)에 따른 외부 접속 단자(160)의 높이일 수 있다. 예시적인 실시예들에서, 외부 접속 단자(160)의 수평 폭(194)은 외부 접속 단자(160)의 높이(195)의 1.2배 내지 1.4배 사이일 수 있다. 예를 들어, 외부 접속 단자(160)의 수평 폭(194)은 210 ㎛ 내지 250 ㎛ 사이일 수 있다. 또한, 예를 들어, 외부 접속 단자(160)의 높이(195)는 165 ㎛ 내지 200 ㎛ 사이일 수 있다.

예시적인 실시예들에서, 외부 패드(150)의 두께(191)는 외부 접속 단자(160)의 높이(195)의 0.09배 내지 0.5배 사이일 수 있다. 외부 패드(150)의 두께(191)가 외부 접속 단자(160)의 높이(195)의 0.5배 보다 큰 경우, 외부 패드(150)의 측벽이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다. 또한, 외부 패드(150)의 두께(191)가 외부 접속 단자(160)의 높이(195)의 0.09배 보다 작은 경우, 외부 패드(150)의 사이즈 대비 외부 접속 단자(160)가 필요 이상의 사이즈로 가지기 때문에, 외부 접속 단자(160)의 높이(195)가 과도하게 높아져 반도체 패키지(100)와 외부 장치 사이의 접합 신뢰성이 저하될 수 있고, 이웃하는 외부 접속 단자들(160) 간에 쇼트가 발생될 수도 있다.

예시적인 실시예들에서, 외부 패드(150)의 폭(196)은 외부 접속 단자(160)의 수평 폭(194)의 0.6배 내지 0.9배 사이일 수 있다. 외부 패드(150)의 폭(196)이 외부 접속 단자(160)의 수평 폭(194)의 0.9배 보다 큰 경우, 외부 패드(150)의 측벽이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다. 또한, 외부 패드(150)의 폭(196)이 외부 접속 단자(160)의 수평 폭(194)의 0.6배 보다 작은 경우, 외부 패드(150)의 사이즈 대비 외부 접속 단자(160)가 필요 이상의 사이즈로 가지기 때문에, 외부 접속 단자(160)의 높이(195)가 과도하게 높아져 반도체 패키지(100)와 외부 장치 사이의 접합 신뢰성이 저하될 수 있고, 이웃하는 외부 접속 단자들(160) 간에 쇼트가 발생될 수도 있다.

예시적인 실시예들에서, 외부 패드(150)의 측벽(158)상에서, 외부 접속 단자(160)의 상기 제1 방향(예를 들어, X방향 또는 Y방향)으로의 두께는 적어도 5 ㎛ 이상일 수 있다. 예를 들어, 외부 패드(150)의 측벽(158)상에서, 외부 접속 단자(160)의 제1 방향으로의 두께는 적어도 5 ㎛ 이상일 수 있다. 예를 들어, 외부 패드(150)의 측벽(158)의 최상단(157)과 외부 접속 단자(160)의 외부 표면 사이에서, 외부 접속 단자(160)의 제1 방향으로의 두께(193)는 10 ㎛ 내지 30 ㎛ 사이일 수 있다. 예를 들어, 외부 패드(150)의 측벽(158)의 최하단과 외부 접속 단자(160)의 외부 표면 사이에서, 외부 접속 단자(160)의 제1 방향으로의 두께(197)는 5 ㎛ 내지 20 ㎛ 사이일 수 있다.

반도체 칩(110)의 제1 면(118)에 평행하고 상기 제1 방향에 따른 폭이 가장 큰 외부 접속 단자(160)의 일 단면에 있어서, 상기 외부 접속 단자(160)의 일 단면의 중심을 외부 접속 단자(160)의 중심(160M)으로 정의할 때, 외부 접속 단자(160)의 중심(160M)은 일반적인 패키지의 외부 접속 단자의 중심보다 낮아질 수 있다. 외부 접속 단자(160)의 중심(160M)이 낮아질수록, 외부 패드(150)의 측벽(158) 상에서 외부 접속 단자(160)는 보다 더 두껍게 형성될 수 있다. 예를 들어, 외부 접속 단자(160)의 중심(160M)과 절연 패턴(130)의 상면 사이의 상기 제2 방향에 따른 거리를 외부 접속 단자(160)의 중심(160M)의 높이(190)로 정의할 때, 외부 접속 단자(160)의 중심(160M)의 높이(190)는 외부 접속 단자(160)의 높이(195)의 0.4배 이하, 0.35배 이하, 0.3배 이하일 수 있다. 외부 접속 단자(160)의 중심(160M)의 높이(190)가 외부 접속 단자(160)의 높이(195)의 0.4배 보다 큰 경우, 외부 패드(150)의 측벽(158)이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다. 또한, 예시적인 실시예들에서, 외부 접속 단자(160)의 중심(160M)의 높이(190)는 외부 접속 단자(160)의 높이(195)의 0.1배 이상, 0.15배 이상, 또는 0.2 배 이상일 수 있다. 외부 접속 단자(160)의 중심(160M)의 높이(190)가 외부 접속 단자(160)의 높이(195)의 0.1배 보다 작은 경우, 외부 접속 단자(160)의 높이가 너무 낮아질 수 있다.

상기 외부 접속 단자(160)의 중심(160M)의 높이(190)는 외부 패드(150)의 두께(191), 외부 패드(150)의 폭(196) 및/또는 외부 접속 단자(160)의 수평 폭(194)에 따라 조절될 수 있다.

외부 접속 단자(160)의 중심(160M)은 외부 패드(150)로부터 상기 제2 방향(예를 들어, Z방향)으로 이격되되, 외부 패드(150)에 인접할 수 있다. 외부 접속 단자(160)의 중심(160M)이 외부 패드(150)에 인접할수록, 외부 패드(150)의 측벽(158)을 덮는 외부 접속 단자(160)의 두께는 보다 두꺼워질 수 있다. 예를 들어, 외부 접속 단자(160)의 중심(160M)과 외부 패드(150)의 사이의 제2 방향에 따른 최단 거리(192)는 외부 패드(150)의 두께(191)의 0.5배 내지 6배 사이일 수 있다. 예를 들어, 외부 접속 단자(160)의 중심(160M)과 외부 패드(150)의 사이의 제2 방향에 따른 최단 거리(192)는 10 ㎛ 내지 60 ㎛ 사이일 수 있다.

예시적인 실시예들에서, 상기 제2 방향에 대해, 외부 접속 단자(160)의 중심(160M)과 외부 패드(150)의 사이의 제2 방향에 따른 최단 거리(192)는 외부 패드(150)의 상기 제2 방향에 따른 두께(191) 이하일 수 있다.

일반적인 반도체 패키지에서, 외부 패드와 외부 접속 단자의 계면에 형성된 금속간 화합물이 외부에 노출되거나, 외부 패드의 측벽 상에서 상기 금속간 화합물을 덮는 외부 접속 단자는 매우 얇은 두께로 형성되었다. 금속간 화합물은 외부 충격에 취약한(brittle) 성질을 가지므로, 외부 충격에 의해 외부 패드의 상면의 가장자리 근방에서 크랙이 빈번하게 발생되었고, 이에 따라 반도체 패키지와 외부 장치 사이의 접합 신뢰성이 저하되는 문제가 있었다.

도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200)의 단면도이다. 도 12는 도 11의 "XⅡ"로 표시된 영역을 확대하여 나타낸 단면도이다.

도 11 및 도 12를 참조하면, 반도체 패키지(200)는 반도체 칩(210), 상기 반도체 칩(210) 상의 재배선 구조체(220), 및 외부 접속 단자(260)를 포함할 수 있다.

반도체 칩(210)은 제1 면(218) 상에 마련된 칩 패드(211)를 포함할 수 있다. 칩 패드(211)는 반도체 칩(210)에 형성된 개별 소자와 전기적으로 연결될 수 있다. 또한, 반도체 칩(210)은 제1 면(218)을 덮는 패시베이션막(213)을 포함할 수 있다.

예시적인 실시예들에서, 반도체 칩(210)은 예를 들면, 메모리 반도체 장치 또는 로직 칩일 수 있다.

또한, 도 11에서는 반도체 패키지(200)는 하나의 반도체 칩(210)을 포함하는 것으로 도시되었으나, 반도체 패키지(200)는 둘 이상의 반도체 칩(210)을 포함할 수 있다. 반도체 패키지(200)에 포함된 둘 이상의 반도체 칩(210)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(200)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.

재배선 구조체(220)는 반도체 칩(210)의 제1 면(218) 상에 마련될 수 있다. 재배선 구조체(220)는 절연 패턴(230), 배선 패턴(240), 외부 패드(250)를 포함할 수 있다.

절연 패턴(230)은 반도체 칩(210)의 제1 면(218) 상에 배치될 수 있다. 절연 패턴(230)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어, 절연 패턴(230)은 반도체 칩(210)의 제1 면(218) 상에 순차적으로 적층된 제1 절연 패턴(231) 및 제2 절연 패턴(233)을 포함할 수 있다.

예를 들어, 제1 절연 패턴(231) 및 제2 절연 패턴(233)은 각각 절연성 폴리머, 에폭시, 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수도 있다.

배선 패턴(240)은 절연 패턴(230) 내에 마련되며, 반도체 칩(210)의 칩 패드(211)와 외부 패드(250)를 전기적으로 연결할 수 있다. 좀 더 구체적으로, 배선 패턴(240)의 일부는 제1 절연 패턴(231)의 개구부를 통해 반도체 칩(210)의 칩 패드(211)에 연결될 수 있고, 배선 패턴(240)의 다른 일부는 제1 절연 패턴(231)의 표면을 따라 연장할 수 있다. 예를 들어, 배선 패턴(240)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.

도면에서는, 배선 패턴(240)이 단층 구조를 가지는 것으로 도시되었으나, 배선 패턴(240)은 복수의 배선층들이 수직 방향으로 적층된 다층 구조를 가질 수도 있다.

외부 패드(250)는 제2 절연 패턴(233) 상에 마련되며, 외부 접속 단자(260)가 배치되는 패드로 기능할 수 있다. 외부 패드(250)는 제2 절연 패턴(233)의 개구부를 통해 배선 패턴(240)에 연결될 수 있으며, 배선 패턴(240)을 통해 반도체 칩(210)의 칩 패드(211)에 전기적으로 연결될 수 있다.

외부 패드(250)는 배선 패턴(240) 보다 두껍게 형성될 수 있다. 예를 들어, 배선 패턴(240)이 대략 3 마이크로미터(μm) 내지 8 마이크로미터 사이의 두께를 가지도록 형성된 것과 비교하여, 외부 패드(250)는 10 마이크로미터 이상의 두께를 가지도록 형성될 수 있다. 상기 외부 패드(250)의 두께는 뒤에서 설명하는 상부 금속층(253)의 두께와 하부 금속층(251)의 두께의 합일 수 있다. 일부 실시예들에 있어서, 상기 외부 패드(250)의 두께(T2)의 상기 배선 패턴(240)의 두께(T1)에 대한 비율(즉, T2/T1)은 약 1.25 내지 약 40, 약 2 내지 약 35, 또는 약 5 내지 약 20일 수 있다. 상기 외부 패드(250)의 두께의 상기 배선 패턴(240)의 두께에 대한 비율이 너무 작으면 금속간 화합물의 성장이 미흡하여 접착력에 문제가 있을 수 있고 상기 비율이 너무 크면 제조되는 반도체 장치의 두께가 과도하게 커질 수 있다.

반도체 칩(210)의 제1 면(218)에 수직한 제2 방향(예를 들어, Z 방향)에 대해, 외부 패드(250)의 높이(250h)는 제2 절연 패턴(233)의 상면을 기준으로 외부 패드(250)의 상기 제2 방향에 따른 높이를 의미할 수 있다. 예시적인 실시예들에서, 외부 패드(250)의 높이(250h)는 약 10 마이크로미터 내지 약 120 마이크로미터 사이일 수 있다. 일부 실시예들에 있어서, 외부 패드(250)의 높이(250h)는 대략 약 20 마이크로미터 내지 약 50 마이크로미터 사이, 또는 약 30 마이크로미터일 수 있다.

외부 패드(250)는 하부 금속층(251) 및 하부 금속층(251) 상의 상부 금속층(253)을 포함할 수 있다.

하부 금속층(251)은 제2 절연 패턴(233)의 개구부를 통해 노출된 배선 패턴(240) 상에 형성되고, 제2 절연 패턴(233)의 표면을 따라 연장될 수 있다. 하부 금속층(251)은, 예를 들어 상부 금속층(253)을 형성하기 위한 시드층(seed layer), 또는 접착층일 수 있다. 예를 들어, 하부 금속층(251)은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.

예시적인 실시예들에서, 하부 금속층(251)은 하나의 금속층일 수도 있으나, 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들어, 하부 금속층(251)은 제2 절연 패턴(233) 및 배선 패턴(240) 상에 순차적으로 적층된 제1 서브 금속층 및 제2 서브 금속층을 포함할 수 있다. 상기 제1 서브 금속층은 제2 절연 패턴(233)과의 우수한 접착 특성을 갖는 금속 물질을 포함할 수 있다. 예를 들어, 제1 서브 금속층은 티타늄(Ti)을 포함할 수 있다. 상기 제2 서브 금속층은 상부 금속층(253)의 형성을 위한 시드층으로 기능할 수 있다. 예를 들어, 상기 제2 서브 금속층은 구리(Cu)를 포함할 수 있다.

상부 금속층(253)은 하부 금속층(251) 상에 마련될 수 있다. 상부 금속층(253)은, 예를 들어 하부 금속층(251)을 시드로 이용한 도금 방법에 의해 형성될 수 있다. 상부 금속층(253)은 절연 패턴(230) 상에 세워진 기둥(pillar) 형상을 가지며, 중앙부가 함몰된 구조를 가질 수 있다. 상부 금속층(253)은 반도체 칩(210)의 제1 면(218)에 대해 수직된 측벽(2531)을 가질 수 있다. 예시적인 실시예들에서, 상부 금속층(253)은 구리(Cu) 또는 구리의 합금을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.

일부 실시예들에 있어서, 상기 상부 금속층(253)은 약 10 마이크로미터 내지 약 100 마이크로미터, 약 15 마이크로미터 내지 약 80 마이크로미터, 또는 약 20 마이크로미터 내지 약 60 마이크로미터의 두께를 가질 수 있다.

일부 실시예들에 있어서, 상기 하부 금속층(251)은 약 1 마이크로미터 내지 약 20 마이크로미터, 약 3 마이크로미터 내지 약 15 마이크로미터, 또는 약 4 마이크로미터 내지 약 10 마이크로미터의 두께를 가질 수 있다.

예시적인 실시예들에서, 하부 금속층(251)은 상부 금속층(253)의 측벽(2531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 즉, 상기 하부 금속층(251)의 측벽(2511)은 상기 상부 금속층(253)의 측벽(2531)보다 상기 하부 금속층(251)의 중심 쪽을 향하여 내측으로 후퇴되어 있을 수 있다. 바꾸어 말하면, 상기 상부 금속층(253)은 하부 금속층(251)에 대하여 측방향으로 돌출된 돌출부(2533)를 포함할 수 있다.

일부 실시예들에 있어서, 상기 하부 금속층(251)의 측벽(2511)은 상기 하부 금속층(251)의 중심 쪽을 향하는 오목한 프로파일을 가질 수 있다. 상기 오목한 프로파일은, 예를 들면, 실질적으로 원호, 포물선, 타원호 등일 수 있다. 일부 실시예들에 있어서, 상기 하부 금속층(251)의 측벽(2511)은 수직 방향(Z 방향)으로 실질적으로 직선인 프로파일을 가질 수 있다.

상기 하부 금속층(251)의 측벽(2511)은 상기 제2 절연 패턴(233)의 표면 상에 위치할 수 있다. 즉, 상기 하부 금속층(251)은 중심부는 상기 배선 패턴(240)과 접촉하지만, 상기 하부 금속층(251)의 가장자리는 상기 제2 절연 패턴(233)의 상부로 연장될 수 있다.

상기 하부 금속층(251)의 측벽(2511)은 반도체 칩(210)의 제1 면(218)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 상기 상부 금속층(253)의 측벽(2531)보다 상기 하부 금속층(251)의 중심 쪽을 향하여 제1 폭만큼 내측으로 후퇴되어 있을 수 있다. 상기 제1 폭은 예를 들면 약 0.1 마이크로미터 내지 약 50 마이크로미터, 약 8 마이크로미터 내지 약 30 마이크로미터, 또는 약 10 마이크로미터 내지 약 25 마이크로미터일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.

외부 접속 단자(260)는 외부 패드(250) 상에 마련될 수 있다. 외부 접속 단자(260)는 반도체 패키지(200)를 외부의 기판 상에 실장시키기 위한 칩-기판 연결 단자일 수 있다. 예시적인 실시예들에서, 외부 접속 단자(260)는 구형 또는 볼 형상을 가질 수 있다. 예를 들어, 외부 접속 단자(260)는 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.

예시적인 실시예들에서, 외부 접속 단자(260)는 외부 패드(250)를 덮을 수 있다. 예를 들어, 외부 접속 단자(260)는 상부 금속층(253)의 상부 표면 및 상부 금속층(253)의 측벽(2531)을 덮을 수 있다. 또한, 외부 접속 단자(260)는 외부 패드(250)의 근방의 제2 절연 패턴(233)의 표면을 부분적으로 덮을 수 있다. 외부 접속 단자(260)는 제2 절연 패턴(233)의 표면과 면 접촉(surface contact)을 형성할 수 있다.

예시적인 실시예들에서, 반도체 칩(210)의 상기 제1 면(218)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 하부 금속층(251) 및 상부 금속층(253)의 측벽들(2511, 2531)과 상기 제1 방향으로 중첩된 외부 접속 단자(260)의 일부분을 외부 접속 단자(260)의 제1 부분(269)으로 정의할 때, 상부 금속층(253)의 측벽(2531)을 기준으로 외부 접속 단자(260)의 제1 부분(269)의 상기 제1 방향에 따른 최소 두께(269t)는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

바꿔 말해서, 상부 금속층(253)의 측벽과 외부 접속 단자(260)의 제1 부분(269)의 외주면 사이의 상기 제1 방향에 따른 최소 거리는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

상기 외부 접속 단자(260)는 상기 돌출부(2533)의 하부로 연장되는 연장부(260e)를 포함할 수 있다. 상기 연장부(260e)는 상기 제1 부분(269)의 일부일 수 있다. 상기 연장부(260e)는 위로는 상기 상부 금속층(253)의 하부 표면과 접촉하고 아래로는 상기 제2 절연 패턴(233)의 상부 표면과 접촉할 수 있다. 나아가, 상기 연장부(260e)는 상기 하부 금속층(251)의 측벽(2511)과 적어도 부분적으로 접촉할 수 있다. 일부 실시예들에 있어서, 상기 연장부(260e)는 상기 측벽(2511)의 오목한 오목부 내부로 연장될 수 있다.

상기 연장부(260e)가 상기 상부 금속층(253)의 측벽(2531)을 기준으로 상기 하부 금속층(251)의 수평 방향의 중심을 향하여 약 5 마이크로미터 내지 약 50 마이크로미터, 약 8 마이크로미터 내지 약 30 마이크로미터, 또는 약 10 마이크로미터 내지 약 25 마이크로미터 연장될 수 있다

본 발명의 예시적인 실시예들에 의하면, 외부 접속 단자(260)는 외부 패드(250)를 완전히 덮음으로써 외부 패드(250)가 외부로 노출되는 것을 방지할 수 있고, 외부 패드(250)가 외부로 노출됨에 따른 외부 패드(250)의 손상을 방지할 수 있다. 나아가, 외부 접속 단자(260)가 상기 외부 패드(250)의 상부 금속층(253)의 하부로 연장되어 외부 접속 단자(260)와 외부 패드(250) 사이의 접촉 면적이 확장되도록 함으로써 반도체 패키지(200)의 신뢰성을 향상시킬 수 있다.

예시적인 실시예들에서, 외부 접속 단자(260)의 수평 폭(294)은 외부 접속 단자(260)의 높이(295) 보다 클 수 있다. 여기서, 외부 접속 단자(260)의 수평 폭(294)은 반도체 칩(210)의 제1 면(218)에 평행한 제1 방향(예를 들어, X 방향 또는 Y방향)에 따른 외부 접속 단자(260)의 폭의 최대값을 의미할 수 있고, 또는 외부 접속 단자(260)의 중심(260M)을 상기 제1 방향으로 가로지르는 임의의 직선에 대해 상기 임의의 직선과 상기 외부 접속 단자(260)의 외부 표면이 만나는 두 지점 사이의 거리를 의미할 수 있다. 그리고, 외부 접속 단자(260)의 높이(295)는 절연 패턴(230)의 상면을 기준으로 상기 제2 방향(예를 들어, Z방향)에 따른 외부 접속 단자(260)의 높이일 수 있다. 예시적인 실시예들에서, 외부 접속 단자(260)의 수평 폭(294)은 외부 접속 단자(260)의 높이(295)의 1.2배 내지 1.4배 사이일 수 있다. 예를 들어, 외부 접속 단자(260)의 수평 폭(294)은 210 ㎛ 내지 250 ㎛ 사이일 수 있다. 또한, 예를 들어, 외부 접속 단자(260)의 높이(295)는 165 ㎛ 내지 200 ㎛ 사이일 수 있다.

예시적인 실시예들에서, 외부 패드(250)의 높이(250h)는 외부 접속 단자(260)의 높이(295)의 0.09배 내지 0.5배 사이일 수 있다. 외부 패드(250)의 높이(250h)가 외부 접속 단자(260)의 높이(295)의 0.5배 보다 큰 경우, 외부 패드(250)의 측벽이 외부 접속 단자(260)에 의해 덮이지 못하거나 외부 패드(250)의 측벽 상의 외부 접속 단자(260)의 두께가 너무 얇게 형성될 수 있다. 또한, 외부 패드(250)의 높이(250h)가 외부 접속 단자(260)의 높이(295)의 0.09배 보다 작은 경우, 외부 패드(250)의 사이즈 대비 외부 접속 단자(260)가 필요 이상의 사이즈로 가지기 때문에, 외부 접속 단자(260)의 높이(295)가 과도하게 높아져 반도체 패키지(200)와 외부 장치 사이의 접합 신뢰성이 저하될 수 있고, 이웃하는 외부 접속 단자들(260) 간에 쇼트가 발생될 수도 있다.

예시적인 실시예들에서, 외부 패드(250)의 폭(296)은 외부 접속 단자(260)의 수평 폭(294)의 0.6배 내지 0.9배 사이일 수 있다. 외부 패드(250)의 폭(296)이 외부 접속 단자(260)의 수평 폭(294)의 0.9배 보다 큰 경우, 외부 패드(250)의 측벽이 외부 접속 단자(260)에 의해 덮이지 못하거나 외부 패드(250)의 측벽 상의 외부 접속 단자(260)의 두께가 너무 얇게 형성될 수 있다. 또한, 외부 패드(250)의 폭(296)이 외부 접속 단자(260)의 수평 폭(294)의 0.6배 보다 작은 경우, 외부 패드(250)의 사이즈 대비 외부 접속 단자(260)가 필요 이상의 사이즈로 가지기 때문에, 외부 접속 단자(260)의 높이(295)가 과도하게 높아져 반도체 패키지(200)와 외부 장치 사이의 접합 신뢰성이 저하될 수 있고, 이웃하는 외부 접속 단자들(260) 간에 쇼트가 발생될 수도 있다.

예시적인 실시예들에서, 외부 패드(250)의 측벽의 최상단과 외부 접속 단자(260)의 외부 표면 사이에서, 외부 접속 단자(260)의 제1 방향으로의 두께(293)는 5 ㎛ 내지 50 ㎛ 사이일 수 있다.

반도체 칩(210)의 제1 면(218)에 평행하고 상기 제1 방향(예를 들어, X방향 또는 Y방향)에 따른 폭이 가장 큰 외부 접속 단자(260)의 일 단면에 대해, 상기 외부 접속 단자(260)의 일 단면의 중심을 외부 접속 단자(260)의 중심(260M)으로 정의할 때, 외부 접속 단자(260)의 중심(260M)은 일반적인 패키지의 외부 접속 단자의 중심보다 낮아질 수 있다. 외부 접속 단자(260)의 중심(260M)이 낮아질수록, 외부 패드(250)의 측벽(2531) 상에서 외부 접속 단자(260)는 보다 더 두껍게 형성될 수 있다. 예를 들어, 외부 접속 단자(260)의 중심(260M)과 절연 패턴(230)의 상면 사이의 상기 제2 방향(예를 들어, Z방향)에 따른 거리를 외부 접속 단자(260)의 중심(260M)의 높이(290)로 정의할 때, 외부 접속 단자(260)의 중심(260M)의 높이(290)는 외부 접속 단자(260)의 높이(295)의 0.4배 이하, 0.35배 이하, 0.3배 이하일 수 있다. 외부 접속 단자(260)의 중심(260M)의 높이(290)가 외부 접속 단자(260)의 높이(295)의 0.4배 보다 큰 경우, 외부 패드(250)의 측벽이 외부 접속 단자(260)에 의해 덮이지 못하거나 외부 패드(250)의 측벽 상의 외부 접속 단자(260)의 두께가 너무 얇게 형성될 수 있다. 또한, 예시적인 실시예들에서, 외부 접속 단자(260)의 중심(260M)의 높이(290)는 외부 접속 단자(260)의 높이(295)의 0.1배 이상, 0.15배 이상, 또는 0.2 배 이상일 수 있다. 외부 접속 단자(260)의 중심(260M)의 높이(290)가 외부 접속 단자(260)의 높이(295)의 0.1배 보다 작은 경우, 외부 접속 단자(260)의 높이가 너무 낮아질 수 있다.

상기 외부 접속 단자(260)의 중심(260M)의 높이(290)는 외부 패드(250)의 높이(250h), 외부 패드(250)의 폭(296) 및/또는 외부 접속 단자(260)의 수평 폭(294)에 따라 조절될 수 있다.

외부 접속 단자(260)의 중심(260M)은 외부 패드(250)로부터 상기 제2 방향(예를 들어, Z방향)으로 이격되되, 외부 패드(250)에 인접할 수 있다. 외부 접속 단자(260)의 중심(260M)이 외부 패드(250)에 인접할수록, 외부 패드(250)의 측벽(2531)을 덮는 외부 접속 단자(260)의 두께는 보다 두꺼워질 수 있다. 예를 들어, 외부 접속 단자(260)의 중심(260M)과 외부 패드(250)의 사이의 제2 방향에 따른 최단 거리(292)는 외부 패드(250)의 높이(250h)의 0.5배 내지 6배 사이일 수 있다. 예를 들어, 외부 접속 단자(260)의 중심(260M)과 외부 패드(250)의 사이의 제2 방향에 따른 최단 거리(292)는 10 ㎛ 내지 60 ㎛ 사이일 수 있다.

예시적인 실시예들에서, 외부 접속 단자(260)의 중심(260M)과 외부 패드(250)의 사이의 상기 제2 방향에 따른 최단 거리(292)는 외부 패드(250)의 상기 제2 방향에 따른 높이(250h) 이하일 수 있다.

도 13a 내지 도 13k는 본 발명의 일 실시예에 따른 도 11에 도시된 반도체 패키지(200)의 제조 방법을 순서에 따라 나타낸 단면도들이다.

도 13a를 참조하면, 반도체 칩(210)의 제1 면(218) 상에 제1 절연 패턴(231)을 형성한다. 예를 들어, 제1 절연 패턴(231)을 형성하기 위하여, 반도체 칩(210)의 제1 면(218)을 덮는 제1 절연막을 형성하고, 반도체 칩(210)의 칩 패드(211)가 노출되도록 상기 제1 절연막의 일부를 제거할 수 있다.

일부 실시예들에 있어서, 상기 제 1 절연 패턴(231)을 형성하기에 앞서 상기 칩 패드(211)를 노출하는 패시베이션막(213)을 형성할 수 있다. 상기 패시베이션막(213)은 상기 제1 면(218)의 전면을 패시베이션 물질막으로 피복한 후 상기 칩 패드(211)를 노출하도록 패터닝함으로써 형성될 수 있다. 상기 패시베이션 물질막은, 예를 들면 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 등일 수 있으며, 물리 기상 증착(physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 등에 의하여 형성될 수 있다.

제1 절연 패턴(231)을 형성한 후에, 제1 절연 패턴(231) 상에 배선 패턴(240)을 형성한다. 배선 패턴(240)은 제1 절연 패턴(231) 및 제1 절연 패턴(231)을 통해 노출된 반도체 칩(210)의 칩 패드(211) 상에 형성될 수 있다. 예를 들어, 배선 패턴(240)은 시드막 형성 공정, 마스크 공정 및 도금 공정을 통해 형성될 수 있다.

배선 패턴(240)을 형성한 후에, 제1 절연 패턴(231) 상에 제2 절연 패턴(233)을 형성한다. 제2 절연 패턴(233)은 배선 패턴(240)의 일부를 노출시키기 위한 개구부(233H)를 포함할 수 있다. 예를 들어, 제1 절연 패턴(231)을 형성하기 위하여, 제1 절연 패턴(231) 및 배선 패턴(240)을 덮는 제2 절연막을 형성하고, 상기 제2 절연막의 일부를 제거하여 배선 패턴(240)의 일부를 노출시키는 개구부(233H)를 형성할 수 있다.

도 13b를 참조하면, 제2 절연 패턴(233) 및 제2 절연 패턴(233)의 개구부(233H)를 통해 노출된 배선 패턴(240)을 덮는 하부 금속층(251m)을 형성한다. 하부 금속층(251m)은 예를 들면, 스퍼터링(sputtering) 공정에 의해 형성될 수 있다. 하부 금속층(251m)은, 예를 들어 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.

도 13c를 참조하면, 하부 금속층(251m)을 형성한 후에, 하부 금속층(251m) 상에 제1 마스크 패턴(281)을 형성한다. 제1 마스크 패턴(281)은 하부 금속층(251m)의 일부를 노출시키는 개구부(281H)를 포함할 수 있다. 예를 들어, 제1 마스크 패턴(281)은 하부 금속층(251m) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

도 13d를 참조하면, 제1 마스크 패턴(281)을 형성한 후에, 제1 마스크 패턴(281)의 개구부(281H) 내에 상부 금속층(253)을 형성한다. 상부 금속층(253)은 하부 금속층(251m)을 시드로 이용한 도금 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 도금 공정은 전해 도금 공정일 수 있다.

도 13e를 참조하면, 상부 금속층(253)을 형성한 후에, 하부 금속층(251m) 상의 제1 마스크 패턴(도 13d의 281)을 제거한다. 제1 마스크 패턴(도 13d의 281)은, 예를 들어 스트립(strip) 공정을 통해 제거될 수 있다.

도 13f를 참조하면, 제1 마스크 패턴(도 13d의 281)을 제거한 후에, 하부 금속층(251m) 상에 제2 마스크 패턴(283)을 형성한다. 제2 마스크 패턴(283)은 상부 금속층(253)을 노출시키는 개구부(283H)를 포함할 수 있다. 예를 들어, 제2 마스크 패턴(283)은 하부 금속층(251m) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

예시적인 실시예들에서, 제2 마스크 패턴(283)의 개구부(283H)는 상부 금속층(253) 보다 큰 폭을 가지도록 형성될 수 있다. 제2 마스크 패턴(283)의 개구부(283H)를 통해, 상부 금속층(253)의 상면 및 측벽(2531)이 노출될 수 있고, 상부 금속층(253)의 측벽(2531) 근방의 하부 금속층(251m)의 일부분이 노출될 수 있다.

제2 마스크 패턴(283)의 개구부(283H)에 의해 형성된 제2 마스크 패턴(283)의 내벽은 상부 금속층(253)의 측벽(2531)으로부터 일정 거리(283t)만큼 이격될 수 있다. 예시적인 실시예들에서, 반도체 칩(210)의 제1 면(218)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 상기 내벽 사이의 이격 거리(283t)는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

도 13g를 참조하면, 제2 마스크 패턴(283)을 형성한 후에, 제2 마스크 패턴(283)의 개구부(283H) 내에 외부 패드(250)를 덮는 예비 외부 접속 단자층(261)을 형성한다. 예를 들어, 예비 외부 접속 단자층(261)은 상부 금속층(253)의 상면, 상부 금속층(253)의 측벽(2531), 및 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 내벽 사이로 노출된 하부 금속층(251m)을 덮을 수 있다. 예를 들어, 예비 외부 접속 단자층(261)은 도금 공정을 통해 형성될 수 있다.

예를 들어, 예비 외부 접속 단자층(261)은 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 금(Au), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 예비 외부 접속 단자층(261)은 후속 공정을 통해 예비 외부 접속 단자층(261) 상에 배치되는 솔더볼(도 13j의 263)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 예비 외부 접속 단자층(261)은 금(Au)의 층과 같이 단일 금속의 층일 수 있다. 일부 실시예들에 있어서, 상기 예비 외부 접속 단자층(261)은 단일 금속의 층들이 적층된 적층체일 수 있다.

예시적인 실시예들에서, 예비 외부 접속 단자층(261)은 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 내벽 사이의 공간을 채우도록 형성될 수 있다. 그에 따라, 상부 금속층(253)의 측벽(2531)을 덮는 예비 외부 접속 단자층(261)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 상기 내벽 사이의 이격 거리(283t, 도 13f 참조)에 대응될 수 있다. 예를 들어, 상부 금속층(253)의 측벽(2531)을 덮는 예비 외부 접속 단자층(261)의 상기 제1 방향에 따른 두께는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

도 13h를 참조하면, 예비 외부 접속 단자층(261)을 형성한 후에, 제2 마스크 패턴(도 13g 의 283)을 제거한다. 제2 마스크 패턴(도 13g의 283)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

도 13i를 참조하면, 제2 마스크 패턴(도 13g의 283)을 제거한 이후, 제2 마스크 패턴(도 13g의 283)이 제거되어 노출된 하부 금속층(도 13g의 251m)의 일부를 제거한다. 즉, 예비 외부 접속 단자층(261) 및 상부 금속층(253)에 의해 덮인 하부 금속층(도 13g의 251m)의 제1 부분은 잔류하고, 제2 마스크 패턴(도 13g의 283)이 제거되어 노출된 하부 금속층(도 13g의 251m)의 제2 부분은 제거될 수 있다. 예를 들어, 하부 금속층(도 13g의 251m)의 상기 제2 부분은 식각 공정을 통해 제거될 수 있다.

상기 하부 금속층(도 13g의 251m)의 제2 부분은 등방성 식각에 의하여 제거될 수 있다. 상기 하부 금속층(도 13g의 251m)은 제2 마스크 패턴(도 13g의 283)의 하부에 위치하던 부분(즉 제2 부분)뿐만 아니라 예비 외부 접속 단자층(261) 및 상부 금속층(253)에 의해 덮인 하부 금속층의 부분(즉 제1 부분)의 가장자리의 일부도 제거될 수 있다. 이러한 제1 부분의 가장자리의 부분적인 제거로 인하여 하부 금속층(251)의 측벽은 상부 금속층(253)의 측벽(2531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 즉, 상기 하부 금속층(251)의 측벽(2511, 도 12 참조)은 상기 상부 금속층(253)의 측벽(2531)보다 상기 하부 금속층(251)의 중심 쪽을 향하여 내측으로 후퇴되어 있을 수 있다.

도 14는 도 13i의 "XIV"로 표시된 부분을 확대한 부분 확대도이다.

도 14를 참조하면, 상기 하부 금속층(251)의 측벽(2511)은 오목한 곡면을 가질 수 있다. 구체적으로, 상기 측벽(2511)은 상기 하부 금속층(251)의 중심 쪽을 향하는 오목한 프로파일을 가질 수 있다. 일부 실시예들에 있어서, 상기 측벽(2511)은 상부 금속층(253)과 만나는 부분의 선단 부분(2511a)이 상기 제 2 절연 패턴(233)과 만나는 부분의 선단 부분(2511b)보다 상기 하부 금속층(251)의 중심 쪽을 향하여 더 후퇴될 수 있다.

상기 하부 금속층(251)의 측벽(2511)은 상기 상부 금속층(253)의 측벽(2531)보다 상기 하부 금속층(251)의 중심 쪽을 향하여 내측으로 제1 폭(251W)만큼 후퇴될 수 있다. 여기서 상기 제1 폭(251W)은 상기 하부 금속층(251)의 측벽(2511)의 프로파일에서 상기 상부 금속층(253)의 측벽(2531)으로부터 가장 많이 후퇴된 지점을 기준으로 삼을 수 있다.

일부 실시예들에 있어서, 상기 제1 폭(251W)은 약 5 마이크로미터 내지 약 50 마이크로미터, 약 8 마이크로미터 내지 약 30 마이크로미터, 또는 약 10 마이크로미터 내지 약 25 마이크로미터일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.

도 13j를 참조하면, 예비 외부 접속 단자층(261) 상에 플럭스(flux, 280)를 도포하고, 플럭스(280)가 도포된 예비 외부 접속 단자층(261) 상에 솔더볼(263)을 배치한다. 솔더볼(263)은 구형 또는 볼 형상을 가질 수 있다.

도 13k를 참조하면, 예비 외부 접속 단자층(도 13j의 261) 상에 솔더볼(도 13j의 263)을 배치한 이후, 리플로우 공정을 수행하여 외부 접속 단자(260)를 형성할 수 있다. 상기 리플로우 공정은 높은 온도, 예를 들어 약 200℃ 내지 약 280℃의 온도에서 수십 초 내지 수 분 동안 수행될 수 있다. 리플로우 공정 동안, 솔더볼(도 13j의 263) 및 예비 외부 접속 단자(도 13j의 261)이 높은 온도에서 용융된 후 경화됨에 따라, 솔더볼(도 13j의 263) 및 예비 외부 접속 단자(도 13j의 261)이 일체가 된 외부 접속 단자(260)가 형성될 수 있다.

예비 외부 접속 단자(도 13j의 261)이 미리 형성된 상태에서 리플로우 공정을 수행하기 때문에, 예비 외부 접속 단자(도 13j의 261)으로부터 생성된 외부 접속 단자(260)는 상부 금속층(253)의 측벽(2531)을 덮을 수 있다. 이 경우, 상부 금속층(253)의 측벽(2531) 상에서, 외부 접속 단자(260)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 예비 외부 접속 단자(도 13j의 261)의 상기 제1 방향에 따른 두께와 같거나 또는 보다 클 수 있다. 예를 들어, 상부 금속층(253)의 측벽(2531) 상에서, 외부 접속 단자(260)의 상기 제1 방향에 따른 최소 두께는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

또, 상기 예비 외부 접속 단자(도 13j의 261)의 조성이 솔더볼(도 13j의 263)과 동일한 경우에는 상기 예비 외부 접속 단자(도 13j의 261)와 솔더볼 사이의 경계가 확인되지 않으면서 대체로 균일한 외부 접속 단자(260)가 생성될 수 있다. 일부 실시예들에 있어서, 예비 외부 접속 단자(도 13j의 261)의 두께가 충분히 얇은 경우, 리플로우와 함께 예비 외부 접속 단자를 이루는 성분들이 신속하게 솔더볼 내부로 확산되어 상기 예비 외부 접속 단자(도 13j의 261)와 솔더볼 사이의 경계가 확인되지 않으면서 대체로 균일한 외부 접속 단자(260)가 생성될 수도 있다.

일부 실시예들에 있어서, 상기 예비 외부 접속 단자(도 13j의 261)가 금(Au)의 층과 같이 단일 금속의 층을 포함하는 경우, 상기 리플로우에 의하여 상기 예비 외부 접속 단자(도 13j의 261)는 상부 금속층(253) 및/또는 솔더볼(도 13j의 263)의 특정 성분과 금속간 화합물(intermetallic compound, IMC)을 형성할 수 있다. 이 경우 외부 접속 단자(260)와 외부 패드(250)의 사이에 상기 IMC가 개재될 수 있다.

일부 실시예들에 있어서, 리플로우에 의하여 생성된 상기 IMC는 외부 패드(250) 상의 요철을 일부 또는 전부 매립할 수 있다.

이후, 웨이퍼 레벨로 제조된 반도체 패키지를 스크라이브 레인을 따라 절단하여 상기 반도체 패키지를 도 11에 도시된 것과 같은 개별 단위의 반도체 패키지(200)로 개별화할 수 있다.

일부 실시예들에 있어서, 도 13g에 도시된 단계에서 예비 외부 접속 단자층(261)의 형성은 생략될 수 있다. 이 경우 도 13f 내지 도 13h의 단계들이 생략될 수 있다. 즉, 제2 마스크 패턴(도 13g의 283)의 형성 없이 도 13e에 도시된 단계의 이후에 바로 하부 금속층(도 13g의 251m)의 노출된 부분을 제거할 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 접속 단자(260)는 외부 패드(250)를 완전히 덮을 수 있다. 특히, 외부 패드(250)를 10 마이크로미터 이상의 높이(도 12의 250h 참조)를 가지도록 두껍게 형성하는 경우, 리플로우 공정 이후에도 외부 패드(250)의 가장자리가 외부로 노출되고, 하부 금속층(251) 및 상부 금속층(253)과의 밀착성이 불량한 문제가 빈번히 발생되었다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 외부 패드(250)를 덮는 예비 외부 접속 단자(도 13i의 261)을 미리 형성한 이후 리플로우 공정을 수행하므로, 외부 접속 단자(260)는 외부 패드(250)를 완전히 덮고 상부 금속층(253)의 하부로 연장되어 하부 금속층(251)과 접촉하도록 형성될 수 있다. 외부 접속 단자(260)에 의해 외부 패드(250)가 외부와 단절되므로, 외부 패드(250)의 손상을 방지할 수 있다.

도 15a 내지 도 15d는 본 발명의 다른 실시예에 따른 도 11에 도시된 반도체 패키지(200)의 제조 방법을 순서에 따라 나타낸 단면도들이다.

본 실시예의 제조 방법은 도 13a 내지 도 13k를 참조하여 설명한 실시예의 제조 방법과 도 13a 내지 도 13d의 단계들에 있어서 서로 동일하다. 따라서 서로 차이가 있는 제조 단계들을 중심으로 설명한다.

도 15a에 도시한 단계는 도 13a 내지 도 13d의 단계들에 이어지는 단계이다. 도 15a를 참조하면, 상부 금속층(253)을 형성한 후에, 하부 금속층(251m) 상의 제1 마스크 패턴(도 13d의 281)을 제거한다. 제1 마스크 패턴(도 13d의 281)은, 예를 들어 스트립(strip) 공정을 통해 제거될 수 있다.

이어서, 제1 마스크 패턴(도 13d의 281)이 제거되어 노출된 하부 금속층(도 13d의 251m)의 일부를 제거한다. 즉, 상부 금속층(253)에 의해 덮인 하부 금속층(도 13d의 251m)의 제1 부분은 잔류하고, 제1 마스크 패턴(도 13d의 281)이 제거되어 노출된 하부 금속층(도 13d의 251m)의 제2 부분은 제거될 수 있다. 예를 들어, 하부 금속층(도 13d의 251m)의 상기 제2 부분은 식각 공정을 통해 제거될 수 있다.

상기 하부 금속층(도 13d의 251m)의 제2 부분은 등방성 식각에 의하여 제거될 수 있다. 상기 하부 금속층(도 13d의 251m)은 제1 마스크 패턴(도 13d의 281)의 하부에 위치하던 부분(즉 제2 부분)뿐만 아니라 상부 금속층(253)에 의해 덮인 하부 금속층의 부분(즉 제1 부분)의 가장자리의 일부도 제거될 수 있다. 이러한 제1 부분의 가장자리의 부분적인 제거로 인하여 하부 금속층(251)의 측벽은 상부 금속층(253)의 측벽(2531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 즉, 상기 하부 금속층(251)의 측벽(2511, 도 12 참조)은 상기 상부 금속층(253)의 측벽(2531)보다 상기 하부 금속층(251)의 중심 쪽을 향하여 내측으로 후퇴되어 있을 수 있다.

도 15b를 참조하면, 제1 마스크 패턴(도 13d의 281)을 제거한 후에, 제2 절연 패턴(233) 상에 제2 마스크 패턴(283)을 형성한다. 제2 마스크 패턴(283)은 상부 금속층(253)을 노출시키는 개구부(283H)를 포함할 수 있다. 예를 들어, 제2 마스크 패턴(283)은 제2 절연 패턴(233) 및 상부 금속층(253) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

예시적인 실시예들에서, 제2 마스크 패턴(283)의 개구부(283H)는 상부 금속층(253) 보다 큰 폭을 가지도록 형성될 수 있다. 제2 마스크 패턴(283)의 개구부(283H)를 통해, 상부 금속층(253)의 상면 및 측벽(2531)이 노출될 수 있고, 상부 금속층(253)의 측벽(2531) 근방의 제2 절연 패턴(233)의 일부분이 노출될 수 있다.

도 15c를 참조하면, 제2 마스크 패턴(283)을 형성한 후에, 제2 마스크 패턴(283)의 개구부(283H) 내에 외부 패드(250)를 덮는 예비 외부 접속 단자층(261)을 형성한다. 예를 들어, 예비 외부 접속 단자층(261)은 상부 금속층(253)의 상면, 상부 금속층(253)의 측벽(2531), 및 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 내벽 사이로 노출된 제2 절연 패턴(233)을 덮을 수 있다. 예를 들어, 예비 외부 접속 단자층(261)은 도금 공정을 통해 형성될 수 있다.

예를 들어, 예비 외부 접속 단자층(261)은 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 예비 외부 접속 단자층(261)은 후속 공정을 통해 예비 외부 접속 단자층(261) 상에 배치되는 솔더볼(도 13j의 263)과 동일한 물질로 이루어질 수 있다.

도 15d를 참조하면, 예비 외부 접속 단자층(261)을 형성한 후에, 제2 마스크 패턴(도 15c의 283)을 제거한다. 제2 마스크 패턴(도 15c의 283)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

도 16은 도 15d의 "XVI"로 표시된 부분을 확대한 부분 확대도이다.

도 16을 참조하면, 상기 하부 금속층(251)의 측벽(2511)은 오목한 곡면을 가질 수 있다. 구체적으로, 상기 측벽(2511)은 상기 하부 금속층(251)의 중심 쪽을 향하는 오목한 프로파일을 가질 수 있다. 상기 측벽(2511)의 형태와 구성은 도 14를 참조하여 상세하게 설명하였으므로 여기서는 구체적인 설명을 생략한다.

상기 예비 외부 접속 단자층(261)은 돌출부(2533)의 하부로 연장되는 연장부(261e)를 포함할 수 있다. 상기 연장부(261e)는 위로는 상기 상부 금속층(253)의 하부 표면과 접촉하고 아래로는 상기 제2 절연 패턴(233)의 상부 표면과 접촉할 수 있다. 나아가, 상기 연장부(261e)는 상기 하부 금속층(251)의 측벽(2511)과 적어도 부분적으로 접촉할 수 있다.

이후 도 13j 및 도 13k를 참조하여 설명한 단계에 의하여 반도체 패키지(200)를 제조할 수 있다.

도 17은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200a)의 단면도이다. 도 17에 도시된 반도체 패키지(200a)는 도전성 배리어층(270)을 더 포함한다는 점을 제외하고는 도 11 및 도 12에 도시된 반도체 패키지(200)와 대체로 동일한 구성을 가질 수 있다. 도 17에 있어서, 도 11 및 도 12와 중복된 설명은 생략하거나 간단히 한다.

도 17을 참조하면, 반도체 패키지(200a)는 반도체 칩(210), 상기 반도체 칩(210) 상의 재배선 구조체(220), 외부 접속 단자(260), 도전성 배리어층(270)을 포함할 수 있다.

도전성 배리어층(270)은 외부 접속 단자(260)와 외부 패드(250) 사이에 개재될 수 있다. 도전성 배리어층(270)은, 예를 들어 상부 금속층(253)의 상면 및 상부 금속층(253)의 측벽(2531)을 덮을 수 있다. 또한, 도전성 배리어층(270)의 하부면은 상기 상부 금속층(253)의 하부 표면과 동일 평면 상에 있을 수 있다. 즉, 도전성 배리어층(270)의 하부면은 상기 하부 금속층(251)의 상부 표면과 동일 평면 상에 있을 수 있다.

예를 들어, 도전성 배리어층(270)은 니켈(Ni), 코발트(Co), 구리(Cu) 또는 이들의 조합을 포함할 수 있다.

예시적인 실시예들에서, 도전성 배리어층(270)은 외부 접속 단자(260)와는 다른 물질을 포함할 수 있고, 외부 패드(250)와는 다른 물질을 포함할 수 있다. 예를 들어, 외부 패드(250)의 상부 금속층(253)이 구리(Cu)를 포함하고 외부 접속 단자(260)가 주석(Sn) 및 은(Ag)을 포함하는 경우, 도전성 배리어층(270)은 니켈(Ni) 또는 니켈의 합금을 포함할 수 있다.

도전성 배리어층(270)은 외부 접속 단자(260)와 외부 패드(250) 사이에 개재되어, 외부 접속 단자(260)와 외부 패드(250) 사이의 반응에 의한 금속간 화합물의 과도한 생성을 방지할 수 있다.

나아가, 도전성 배리어층(270)은 외부 패드(250)를 덮음으로써 외부 패드(250)가 외부로 노출되는 것을 방지할 수 있고, 외부 패드(250)가 외부로 노출됨에 따른 외부 패드(250)의 손상을 방지함으로써 반도체 패키지(200a)의 신뢰성을 향상시킬 수 있다.

도 18a 내지 도 18c는 도 17의 도시된 반도체 패키지(200a)의 제조 방법을 순서에 따라 나타낸 단면도들이다.

도 18a를 참조하면, 도 13f의 결과물에 상응하는 구조체를 준비하고, 제2 마스크 패턴(283)의 개구부(283H) 내에 외부 패드(250)를 덮는 도전성 배리어층(270)을 형성한다. 도전성 배리어층(270)은 상부 금속층(253)의 상면, 상부 금속층(253)의 측벽(2531), 및 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 내벽 사이로 노출된 하부 금속층(251m)을 덮을 수 있다. 예를 들어, 도전성 배리어층(270)은 도금 공정을 통해 형성될 수 있다.

예시적인 실시예들에서, 도전성 배리어층(270)은 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 내벽 사이의 공간을 채우도록 형성될 수 있다. 그에 따라, 상부 금속층(253)의 측벽(2531)을 덮는 도전성 배리어층(270)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 상부 금속층(253)의 측벽(2531)과 제2 마스크 패턴(283)의 상기 내벽 사이의 이격 거리에 대응될 수 있다. 예를 들어, 상부 금속층(253)의 측벽(2531)을 덮는 도전성 배리어층(270)의 상기 제1 방향에 따른 두께는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

도 18b를 참조하면, 도전성 배리어층(270)을 형성한 이후, 제2 마스크 패턴(도 18a의 283)을 제거한다. 제2 마스크 패턴(도 18a의 283)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

제2 마스크 패턴(도 18a의 283)을 제거한 이후, 제2 마스크 패턴(도 18a의 283)이 제거되어 노출된 하부 금속층(도 18a의 251m)의 일부를 제거한다. 즉, 도전성 배리어층(270) 및 상부 금속층(253)에 의해 덮인 하부 금속층(도 18a의 251m)의 제1 부분은 잔류하고, 제2 마스크 패턴(도 18a의 283)이 제거되어 노출된 하부 금속층(도 18a의 251m)의 제2 부분은 제거될 수 있다. 예를 들어, 하부 금속층(도 18a의 251m)의 상기 제2 부분은 식각 공정을 통해 제거될 수 있다.

하부 금속층(251)의 형성에 대해서는 도 13i 등을 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.

도 18c를 참조하면, 도전성 배리어층(270) 상에 외부 접속 단자(260)를 형성한다. 외부 접속 단자(260)를 형성하기 위하여, 도 13j 및 도 13k를 참조하여 설명된 것과 유사하게, 도전성 배리어층(270) 상에 플럭스(도 13j의 280 참조)를 도포하고, 상기 플럭스가 도포된 도전성 배리어층(270) 상에 솔더볼(도 13j의 263 참조)을 배치하고, 상기 솔더볼을 용융 및 경화시키는 리플로우 공정을 수행할 수 있다.

이후, 웨이퍼 레벨로 제조된 반도체 패키지를 스크라이브 레인을 따라 절단하여 상기 반도체 패키지를 도 17에 도시된 것과 같은 개별 단위의 반도체 패키지(200a)로 개별화할 수 있다.

본 발명의 예시적인 실시예들에 의하면, 리플로우 공정을 통해 형성된 외부 접속 단자(260)가 외부 패드(250)의 상부 금속층(253)의 측벽(2531)까지 덮지 않도록 형성된 경우에도, 외부 패드(250)를 덮는 도전성 배리어층(270)을 형성한 상태에서 리플로우 공정을 수행하므로, 외부 패드(250)는 도전성 배리어층(270)에 완전히 덮일 수 있다.

도 19는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200b)의 단면도이다. 도 20은 도 19의 "XX"로 표시된 영역을 확대하여 나타낸 단면도이다.

도 19 및 도 20을 참조하면, 외부 접속 단자(260)와 외부 패드(250) 사이에 금속간 화합물 영역(255)이 더 형성되어 있는 점을 제외하면 도 11 및 도 12를 참조하여 설명한 반도체 패키지(200)와 동일하다. 따라서, 이하에서는 이러한 차이점을 중심으로 반도체 패키지(200b)를 설명하기로 한다.

도 19에 도시된 바와 같이 리플로우에 의하여 상기 외부 접속 단자(260)가 형성된 후, 상기 외부 접속 단자(260)와 외부 패드(250) 사이에 금속간 화합물 영역(255)이 형성될 수 있다. 상기 금속간 화합물 영역(255)은 상기 외부 패드(250)를 구성하는 하나 이상의 금속 원소와 상기 외부 접속 단자(260)를 구성하는 하나 이상의 금속 원소가 소정의 양론 비율로 화합물을 형성한 합금을 포함한다.

일부 실시예들에 있어서, 상기 금속간 화합물 영역(255) 내에 포함된 금속간 화합물의 조성은 위치에 따라 변화할 수 있다. 도 20을 참조하면, 상기 금속간 화합물 영역(255)은 하부 금속층(251)에 인접하여 제 1 금속간 화합물 영역(255L)을 갖고, 상기 하부 금속층(251)으로부터 이격되어 제 2 금속간 화합물 영역(255H)을 가질 수 있다.

일부 실시예들에 있어서, 상기 제 1 금속간 화합물 영역(255L)은 상기 제 2 금속간 화합물 영역(255H)에 비하여 하부 금속층(251)을 구성하는 금속 원소를 포함하는 금속간 화합물의 농도가 상대적으로 더 높을 수 있다. 일부 실시예들에 있어서, 상기 제 1 금속간 화합물 영역(255L)의 금속간 화합물에서 상기 하부 금속층(251)을 구성하는 금속 원소의 농도에 비하여 외부 접속 단자(260)를 구성하는 금속 원소의 농도가 더 높을 수 있다. 일부 실시예들에 있어서, 상기 제 2 금속간 화합물 영역(255H)의 금속간 화합물에서 상기 하부 금속층(251)을 구성하는 금속 원소의 농도에 비하여 상부 금속층(253) 및 외부 접속 단자(260)를 구성하는 금속 원소의 농도가 더 높을 수 있다.

이와 같은 금속간 화합물 영역(255)은, 예를 들면 도 13k에 도시한 바와 같은 리플로우 공정에 의하여 형성될 수 있다. 즉, 도 13j에 도시된 바와 같이 플럭스(280)가 도포된 예비 외부 접속 단자층(261) 상에 솔더볼(263)을 배치한 후, 도 13k에 도시한 바와 같이 리플로우 공정을 수행하면 외부 접속 단자(260)와 외부 패드(250) 사이에 금속간 화합물 영역(255)이 형성될 수 있다.

도 21은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100e)의 단면도이다. 도 21에 도시된 반도체 패키지는 도전성 배리어층(177)을 더 포함한다는 점을 제외하고는 도 2에 도시된 반도체 패키지(100a)와 대체로 동일한 구성을 가질 수 있다. 도 21에 있어서, 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.

도 21을 참조하면, 반도체 패키지(100e)는 반도체 칩(110), 반도체 칩(110) 상의 재배선 구조체(120), 도전성 배리어층(177), 및 커버층(170)을 포함할 수 있다. 재배선 구조체(120)는 절연 패턴(130), 배선 패턴(140), 외부 패드(150)를 포함할 수 있다.

도전성 배리어층(177)은 외부 패드(150)와 커버층(170) 사이에 배치될 수 있다. 도전성 배리어층(177)은 외부 패드(150)의 표면을 따라 형성되고 외부 패드(150)의 표면을 덮도록 형성될 수 있다. 예를 들어, 도전성 배리어층(177)은 외부 패드(150)의 상부 표면 전체 및 측벽(158) 전체를 덮도록 형성될 수 있다. 예를 들어, 도전성 배리어층(177)은 도금 공정, 물리 기상 증착, 화학 기상 증착 등에 의하여 형성될 수 있다.

커버층(170)은 도전성 배리어층(177)의 표면을 따라 형성되고, 도전성 배리어층(177)의 표면을 덮도록 형성될 수 있다. 전술한 바와 같이, 외부 패드(150) 상에는 젖음성이 우수한 물질로 형성된 커버층(170)을 이용하여 형성된 외부 접속 단자(도 1의 160 참조)가 배치될 수도 있고, 또는 와이어 본딩 공정을 통해 형성되는 도전성 와이어가 커버층(170)에 부착될 수도 있다.

예시적인 실시예들에서, 외부 패드(150) 상에 외부 접속 단자(도 1의 160 참조)를 형성할 때, 외부 패드(150)를 덮도록 형성된 도전성 배리어층(177)은 외부 패드(150)와 외부 접속 단자 사이에서 확산 배리어로 기능할 수 있다. 그에 따라, 외부 패드(150)와 외부 접속 단자(160) 사이에서, 과도한 금속간 화합물의 생성이 방지될 수 있다.

예를 들어, 도전성 배리어층(177)은 니켈(Ni), 팔라듐(Pd), 또는 니켈(Ni)과 팔라듐(Pd)의 조합을 포함할 수 있다.

예시적인 실시예들에서, 외부 패드(150), 도전성 배리어층(177), 및 커버층(170)을 서로 상이한 금속을 포함할 수 있다. 예를 들어, 외부 패드(150)가 구리(Cu)를 포함할 때, 도전성 배리어층(177)은 니켈(Ni) 및/또는 팔라듐(Pd)을 포함하고, 커버층(170)은 금(Au)을 포함할 수 있다.

도 22는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100f)의 단면도이다. 도 22에 있어서, 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.

도 22를 참조하면, 외부 패드(150)의 하부 금속층(151)은 상부 금속층(153)의 측벽(1531)으로부터 측 방향으로 돌출된 돌출부(1511)를 포함할 수 있고, 하부 금속층(151)의 돌출부(1511)는 도전성 배리어층(177) 및 커버층(170)에 접촉할 수 있다. 도전성 배리어층(177)은 상부 금속층(153)의 측벽(1531)을 따라 연장되며, 하부 금속층(151)의 돌출부(1511)의 상부면에 접촉할 수 있고, 커버층(170)은 하부 금속층(151)의 돌출부(1511)의 측면을 덮을 수 있다.

도 23은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100g)의 단면도이다. 도 23에 있어서, 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.

도 23을 참조하면, 외부 패드(150)의 하부 금속층(151)은 도 11 및 도 12를 참조하여 설명된 하부 금속층(도 12의 251 참조)과 유사하게, 상부 금속층(153)의 측벽(1531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 이 때, 도전성 배리어층(177)은 상부 금속층(153)의 측벽(1531)을 덮도록 형성되나, 상부 금속층(153)의 측벽(1531)보다 내측에 위치된 하부 금속층(151)과는 이격될 수 있다.

예시적인 실시예들에서, 커버층(170)은 도전성 배리어층(177)을 덮도록 형성되며, 나아가 상부 금속층(153)의 측벽면의 내측으로 더 연장되어 상기 하부 금속층(151)에 접촉될 수 있다.

도 24는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100h)의 단면도이다. 도 24에 있어서, 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.

도 24를 참조하면, 외부 패드(150)의 하부 금속층(151)은 도 11 및 도 12를 참조하여 설명된 하부 금속층(도 12의 251 참조)과 유사하게, 상부 금속층(153)의 측벽(1531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 이 때, 도전성 배리어층(177)은 상부 금속층(153)의 측벽(1531)을 덮도록 형성되고, 나아가 상부 금속층(153)의 상기 측벽면의 내측으로 더 연장되어 상기 하부 금속층(151)에 접촉될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 반도체 패키지 110: 반도체 칩
120: 재배선 구조체 130: 절연층
140: 배선 패턴 150: 외부 패드
160: 외부 접속 단자 170: 커버층

Claims

제1 면 상에 마련된 칩 패드를 포함하는 반도체 칩;
상기 반도체 칩의 상기 제1 면 및 상기 칩 패드 상에 제공된 절연 패턴;
상기 반도체 칩의 상기 칩 패드와 전기적으로 연결된 외부 패드;
상기 외부 패드의 상부 표면 및 측벽을 덮는 도전성 배리어층;
상기 도전성 배리어층 상에 제공된 커버층; 및
상기 커버층 상에 제공되고, 상기 절연 패턴의 상면에 접촉된 외부 접속 단자;
를 포함하고,
상기 외부 패드, 상기 도전성 배리어층, 및 상기 커버층은 서로 다른 금속 물질을 포함하고,
상기 반도체 칩의 상기 제1 면에 수직한 제1 방향에 대해, 상기 절연 패턴의 상기 상면을 기준으로 상기 외부 패드의 상기 제1 방향에 따른 높이는 10 ㎛ 내지 50 ㎛ 사이인, 반도체 패키지.
제 1 항에 있어서,
상기 커버층은 금(Au)을 포함하는 반도체 패키지.
삭제
제 1 항에 있어서,
상기 외부 패드는 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하고,
상기 하부 금속층은 상기 상부 금속층의 측벽으로부터 측 방향으로 돌출된 돌출부를 포함하고,
상기 하부 금속층의 상기 돌출부는 상기 도전성 배리어층 및 상기 커버층에 접촉하는 반도체 패키지.
제 1 항에 있어서,
상기 외부 패드는 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하고,
상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 측벽면보다 내측에 위치하고,
상기 도전성 배리어층은 상기 하부 금속층과 이격된 반도체 패키지.
제 1 항에 있어서,
상기 외부 패드는 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하고,
상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 측벽면보다 내측에 위치하고,
상기 도전성 배리어층은 상기 상부 금속층의 상기 측벽면의 내측으로 더 연장되어 상기 하부 금속층에 접촉하는 반도체 패키지.