TWI788614B - 半導體封裝件 - Google Patents

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TWI788614B TW108147467A TW108147467A TWI788614B TW I788614 B TWI788614 B TW I788614B TW 108147467 A TW108147467 A TW 108147467A TW 108147467 A TW108147467 A TW 108147467A TW I788614 B TWI788614 B TW I788614B
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Abstract

本發明的技術思想包括一種半導體封裝件，包括：半導體晶片，其包括設置在第一表面上的晶片墊；外部墊，其與所述半導體晶片的所述晶片墊電連接；外部連接端子，其遮蓋所述外部墊；以及中間層，其設置在所述外部墊與所述外部連接端子之間且包括第三金屬材料，所述第三金屬材料不同於包括在所述外部墊中的第一金屬材料和包括在所述外部連接端子中的第二金屬材料。

Description

半導體封裝件
本發明的技術構思有關於半導體封裝件，更詳細地關於一種晶圓級封裝件(wafer level package)。
通常，對藉由對晶圓進行各種半導體工藝而製備的半導體晶片進行半導體封裝工藝來製造半導體封裝件。最近，為了節省半導體封裝件的生產成本，提出了一種晶圓級封裝技術，其在晶圓級進行半導體封裝工藝，且將經過半導體封裝工藝的晶圓級的半導體封裝件逐個切割。
本發明的技術構思的目的在於提供半導體封裝件以及其製造方法。
為了解決上述技術問題，本發明的技術思想提供一種半導體封裝件，所述半導體封裝件包括：半導體晶片，其包括設置在第一表面上的晶片墊；外部墊，其與所述半導體晶片的所述晶片墊電連接；外部連接端子，其遮蓋所述外部墊；以及中間層，其設置在所述外部墊與所述外部連接端子之間且包括第三金屬材料，所述第三金屬材料不同於包括在所述外部墊中的第一金屬材料和包括在所述外部連接端子中的第二金屬材料。
根據示例性的實施例，所述中間層的所述第三金屬材料包括金(Au)。
根據示例性的實施例，所述半導體封裝件還包括在所述半導體晶片的第一表面上的絕緣層，所述外部連接端子遮蓋所述外部墊的側壁，且與所述絕緣層的上表面面接觸(surface contact)。
根據示例性的實施例，半導體封裝件的特徵在於，對於與所述半導體晶片的第一表面平行的第一方向，在所述外部墊的所述側壁的最上端與所述外部連接端子的外部表面之間，所述外部連接端子的沿著所述第一方向的厚度為10um至約30um之間。
根據示例性的實施例，半導體封裝件的特徵在於，還包括在所述半導體晶片的第一表面上的絕緣層，對於垂直於所述半導體晶片的第一表面的第二方向，以所述絕緣層的上表面為準，所述外部墊的沿著所述第二方向的高度為10um至50um之間。
根據示例性實施例，半導體封裝件的特徵在於還包括配線圖案，其在所述半導體晶片的晶片墊與所述外部墊之間延長且電連接所述晶片墊與所述外部墊。
根據示例性的實施例，所述半導體封裝件包括扇出(fan-out)形狀的半導體封裝件。
為了解決上述的技術問題，本發明的技術思想提供一種半導體封裝件，包括：半導體晶片，其包括設置在第一表面上的晶片墊；外部墊，其與所述半導體晶片的所述晶片墊電連接；以及外部連接端子，其遮蓋所述外部墊且包括焊錫(solder)，其中，所述外部連接端子還包括第二金屬材料，所述第二金屬材料不同於包括在所述焊錫和所述外部墊中的第一金屬材料。
根據示例性的實施例，半導體封裝件的特徵在於所述第二金屬材料佔所述外部連接端子的整個重量的0.00001wt%至1wt%之間。
根據示例性的實施例，半導體封裝件的特徵在於所述第二金屬材料包括金(Au)。
根據示例性的實施例，半導體封裝件的特徵在於，所述外部連接端子遮蓋所述外部墊的側壁，對於與所述半導體晶片的所述第一表面平 行的第一方向，在所述外部墊的側壁的最上端與所述外部連接端子的外部表面之間，所述外部連接端子的沿著所述第一方向的厚度為10um至約30um之間。
並且，為了解決上述的技術問題，本發明的技術思想提供一種半導體封裝件，包括：基板，其包括設置在第一表面上的導電性墊；絕緣圖案，其露出所述導電性墊的至少一部分且置在所述第一表面上；下部金屬層，其連接到所述導電性墊；上部金屬層，其置在所述下部金屬層上；以及外部連接端子，其遮蓋所述上部金屬層的整個上部表面及整個側壁表面，其中，所述下部金屬層的側方向輪廓與所述上部金屬層的所述側壁表面相比位於內側。
根據示例性的實施例，半導體封裝件的特徵在於，所述下部金屬層的側表面包括凹陷的曲面，所述上部金屬層包括相對於所述下部金屬層沿側方向凸出的凸出部，所述外部連接端子包括延長到所述上部金屬層的所述凸出部的下部的延長部。
根據示例性的實施例，半導體封裝件的特徵在於，所述外部連接端子接觸所述上部金屬層的下部表面。
根據示例性的實施例，半導體封裝件的特徵在於，所述延長部接觸所述下部金屬層的所述側表面。
根據示例性的實施例，半導體封裝件的特徵在於，在所述外部連接端子與所述上部金屬層之間還包括金屬間化合物。
根據示例性的實施例，半導體封裝件的特徵在於，所述外部連接端子接觸所述上部金屬層的側壁表面和所述側壁表面附近的所述絕緣圖案的上部表面。
根據示例性的實施例，半導體封裝件的特徵在於，所述導電性墊為與所述半導體基板電連接的晶片墊。
根據示例性的實施例，半導體封裝件的特徵在於，所述下部金屬層藉由配線圖案與所述導電性墊電連接，所述配線圖案的厚度為3μm至8μm，對所述配線圖案厚度T1與所述上部金屬層和所述下部金屬層的厚度之和T2之間的比例T2/T1為1.25至40。
根據示例性的實施例，半導體封裝件的特徵在於，沿著垂直於所述第一表面的方向的所述上部金屬層的厚度為約10um至約100um。
100、100a、100b、100d、100e:半導體封裝件
110:半導體晶片
111:晶片墊
113:鈍化膜
118:第一表面
120:重新配線結構體
130:絕緣圖案
131:第一絕緣圖案
133:第二絕緣圖案
133H:開口部
140:線圖案
150:外部墊
150h:高度
151、151m:高度下部金屬層
153:上部金屬層
157:最上端
158:側壁
159:第一厚度
160:外部連接端子
160M:中心
161:預備金屬層
163:焊錫球
169:第一部分
169t:最小厚度
170:遮蓋層
171:中間層
175:擴散阻擋層
180:助溶劑
181:第一掩膜圖案
181H:開口部
183:第二掩膜圖案
183H:開口
190:高度
191:厚度
192:最短距離
193:厚度
194:水平寬度
195:高度
196:寬度
197:厚度
200、200a、200b:半導體封裝件
210:半導體晶片
211:晶片墊
213:鈍化膜
218:第一表面
220:重新配線結構體
230:絕緣圖案
231:第一絕緣圖案
233:第二絕緣圖案
233H:開口部
240:配線圖案
250:外部墊
250h:高度
251、251m:下部金屬層
251W:第一寬度
253:上部金屬層
255:金屬間化合物區域
255L:第一金屬間化合物區域
255H:第二金屬間化合物區域
260:外部連接端子
260e:延長部
260M:中心
261:預備外部連接端子層
261e:延長部
263:焊錫球
269:第一部分
269t:最小厚度
270:擴散阻擋層
280:(助)溶劑
281:第一掩膜圖案
281H:開口部
283:第二掩膜圖案
283t:隔開距離
283H:開口部
290:高度
292:最短距離
293:厚度
294:水平寬度
295:高度
296:寬度
1300:絕緣層
1511、2533:凸出部
1531、2511、2531:側壁
2511a、2511b:先端部分
圖1為根據本發明的示例性實施例的半導體封裝件的剖面圖。
圖2為示出根據本發明的示例性實施例的半導體封裝件的剖面圖。
圖3為示出根據本發明的示例性實施例的半導體封裝件的一部分的剖面圖，且是顯示與圖1的由“Ⅲ”表示的區域對應的區域的剖面圖。
圖4A至4H為根據順序示出根據本發明的示例性實施例的半導體封裝件的製造方法的剖面圖。
圖5為根據本發明的示例性實施例的半導體封裝件的剖面圖。
圖6為將圖5的用“Ⅵ”表示的區域放大並示出的剖面圖。
圖7A至7F為根據順序示出根據本發明的示例性實施例的半導體封裝件的製造方法的剖面圖。
圖8為根據本發明的示例性實施例的半導體封裝件的剖面圖。
圖9A至圖9C為根據順序示出顯示在圖8中的半導體封裝件的製造方法的剖面圖。
圖10為示出根據本發明的示例性實施例的半導體封裝件的一部分的剖面圖。
圖11為根據本發明的示例性實施例的半導體封裝件的剖面圖。
圖12為將圖11的用“XⅡ”表示的區域放大顯示的剖面圖。
圖13A至圖13K為根據順序示出根據本發明一實施例的顯示在圖11中的半 導體封裝件的製造方法的剖面圖。
圖14為放大圖13I中的用“XⅣ”表示的部分的部分放大圖。
圖15A至圖15D為依序示出根據本發明的另一實施例的顯示在圖11中的半導體封裝件的製造方法的剖面圖。
圖16為放大圖15D中的用“XⅥ”表示的部分的部分放大圖。
圖17為根據本發明的示例性實施例的半導體封裝件的剖面圖。
圖18A至圖18C為根據順序示出顯示在圖17中的半導體封裝件的製造方法的剖面圖。
圖19為根據本發明的示例性實施例的半導體封裝件的剖面圖。
圖20為將圖19中的用“XX”表示的區域放大並示出的剖面圖。
以下，參照圖式詳細描述本發明概念的較佳實施例。然而，本發明概念的實施例可以被變形為各種不同的形態，不應解釋為本發明概念的範圍限於以下詳細描述的實施例。應理解為提供本發明概念的實施例以向本領域的普通技術人員更完整地說明本發明的概念。相同的符號始終代表相同的要素。進而，在圖式中的各種要素和區域是概略地圖示的。因此，本發明的概念不限於顯示在圖式中的相對大小或間隔。
雖然第一、第二等術語可以被用於描述各種構成要素，但是，所述構成要素不限於所述術語。所述術語只用於將一個構成要素與其他構成要素區分開。例如，不脫離本發明概念的權利範圍的同時，第一構成要素可以被命名為第二構成要素，相反，第二構成要素可以被命名為第一構成要素。
在本申請中使用的術語只用於描述特定實施例而不是用於限定本發明概念。除非明確地另有所指，否則單數形式的表達還包括複數形式的表達。在本申請中，“包括”或“具有”等的表達應理解為用於製定記載 於說明書中的特徵、數量、步驟、動作、構成要素、部件，或其組合的存在，而不是提前排除一個或更多其他特徵、數量、動作、構成要素、部件，或其組合的存在或附加的可能性。
除非有其他定義，在此使用的所有術語，包括技術術語和科學術語，具有與本發明概念所屬的技術領域的普通技術人員共同理解的含義相同的含義。並且，應理解通常被使用的、在詞典中定義的術語應解釋為所述術語具有與在有關技術的語境中所表示的含義一致的含義，除非在此明確地定義，否則不應被過度解釋為表面含義。
在可以不同地實現有些實施例的情況下，可以與描述順序不同地進行特定工藝。例如，被連續描述的兩個工藝在實際上可以被同時進行，也可以與描述的順序相反的順序進行。
在圖式中，例如，根據製造技術及/或公差，可以預測所示形狀的變形。因此，本發明的實施例不應被解釋為限於顯示在本說明書中的區域的特定形狀，例如要包括在製造過程中導致的形狀的變化。在此使用的所有“及/或”包括涉及的構成要素的各個或一個以上的所有組合。並且，在本說明書中使用的術語“基板”可以包括基板本身，或者包括基板和形成於其表面的預定層或膜等的堆疊結構。還有，在本說明書中“基板的表面”可以包括基板本身被露出的表面，或者形成於基板上的預定層或膜等的外側表面。
圖1為根據本發明的示例性實施例的半導體封裝件100的剖面圖。
參照圖1，半導體封裝件100可以包括半導體晶片110、所述半導體晶片110上的再重新配線結構體120、外部墊150，及外部連接端子160。
各種類別的多個單獨的器件(individual devices)可以形成於半導體晶片110。例如，所述多個單獨的器件可以包括各種微電子元件 (microelectronic devices)，例如，如互補金屬氧化物半導體(comlementary metal-oxide-semiconductor(CMOS))電晶體等的金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field effect transistor(MOSFET))、大規模集成電路(LSI：large scale integration)系統、如CMOS圖像傳感器(CIS)等圖像傳感器、微型電子機械系統(micro-electro-mechanical system(MEMS))、有源元件，及無源元件等。
半導體晶片110可以包括設置在第一表面118上的晶片墊111。晶片墊111可以與形成於半導體晶片110的所述各個元件電連接。並且，半導體晶片110可以包括遮蓋第一表面118的鈍化膜113。
根據示例性的實施例，半導體晶片110例如可以是記憶體半導體晶片。所述記憶體半導體晶片例如可以是動態隨機存取記憶體(Dynamic Random Access Memory(DRAM))或靜態隨機存取記憶體(Static Random Access Memory(SRAM))等易失性記憶體半導體晶片，或者相變記憶體(Phase-change Random Access Memory(PRAM))、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory(MRAM))、鐵電隨機存取記憶體(Ferroelectric Random Access Memory(FeRAM))，或電阻式存取記憶體(Resistive Random Access Memory(RRAM))的非易失性記憶體半導體晶片。
或者，根據示例性的實施例，半導體晶片110可以是邏輯晶片。例如，半導體晶片110可以是中央處理器(central processor unit(CPU))、微處理器(micro processor unit(MPU))、圖形處理單元(graphic processor unit(GPU))，或應用程序處理器(application processor(AP))。
並且，雖然圖1示出半導體封裝件100包括一個半導體晶片110，但半導體封裝件100可以包括兩個以上的半導體晶片110。包括在半導體封裝件100中的兩個以上的半導體晶片110可以是同一類別的半導體 晶片，也可以是不同類別的半導體晶片。根據一些實施例，半導體封裝件100可以是藉由使不同類別的半導體晶片互相電連接而以一個系統進行操作的系統級封裝件(SIP：system in package)。
重新配線結構體120可以被設置在半導體晶片110的第一表面118上。重新配線結構體120可以包括絕緣圖案130及配線圖案140。
絕緣圖案130可以被設置於半導體晶片110的第一表面118上。絕緣圖案130可以具有堆疊多個絕緣膜的結構，所述堆疊的結構為絕緣層1300。例如，絕緣圖案130可以包括在半導體晶片110的第一表面118上依次堆疊的第一絕緣圖案131及第二絕緣圖案133。
例如，第一絕緣圖案131及第二絕緣圖案133可以分別由絕緣性聚合物、環氧樹脂(epoxy)、氧化矽膜、氮化矽膜、絕緣性聚合物，或其組合製成。
配線圖案140可以被設置在絕緣圖案130內且將半導體晶片110的晶片墊111與外部墊150電連接。更具體地，配線圖案140的一部分可以藉由第一絕緣圖案131的開口部連接到半導體晶片110的晶片墊111，配線圖案140的另一部分可以沿著第一絕緣圖案131的表面延長。例如，配線圖案140可以由鎢(W：tungsten)、銅(Cu：copper)、鋯(Zr：zirconium)、鈦(Ti：titanium)、鉭(Ta：tantalum)、鋁(Al：aluminum)、釕(Ru：ruthenium)、鈀(Pd：palladium)、鉑(Pt：platinum)、鈷(Co：cobalt)、鎳(Ni：nickel)，或其組合製成。
雖然圖1圖示配線圖案140具有單層結構，但是，配線圖案140還可以具有以垂直方向堆疊多個配線層的多層結構。
外部墊150被設置在第二絕緣圖案133上，且可以用作設置外部連接端子160的墊。外部墊150可以藉由第二絕緣圖案133的開口部連接至配線圖案140，且可以藉由配線圖案140電連接至半導體晶片110的晶片 墊111。例如，外部墊150可以是凸點下金屬層(UBM：under bump metal layer)。
外部墊150可以被形成為比配線圖案140厚。例如，與配線圖案140形成為具有大約3μm至8μm的厚度相比，外部墊150可以被形成為具有10μm以上的厚度。
對垂直於半導體晶片110的第一表面118的第二方向(例如，Z方向)，外部墊150的高度150h可以表示以第二絕緣圖案133的上表面為準外部墊150的沿著所述第二方向的高度。根據示例性的實施例，外部墊150的高度150h可以為10um至50um之間。例如，外部墊150的高度150h可以為約30um。
外部墊150可以包括下部金屬層151及下部金屬層151上的上部金屬層153。
下部金屬層151可以被形成於藉由第二絕緣圖案133的開口部露出的配線圖案140上且沿著第二絕緣圖案133的表面延長。下部金屬層151例如可以是用於形成上部金屬層153的種子層(seed layer)或黏結層。例如，下部金屬層151可以包括鈦(Ti)、銅(Cu)、鉻(Cr)、鎢(W)、鎳(Ni)、鋁(Al)、鈀(Pd)、金(Au)，或其組合。
根據示例性的實施例，盡管下部金屬層151可以是一個金屬層，也但可以具有包括多個金屬層的多層結構。例如，下部金屬層151可以包括在第二絕緣圖案133和配線圖案140上依次堆疊的第一亞金屬層和第二亞金屬層。所述第一亞金屬層可以包括具有與第二絕緣圖案的優異黏結特性的金屬材料。例如，第一亞金屬層可以包括鈦(Ti)。所述第二亞金屬層可以用作用於形成上部金屬層153的種子層。例如，所述第二亞金屬層可以包括銅(Cu)。
上部金屬層153可以被設置於下部金屬層151上。例如可以藉 由使用下部金屬層151作為種子(seed)的鍍金方法來形成上部金屬層153。上部金屬層153可以具有豎起於絕緣圖案130上的柱子(pillar)形狀且具有其中心部凹陷的結構。根據示例性的實施例，上部金屬層153可以包括銅(Cu)或其合金，但不限於此。
外部連接端子160可以被設置在外部墊150上。外部連接端子160可以是用於將半導體晶片110安裝於外部的基板上的晶片-基板連接端子。根據示例性的實施例，外部連接端子160可以具有矩形形狀。例如，外部連接端子160可以包括錫(Sn)、銀(Ag)、銦(In)、鉍(Bi)、銻(Sb)、銅(Cu)、鋅(Zn)、鉛(Pb)，及/或其合金。
根據示例性的實施例，外部連接端子160可以遮蓋外部墊150。例如，外部連接端子160可以遮蓋外部墊150的上部表面和側壁158。並且，外部連接端子160可以遮蓋外部墊150附近的第二絕緣圖案133的表面且與第二絕緣圖案133的上表面形成面接觸(surface contact)。
根據示例性的實施例，關於與半導體晶片110的所述第一表面118平行的第一方向(例如，X方向或Y方向)，在外部墊150的側壁158上，外部連接端子160的沿著第一方向的厚度可以為至少5μm。例如，在外部墊150的側壁158上，外部連接端子160的沿著第一方向的厚度可以為至少5μm。根據一些示例性實施例，在外部連接端子160的側壁158的最上端與外部連接端子160的外部表面之間，外部連接端子160的沿著第一方向的厚度可以為10μm至30μm之間。並且，根據一些示例性實施例，在外部連接端子160的側壁158的最下端與外部連接端子160的外部表面之間，外部連接端子160的沿著第一方向的厚度可以為5μm至20μm之間。
根據本發明的示例性實施例，外部連接端子160可以完全遮蓋外部墊150以防止外部墊150外露，且可以防止因外部墊150外露而引起的外部墊150的損傷，從而提高半導體晶片110的可靠性。
所述半導體封裝件100可以是扇入(fan-in)結構的半導體封裝件。或者，所述半導體封裝件100可以是扇出(fan-out)結構的半導體封裝件。在所述半導體封裝件100為扇出結構的半導體封裝件的情況下，配線圖案140可以進一步延長至半導體晶片110的外側，至少一個外部墊150和至少一個外部連接端子160可以被設置於半導體晶片110的外側。
圖2為示出根據本發明的示例性實施例的半導體封裝件100a的剖面圖。除了進一步包括遮蓋層170且省略外部連接端子160(參照圖1)之外，圖2所示的半導體封裝件100a可以具有與圖1所示的半導體封裝件100大致相同的構成。關於圖2，省略或簡略地描述與圖1的描述重複的描述。
參照圖2，半導體封裝件100a可以包括遮蓋外部墊150的覆蓋層170。例如，覆蓋層170可以由無電鍍方式或濺鍍方式形成，可以被形成為遮蓋外部墊150的表面的至少一部分。
根據示例性實施例，覆蓋層170可以被形成為遮蓋外部墊150的整個表面。換言之，覆蓋層170可以遮蓋外部墊150的上表面和側壁158。或者，根據其他示例性實施例，覆蓋層170可以被形成為僅遮蓋外部墊150的表面的一部分。例如，覆蓋層170可以被僅形成於外部墊150的側壁158上。
在外部墊150上進一步形成外部連接端子160(參照圖1)時，覆蓋層170可以提高構成外部連接端子160的材料的流動性。例如，在用於形成外部連接端子160的回焊焊接工藝中，處於熔融狀態的焊錫可以沿著由潤濕性優異的金屬材料製成的覆蓋層170的表面擴展。因此，外部連接端子160可以被形成為厚厚地遮蓋外部墊150的側壁158。
根據示例性的實施例，覆蓋層170可以包括潤濕性優異的金屬材料。例如，覆蓋層170可以包括金(Au)、銀(Ag)、或鈀(Pd)的貴金屬。例如，覆蓋層170可以包括金(Au)、鈀(Pd)、鎳(Ni)、銅(Cu)、焊錫，或其組 合。
或者，根據其他示例性的實施例，導線可以被附著於覆蓋層170。所述導線可以在外部的基板與覆蓋層170之間延長且電連接所述外部基板與覆蓋層170。
覆蓋層170可以是在外部墊150的表面上形成的薄金屬膜。根據示例性的實施例中，覆蓋層170的厚度可以為0.001μm以上、0.005μm以上、0.01μm以上、0.05μm以上，或0.1μm以上。在覆蓋層170的厚度小於0.001μm的情況下，由於覆蓋層170的潤濕性降低，因此在利用覆蓋層170對外部連接端子160(參照圖1)實施回焊焊接時構成外部連接端子160的材料的流動性未得到充分強化。結果，外部墊150的側壁不會被外部連接端子160遮蓋，或者，外部墊150的側壁上的外部連接端子160可能被形成為厚度過薄。
並且，根據示例性的實施例，覆蓋層170的厚度可以為1μm以下、0.95μm以下、0.9μm以下、0.85μm以下，或0.8μm以下。在覆蓋層170的厚度大於1μm的情況下，在利用覆蓋層170對外部連接端子160實施回焊焊接時，構成外部連接端子160的材料的流動性可能被過度加強而使得外部連接端子的高度低，並且在外部連接端子160與外部墊150之間可能形成有過厚的金屬間化合物。
圖3為示出根據本發明的示例性實施例的半導體封裝件100b的一部分的剖面圖，且是顯示與圖1的由“Ⅲ”表示的區域對應的區域的剖面圖。除了包括中間層171之外，圖3所示的半導體封裝件100b可以具有與圖1所示的半導體封裝件100大致相同的構成。關於圖3，省略或簡略地描述與在上文中描述的內容重複的描述。
參照圖1和圖3，半導體封裝件100b可以包括設置在外部墊150與外部連接端子160之間的中間層171。中間層171可以包括金屬間化合物 (intermetallic compound)。所述金屬間化合物是藉由包括在外部墊150中的金屬材料和包括在外部連接端子160中的金屬材料在相對高的溫度下進行反應而形成的。可以沿著外部墊150的表面形成所述金屬間化合物。
根據示例性的實施例，除了包括在外部墊150中的第一金屬材料和包括在外部連接端子160中的第二金屬材料之外，中間層171可以進一步包括第三金屬材料，所述第三金屬材料不同於所述第一金屬材料和所述第二金屬材料。根據示例性的實施例，中間層171的第三金屬材料可以包括潤濕性優異的金屬材料。例如，中間層171的第三金屬材料可以包括接觸角為0°至90°之間的材料、接觸角為10°至80°的材料，或接觸角為20°至70°的材料，接觸角是表示中間層171與外部連接端子160之間的潤濕性的尺度。例如，中間層171的第三金屬材料可以包括金(Au)、銀(Ag)、或鈀(Pd)的貴金屬。例如，中間層171的第三金屬材料可以包括金(Au)、鈀(Pd)、鎳(Ni)、銅(Cu)、焊錫，或其組合。
例如，可以在焊錫球位於覆蓋層170(參照圖2)上的狀態下執行回焊焊接工藝來形成中間層171。進一步具體地，在回焊焊接工藝之中，包括在形成為具有薄的厚度的覆蓋層170中的第三金屬材料擴散，所述覆蓋層170的第三金屬材料在高溫下與包括在外部墊150的第一金屬材料和外部連接端子160的第二金屬材料反應，從而，可以在外部墊150與外部連接端子160之間生成中間層171。例如，當外部墊150包括銅和/或鎳，外部連接端子160包括錫和/或銅，且覆蓋層170包括金時，中間層171可以包括Cu-Ni-Sn-Au。然而，所述中間層171的材料或組成不限於此，而可以根據外部墊150的材料、外部連接端子160的材料、覆蓋層170的材料，及回焊焊接工藝的溫度和時間等變化。
根據示例性的實施例，在用於形成外部連接端子160的回焊焊接中，包括在覆蓋層170的第三金屬材料擴散，從而，外部連接端子160可 以包括第三金屬材料。根據示例性的實施例，包括在外部連接端子160中的所述第三金屬材料的含量可以為外部連接端子160的整個重量的0.00001wt%以上、0.00005wt%以上、0.0001wt%以上、0.0003wt%以上，及0.0005wt%以上。在包括外部連接端子160中的所述第三金屬材料的含量少於外部連接端子160的整個重量的0.00001wt%的情況下，由於覆蓋層170的潤濕性降低，在利用覆蓋層170對外部連接端子160實施回焊焊接時構成外部連接端子160的材料的流動性未得到充分加強，結果，外部墊150的側壁不會被外部連接端子160遮蓋，或者，外部墊150的側壁上的外部連接端子160可以被形成為具有過薄的厚度。
並且，根據示例性的實施例，包括在外部連接端子160中的所述第三金屬材料的含量可以為外部連接端子160的整個重量的1wt%以下、0.95wt%以下、0.85wt%以下，及0.8wt%以下。在包括在外部連接端子160的所述第三金屬材料的含量大於外部連接端子160的整個重量的1wt%的情況下，在利用覆蓋層170的對外部連接端子160的回焊焊接時，由於構成外部連接端子160的材料的流動性得到過度強化，因此外部連接端子160的高度會過低，在外部連接端子160與外部墊150之間的金屬間化合物可能被形成得過厚。
在通常的半導體封裝件中，形成於外部墊和外部連接端子之間的界面的金屬間化合物外露，或者，在外部墊的側壁上遮蓋所述金屬間化合物的外部連接端子形成為具有極薄的厚度。金屬間化合物具有易受外部衝擊的特點，外部衝擊導致在外部墊上面的邊緣附近頻繁地產生裂紋，從而存在降低半導體封裝件與外部裝置之間的黏結可靠性的問題。
然而，根據本發明的示例性實施例，在形成潤濕性優異的覆蓋層170的狀態下執行回焊焊接工藝。從而，在外部墊150的側壁158上遮蓋金屬間化合物的外部連接端子160可以被形成為具有較厚的厚度。例如，關 於與半導體晶片110的第一表面118平行的第一方向(例如，X方向或Y方向)，在外部墊150的側壁158的最上端157與外部連接端子160的外部表面之間，所述外部連接端子160的沿著第一方向的第一厚度159可以為至少10μm。例如，外部連接端子160的所述第一厚度159可以為10μm至30μm之間。在此，外部連接端子160的所述第一厚度159可以表示從外部墊150的側壁158的最上端157與外部連接端子160的外部表面之間的沿著第一方向的距離減去外部墊150的側壁158上的中間層171的沿著第一方向的厚度而得的值。因此，根據本發明的示例性實施例，可以藉由遮蓋外部墊150的側壁158的外部連接端子160減輕外部衝擊，由此可以抑制在外部墊150附近產生裂紋，最終可以提高半導體封裝件100b與外部裝置之間的黏結可靠性。
圖4A至圖4H為依次示出根據本發明的示例性實施例的半導體封裝件的製造方法的剖面圖。以下，參照圖4A至圖4H描述圖1的半導體封裝件100的製造方法。
參照圖4，在半導體晶片110的第一表面118上形成第一絕緣圖案131。例如，為了形成第一絕緣圖案131，可以形成遮蓋半導體晶片110的第一表面118的第一絕緣膜，並除去所述第一絕緣膜的一部分以露出半導體晶片110的晶片墊111。
在形成第一絕緣圖案131後，在第一絕緣圖案131上形成配線圖案140。配線圖案140可以被形成於第一絕緣圖案131及藉由第一絕緣圖案131露出的半導體晶片110的晶片墊111上。例如，可以藉由種子膜形成工藝、掩膜工藝掩膜，及鍍金工藝形成配線圖案140。
在形成配線圖案140後，在第一絕緣圖案131上形成第二絕緣圖案133。第二絕緣圖案133可以包括用於露出配線圖案140的一部分的開口部133H。例如，為了形成第一絕緣圖案131，可以形成遮蓋第一絕緣圖 案131及配線圖案140的第二絕緣膜，且除去所述第二絕緣膜的一部分以形成露出配線圖案140的一部分的開口部133H。
參照圖4B，形成下部金屬層151m，所述下部金屬層151m遮蓋第二絕緣圖案133及藉由第二絕緣圖案133的開口部133H露出的配線圖案140。例如，可以藉由濺鍍(sputtering)工藝形成下部金屬層151m。下部金屬層151m例如可以包括鈦(Ti)、銅(Cu)、鉻(Cr)、鎢(W)、鎳(Ni)、鋁(Al)、鈀(Pd)、金(Au)，或其組合。
參照圖4C，在形成下部金屬層151m後，在下部金屬層151m上形成第一掩膜圖案181。第一掩膜圖案181可以包括露出下部金屬層151m的一部分的開口部181H。例如，第一掩膜圖案181可以在下部金屬層151m上形成感光性材料膜，且可以藉由對所述感光性材料膜的曝光及顯像工藝在所述感光性材料膜中構成圖案。
參照圖4D，在形成第一掩膜圖案181後，在第一掩膜圖案181的開口部181H內形成上部金屬層153。可以藉由使用下部金屬層151m作為種子的鍍金工藝來形成上部金屬層153。
參照圖4E，在形成上部金屬層153之後除去第一掩膜圖案181(參照圖4D)，並除去位於第一掩膜圖案181的下部的下部金屬層151m(參照圖4D)的一部分。例如，可以藉由剝離(strip)工藝除去第一掩膜圖案181，可以藉由蝕刻工藝除去下部金屬層151m的所述第一部分。上部金屬層153和上部金屬層153下面的下部金屬層151可以構成外部墊150。
參照圖4F，在外部墊150上形成覆蓋層170。覆蓋層170可以被形成為遮蓋外部墊150的至少一部分。例如，為了形成覆蓋層170，藉由實施無電解鍍金或濺鍍工藝來在外部墊150上形成包括潤濕性優異的金屬材料的金屬膜。所述金屬膜可以被形成為具有薄的厚度，例如，約0.001μm至約1μm之間或約0.01μm至約0.9μm之間的厚度。例如，覆蓋層170可以包 括潤濕性優異的金屬材料，例如，金(Au)、鈀(Pd)、鎳(Ni)、銅(Cu)、焊錫，或其組合。
參照圖4G，在覆蓋層170上塗敷助溶劑(flux)180，在塗敷助溶劑180的覆蓋層170上設置焊錫球163。焊錫球163可以具有矩形形狀。
參照圖4H，可以在覆蓋層170(參照圖4G)上設置焊錫球163(參照圖7G)後進行回焊焊接工藝序來形成外部連接端子160在高溫，例如約200℃至約280℃的溫度下可以進行幾十秒至幾分鐘的所述回焊焊接工藝。在進行回焊焊接工藝中，覆蓋層170擴散，包括在覆蓋層170中的第三金屬材料與包括在外部墊150中的第一金屬材料和包括在外部連接端子160中的第二金屬材料在高溫反應，結果，可以生成金屬間化合物。
以後，將在晶圓級製造的半導體封裝件沿著劃線通道切斷以將所述半導體封裝件切割為單個的半導體封裝件。
在將外部墊150有厚度地形成為具有10μm以上的高度150h(參照圖1)的情況下，在通常的半導體封裝件中頻繁發生在回焊焊接工藝以後外部墊的側壁仍然外露或遮蓋外部墊的側壁的外部連接端子形成得不夠厚的問題。然而，根據本發明示例性的實施例，在將覆蓋層170(參照圖4G)形成於外部墊150上的狀態下執行回焊焊接工程。因此，熔融狀態的焊錫沿著由潤濕性優異的金屬材料製成的覆蓋層170的表面擴散，根據回焊焊接工藝的結果形成的外部連接端子160可以被形成為有厚度地遮蓋外部墊150的側壁158。可以藉由遮蓋外部墊150的側壁158的外部連接端子160減輕外部衝擊，因此，可以抑制在外部墊150附近產生裂紋，最終可以提高半導體封裝件與外部裝置之間的黏結可靠性。
圖5為根據本發明示例性實施例的半導體封裝件100c的剖面圖。圖6為將圖5的用“Ⅵ”表示的區域放大顯示的剖面圖。
參照圖5和圖6，半導體封裝件100d可以包括半導體晶片110、 所述半導體晶片110上的重新配線結構體120，及外部連接端子160。重新配線結構體120可以被設置在半導體晶片110的第一表面118上。重新配線結構體120可以包括絕緣圖案130、配線圖案140，及外部墊150。
外部墊150可以包括下部金屬層151及下部金屬層151上的上部金屬層153。
下部金屬層151可以被形成於藉由第二絕緣圖案133的開口部露出的配線圖案140上且沿著第二絕緣圖案133的表面延長。下部金屬層151例如可以是用於形成上部金屬層153的種子層(seed layer)或黏結層，例如，下部金屬層151可以包括鈦(Ti)、銅(Cu)、鉻(Cr)、鎢(W)、鎳(Ni)、鋁(Al)、鈀(Pd)、金(Au)，或其組合。
根據示例性的實施例，下部金屬層151可以是一個金屬層，也可以具有包括多個金屬層的多層結構。例如，下部金屬層151可以包括在第二絕緣圖案133和配線圖案140上依次堆疊的第一亞金屬層和第二亞金屬層。所述第一亞金屬層可以包括具有與第二絕緣圖案133的優異黏結特性的金屬材料。例如，第一亞金屬層可以包括鈦(Ti)。所述第二亞金屬層可以用作用域形成上部金屬層153的種子層。例如，所述第二亞金屬層可以包括銅(Cu)。
根據示例性的實施例，下部金屬層151可以包括從上部金屬層153的側壁1531凸出的凸出部1511。下部金屬層151的凸出部1511可以沿著第二絕緣圖案133的表面延長。關於與半導體晶片110的第一表面118平行的第一方向(例如，X方向或Y方向)，下部金屬層151的凸出部1511從上部金屬層153的側壁1531沿著所述第一方向凸出的長度可以為5μm至50μm之間。或者，根據示例性的實施例，下部金屬層151的凸出部1511從上部金屬層153的側壁1531沿著所述第一方向凸出的長度可以為5μm至50μm之間或者10μm至30μm之間。
上部金屬層153可以被設置於下部金屬層151上。例如可以藉由使用下部金屬層151作為種子的鍍金方法來形成上部金屬層153。上部金屬層153可以具有豎起於絕緣圖案130上的柱子(pillar)的形狀且具有中心部凹陷的結構。上部金屬層153可以具有垂直於半導體晶片110的第一表面118的側壁1531。根據示例性實施例，上部金屬層153可以包括銅(Cu)或其合金，但是，本發明的技術思想不限於此。
外部連接端子160可以被設置在外部墊150上。外部連接端子160可以是用於將半導體封裝件100d安裝於外部的基板上的晶片-基板連接端子。根據示例性的實施例，外部連接端子160可以具有矩形形狀。例如，外部連接端子160可以包括錫(Sn)、銀(Ag)、銦(In)、鉍(Bi)、銻(Sb)、銅(Cu)、鋅(Zn)、鉛(Pb)，及/或其合金。
根據示例性的實施例，外部連接端子160可以遮蓋外部墊150。例如，外部連接端子160可以遮蓋上部金屬層153的上部表面和上部金屬層153的側壁1531。並且，外部連接端子160可以遮蓋外部墊150附近的第二絕緣圖案133的表面。外部連接端子160可以與第二絕緣圖案133的表面形成面接觸(surface contact)。
根據示例性的實施例，關於是乎與半導體晶片110的所述第一表面118平行的第一方向(例如，X方向或Y方向)，當將與所述金屬層153的側壁1531以所述第一方向重疊的外部連接端子160的一部分定義為外部連接端子160的第一部分169時，以上部金屬層153的側壁1531為準的外部連接端子160的第一部分169的沿著所述第一方向的最小厚度169t可以為5μm至50μm之間，或者可以是10μm至30μm之間。
換言之，上部金屬層153的側壁1531與外部連接端子160的第一部分169的外周面之間的沿著所述第一方向的最小距離可以是5μm至50μm，或者可以是10μm至30μm。
根據本發明的示例性實施例，外部連接端子160可以完全遮蓋外部墊150以防止外部墊150外露，且可以藉由防止由於外部墊150外露而引起的外部墊150的損傷，來提高半導體封裝件100c的可靠性。
圖7A至7F為依次示出根據本發明的示例性實施例的半導體封裝件的製造方法的剖面圖。
參照圖7A，製備與圖4D的產物相應的產物，並除去第一掩膜圖案181(參照圖4D)。第一掩膜圖案181例如可以藉由剝離工藝被除去。
參照圖7B，在除去第一掩膜圖案181(參照圖4D)後，在下部金屬層151m上形成第二掩膜圖案183。第二掩膜圖案183可以包括露出上部金屬層153的開口部183H。例如，第二掩膜圖案183可以在下部金屬層151m上形成感光性材料膜，並藉由對所述感光性材料膜進行曝光和顯像工藝在所述感光性材料膜中構成圖案。
根據示例性的實施例，第二掩膜圖案183的開口部183H可以被形成為具有比上部金屬層153更大的寬度。可以藉由第二掩膜圖案183的開口部183H露出上部金屬層153的上表面和側壁1531，且可以藉由上部金屬層153的側壁1531與第二掩膜圖案183的內壁之間露出下部金屬層151m的一部分。
藉由第二掩膜圖案183的開口部183H而形成的第二掩膜圖案183的內壁可以與上部金屬層153的側壁間隔開一定距離。根據示例性實施例，關於與半導體晶片110的第一表面118平行的第一方向(例如，X方向或Y方向)，上部金屬層153的側壁1531與第二掩膜圖案183的所述內壁之間的間隔距離可以為5μm至50μm之間，或者可以為10μm至30μm之間。
參照圖7C，在形成第二掩膜圖案183後，在第二掩膜圖案183的開口部183H內形成遮蓋外部墊150的預備金屬層161。例如，預備金屬層161可以遮蓋上部金屬層153的上表面、上部金屬層153的側壁1531，及在 上部金屬層153的側壁1531與第二掩膜圖案183的內壁之間露出的下部金屬層151m。例如，可以藉由鍍金工藝形成預備金屬層161。
例如，預備金屬層161可以包括錫(Sn)、銀(Ag)、銦(In)、鉍(Bi)、銻(Sb)、銅(Cu)、鋅(Zn)、鉛(Pb)，及/或其合金。根據示例性的實施例，預備金屬層161可以藉由後續工藝由與設置於預備金屬層161上的焊錫球163(參照圖7E)相同的材料製成。
根據示例性的實施例，預備金屬層161可以被形成為填充上部金屬層153的側壁1531與第二掩膜圖案183的內壁之間的空間。從而，遮蓋上部金屬層153的側壁1531的預備金屬層161的沿著第一方向(例如，X方向或Y方向)的厚度可以對應於上部金屬層153的側壁1531與第二掩膜圖案183的所述內壁之間的間隔距離。例如，遮蓋上部金屬層153的側壁1531的預備金屬層161的沿著所述第一方向的厚度可以為5μm至50μm之間，或者可以為10μm至30μm。
參照圖7D，在形成預備金屬層161後，除去第二掩膜圖案183(參照圖5C)。第二掩膜圖案183例如可以藉由剝離工藝被除去。
在除去第二掩膜圖案183後，除去藉由除去第二掩膜圖案183而露出的下部金屬層151m(參照圖7C)的一部分。換言之，被預備金屬層161和上部金屬層153遮蓋的下部金屬層151m(參照圖7C)的第一部分可以殘留，由於第二掩膜圖案183被除去而露出的下部金屬層151m(參照圖7C)可以被除去。例如，可以藉由蝕刻工藝除去下部金屬層151m(參照圖7C)的所述第二部分。
參照圖7E，在預備金屬層161上塗敷助溶劑(flux)180，在塗敷助溶劑180的預備金屬層161上設置焊錫球163。焊錫球163可以具矩形形狀。
參照圖7F，可以藉由在預備金屬層161(參照圖7E)上設置焊錫 球163(參照圖7E)以後進行回焊焊接工藝來形成外部連接端子160。在回焊焊接工藝之中，由於焊錫球163及預備金屬層161在高溫下被熔融並硬化，可以形成由焊錫球163與預備金屬層161形成為一體的外部連接端子160。
由於在事前形成預備金屬層161的狀態下執行回焊焊接工藝，由預備金屬層161形成的外部連接端子160可以遮蓋上部金屬層153的側壁1531。在這種情況下，在上部金屬層153的側壁上，外部連接端子160的沿著第一方向(例如，X方向或者Y方向)的厚度可以等於或大於預備金屬層161的沿著所述第一方向的厚度。例如，在上部金屬層153的側壁1531上，外部連接端子160的沿著所述第一方向的最小厚度可以為5μm至50μm，或者可以為10μm至30μm。
以後，將在晶圓級製造的半導體封裝件沿著劃線通道切斷以對所述半導體封裝件進行個別化來形成個別單位的半導體封裝件。
根據本發明的示例性實施例，由於預先形成遮蓋外部墊150的預備金屬層161(參照圖7D)後執行回焊焊接工藝，因此，外部連接端子160可以被形成為完全遮蓋外部墊150。可以藉由外部連接端子160保護外部墊150，從而可以防止外部墊150的損傷。
圖8為根據本發明的示例性實施例的半導體封裝件100e的剖面圖。除了還包括擴散阻擋層175，圖8所示的半導體封裝件100e可以具有與圖5及圖6所示的半導體封裝件100d大致相同的構成。關於圖8，省略或簡略地描述與圖5及圖6的描述重複的描述。
參照圖8，半導體封裝件100e可以包括半導體晶片110、所述半導體晶片110上的重新配線結構體120、外部連接端子160，及擴散阻擋層175。
擴散阻擋層175可以位於外部連接端子160與外部墊150之間。擴散阻擋層170例如可以遮蓋上部金屬層153的上表面及上部金屬層153的 側壁1531。並且，擴散阻擋層175可以遮蓋從上部金屬層153的側壁1531凸出的下部金屬層151的凸出部1511(參照圖6)。
例如，擴散阻擋層175可以包括鎳(Ni)、鈷(Co)、銅(Cu)，或其組合。
根據示例性的實施例，擴散阻擋層175可以包括與外部連接端子160不同的材料，也可以包括與外部墊150不同的材料。例如，在外部墊150的上部金屬層153包括銅(Cu)且外部連接端子160包括錫(Sn)和銀(Ag)的情況下，擴散阻擋層175可以包括鎳(Ni)或其合金。
擴散阻擋層175可以位於外部連接端子160與外部墊150之間以防止由於外部連接端子160與外部墊150之間的反應而產生過多的金屬化合物。
進而，擴散阻擋層175可以藉由遮蓋外部墊150防止外部墊150外露，且可以防止由於外部墊150外露而發生的外部墊150的損傷，從而提高半導體封裝件100e的可靠性。
圖9A至圖9C為依次示出圖8所示的半導體封裝件100e的製造方法的剖面圖。
參照圖9A，製備與圖4F的產物相對應的結構體，在第二掩膜圖案183的開口部183H內形成遮蓋外部墊150的擴散阻擋層175。擴散阻擋層175可以遮蓋上部金屬層153的上表面、上部金屬層153的側壁1531，及被露出於上部金屬層153的側壁1531與第二掩膜圖案183的內壁之間的下部金屬層151m。例如，可以藉由鍍金工藝形成擴散阻擋層175。
根據示例性的實施例，擴散阻擋層175可以被形成為填充上部金屬層153的側壁1531與第二掩膜圖案183的內壁之間的空間。從而，遮蓋上部金屬層153的側壁1531的擴散阻擋層175的沿著第一方向(例如，X方向或Y方向)的厚度可以對應於上部金屬層153的側壁1531與第二掩膜圖案 183的所述內壁之間的間隔距離。例如，遮蓋上部金屬層153的側壁1531的擴散阻擋層175的沿著所述第一方向的厚度可以為5μm至50μm之間，或者可以是10μm至於330μm之間。
參照圖9B，在形成擴散阻擋層175後除去第二掩膜圖案183(參照圖9A)。例如，可以藉由剝離工藝除去第二掩膜圖案183(圖9A)。
參照圖9C，在擴散阻擋層175上形成外部連接端子160。為了形成外部連接端子160，類似於參照圖4G及圖4H描述的內容，可以在擴散阻擋層175塗敷助溶劑180(參照圖4G)，在塗敷有所述助溶劑的擴散阻擋層175上設置焊錫球163(參照圖4H)，且可以執行回焊焊接工藝來熔融並硬化所述焊錫球163。
以後，可以將在晶圓級製造的半導體封裝件沿著劃線通道切斷以將所述半導體封裝件切斷為如圖8所示的單個的半導體封裝件100e。
根據本發明的示例性實施例，即使在藉由回焊焊接工藝形成的外部連接端子160被形成為不遮蓋至外部墊150的上部金屬層153的側壁1531的情況下，也在形成遮蓋外部墊150的擴散阻擋層175的狀態下執行回焊焊接工藝，因此，外部墊150可以被擴散阻擋層175完全遮蓋。
圖10為示出根據本發明的示例性實施例的半導體封裝件的一部分的剖面圖。
參照圖10，外部連接端子160的水平寬度194可以大於外部連接端子160的高度195。在此，外部連接端子160的水平寬度194可以表示沿著與半導體晶片110的第一表面118平行的第一方向(例如，X方向或Y方向)的外部連接端子160的寬度的最大值，或者可以表示關於沿著所述第一方向穿過外部連接端子160的中心160M的任意的直線，與所述任意的直線和所述外部連接端子160的外部表面相交的兩個點之間的距離。並且，外部連接端子160的高度195可以是以絕緣圖案230的上表面為準沿著所述第二 方向(例如，Z方向)的外部連接端子160的高度。根據示例性的實施例，外部連接端子160的水平寬度194可以是外部連接端子160的高度195的1.2倍至1.4倍之間。例如，外部連接端子160的水平寬度194可以為210μm至250μm之間。例如，外部連接端子160的高度195可以為165μm至200μm。
在示例性的實施例中，外部墊150的厚度191可以為外部連接端子160的高度195的0.09倍至0.5倍。在外部墊150的厚度191大於外部連接端子160的高度195的0.5倍的情況下，外部墊150的側壁不會被外部連接端子160遮蓋，或者，外部墊150的側壁上的外部連接端子160的厚度可能被形成為具有過薄的厚度。並且，在外部墊150的厚度191小於外部連接端子160的高度195的0.09倍的情況下，相比於外部墊150的大小，外部連接端子160的大小被形成為具有大於所需的大小的大小。因此，由於外部連接端子160的高度過高而半導體封裝件100與外部裝置之間的黏結可靠性可能會下降，也有可能在相鄰的外部連接端子160之間發生短路。
根據示例性的實施例，外部墊150的寬度196可以為外部連接端子160的水平寬度194的0.6倍至0.9倍之間。在外部墊150的寬度196大於外部連接端子160的水平寬度194的0.9倍的情況下，外部墊150的側壁不會被外部連接端子160遮蓋，或者，有可能外部墊150的側壁上的外部連接端子160被形成為具有過薄的厚度。並且，在外部墊150的寬度196小於外部連接端子160的水平寬度194的0.6倍的情況下，與外部墊150的大小相比，外部連接端子160被形成為具有大於所需大小的中小。因此，因外部連接端子160的高度195過高而半導體封裝件100與外部裝置之間的黏結可靠性降低，也有可能在相鄰的外部連接端子160之間發生短路。
根據示例性的實施例，在外部墊150的側壁158上，外部連接端子160的沿著所述第一方向(例如，X方向或Y方向)的厚度可以為至少5μm。例如，在外部墊150的側壁158上，沿著第一方向的外部連接端子160 的厚度可以為至少5um。例如，在外部墊150的側壁158的最上端157與外部連接端子160的外部表面之間，外部連接端子160的沿著第一方向的厚度193可以為10μm至30μm之間。例如，在外部墊150的側壁158的最下端與外部連接端子160的外部表面之間，外部連接端子160的沿著第一方向的厚度197可以為5μm至20μm之間。
關於與半導體晶片110的第一表面118平行且沿著所述第一方向的寬度最大的外部連接端子160的一個剖面，當將外部連接端子160的一個剖面的中心定義為外部連接端子160的中心160M時，外部連接端子160的中心160M可以低於通常的封裝件的外部連接端子的中心。外部連接端子160的中心160M越低，在外部墊150的側壁158上的外部連接端子160可以形成得越厚。例如，當將外部連接端子160的中心160M與絕緣圖案230的上表面之間的沿著所述第二方向的距離定義為外部連接端子160的中心160M的高度190時，外部連接端子160的中心160M的高度190可以為外部連接端子160的高度195的0.4倍以下、0.35倍以下，及0.3倍以下。在外部連接端子160的中心160M的高度190大於外部連接端子160的高度195的0.4倍的情況下，外部墊150的側壁可能不會被外部連接端子160遮蓋，或者，有可能外部墊150的側壁上的外部連接端子160的厚度被形成得過薄。並且，根據示例性的實施例，外部連接端子160的中心160M的高度190可以為外部連接端子160的高度195的0.1倍以上、0.15倍以上，或0.2倍以上。在外部連接端子160的中心160M的高度190小於外部連接端子160的高度195的0.1倍的情況下，外部連接端子160的高度可能過低。
所述外部連接端子160的中心160M的高度190可以根據外部墊150的厚度191、外部墊150的寬度196，及/或外部連接端子160的水平寬度194來調節。
外部連接端子160的中心160M與外部墊150沿所述第二方向 (例如，Z方向)間隔開且鄰接外部墊150。外部連接端子160的中心160M越靠近外部墊150，遮蓋外部墊150的側壁158的外部連接端子160的厚度可能越大。例如，外部連接端子160的中心160M與外部墊150之間的沿著第二方向的最短距離192可以為外部墊150的厚度的0.5倍至6倍之間。例如，外部連接端子160的中心160M與外部墊150之間的沿著第二方向的最短距離可以為10um至60um之間。
根據示例性的實施例，關於所述第二方向，外部連接端子160的中心160M與外部墊之間150的沿著第二方向的最短距離192可以等於或小於外部墊150的沿著所述第二方向的厚度191。
在通常的半導體封裝件中，形成於外部墊與外部連接端子之間的界面的金屬間化合物外露，或者，在外部墊的側壁上遮蓋所述金屬間化合物的外部連接端子形成為極薄的厚度。金屬間化合物具有易受外部衝擊的特點，外部衝擊導致在外部墊上面的邊緣附近頻繁地產生裂紋，從而存在降低半導體封裝件與外部裝置之間的黏結可靠性的問題。
圖11為根據本發明示例性實施例的半導體封裝件200的剖面圖。圖12為將圖11的用“XⅡ”表示的區域放大顯示的剖面圖。
參照圖11及圖12，半導體封裝件200可以包括半導體晶片210、所述半導體晶片210上的重新配線結構體220，及外部連接端子260。
各種類別的多個單獨的(individial devices)可以被形成於半導體晶片210中。例如，所述多個單獨的元件可以包括各種微電子元件(microelectronic devices)，如，如互補金屬氧化物半導體(CMOS)等的金屬氧化物半導體場效應電晶體(MOSFET)、大規模集成電路(large scale integration)、如CMOS圖像傳感器(CIS)等圖像傳感器、微型電子機械系統(MEMS)、有源元件，及無源元件等。
半導體晶片210可以包括設置於第一表面218上的晶片墊211。 晶片墊211可以與形成於半導體晶片210中的所述各個元件電連接。並且，半導體晶片210可以包括遮蓋第一表面218的鈍化膜213。
根據示例性的實施例，半導體晶片210例如可以為記憶體半導體裝置。所述記憶體半導體裝置例如可以是動態隨機存取記憶體(DRAM)或靜態隨機存取記憶體(SRAM)等易失性記憶體半導體裝置，或者相變隨機存取記憶體(PRAM)、磁阻式隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FeRAM)，或電阻式隨機存取記憶體(RRAM)等的非易失性記憶體半導體裝置。
或者，根據示例性的實施例，半導體晶片210可以為邏輯晶片。例如，半導體晶片210可以是中央處理器(CPU)、微處理器(MPU)、圖形處理單元(GPU)，或應用程序處理器(AP)。
並且，雖然圖11示出半導體封裝件200包括一個半導體晶片210，半導體封裝件200可以包括兩個或更多半導體晶片210。包括於半導體封裝件200的兩個或更多半導體晶片210可以是同一類別的半導體晶片，也可以是不同類別的半導體晶片。根據一些實施例，半導體封裝件200可以是不同類別的半導體晶片互相電連接且作為一個系統進行操作的系統級封裝件(SIP：system in package)。
重新配線結構體220可以被設置於半導體晶片210的第一表面218上。重新配線結構體220可以包括絕緣圖案230、配線圖案240，及外部墊250。
絕緣圖案230可以被設置於半導體晶片210的第一表面218上。絕緣圖案可以具有多個絕緣膜堆疊的結構，例如，絕緣圖案230可以包括在半導體晶片210的第一表面218上依次堆疊的第一絕緣圖案231及第二絕緣圖案233。
例如，第一絕緣圖案231及第二絕緣圖案233可以分別由絕緣 性聚合物、環氧樹脂(epoxy)、氧化矽膜、氮化矽膜、絕緣性聚合物，或其組合製成。
配線圖案240可以被設置在絕緣圖案230內且電連接半導體晶片210的晶片墊211與外部墊250。更具體地，配線圖案240的一部分可以藉由第一絕緣圖案231的開口部連接到半導體晶片210的晶片墊211，配線圖案240的另一部分可以沿著第一絕緣圖案231的表面延長。例如，配線圖案240可以由鎢(W)、銅(Cu)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)，或其組合製成。
雖然圖中顯示配線圖案240具有單層結構，但是，配線圖案240可以具有多個配線層沿垂直方向堆疊的多層結構。
外部墊(external pad)150可以被設置於第二絕緣圖案233上且用作設置外部連接端子260的墊。外部墊250可以藉由第二絕緣圖案233的開口部連接至配線圖案240，且可以藉由配線圖案140電連接至半導體晶片210的晶片墊211。
外部墊250可以被形成為比配線圖案240厚。例如，與配線圖案240被形成為具有大約3μm至8μm之間的厚度相比，外部墊250可以被形成為具有10μm以上的厚度。所述外部墊250的厚度可以是將後述的上部金屬層253的厚度與下部金屬層251的厚度之和。根據一些實施例，所述外部墊250的厚度T2與所述配線圖案240的厚度T1的比例(即，T2/T1)可以為約1.25至約40、約2至約35，或約5至約20。如果所述外部墊250的厚度對所述配線圖案240的厚度的比例太小，則由於金屬間化合物的成長不足而存在黏結力方面的問題，如果所述比例太大，則所製造的半導體裝置的厚度可能過大。
對垂直於半導體晶片210的第一表面218的第二方向(例如，Z方向)，外部墊250的高度250h可以表示以第二絕緣圖案233的上表面為準 的外部墊250的沿著所述第二方向的厚度。根據示例性實施例，外部墊250的高度250h可以為約10μm至約120μm之間。根據一些實施例，外部墊250的高度250h可以為約20μm至約50μm之間，或約30μm。
外部墊250可以包括下部金屬層251和下部金屬層251上的上部金屬層253。
下部金屬層251可以被形成於藉由第二絕緣圖案233的開口部露出的配線圖案240上且沿著第二絕緣圖案233的表面延長。下部金屬層251例如可以是用於形成上部金屬層253的種子層或黏結層。例如，下部金屬層251可以包括鈦(Ti)、銅(Cu)、鉻(Cr)、鎢(W)、鎳(Ni)、鋁(Al)、鈀(Pd)、金(Au)，或其組合。
根據示例性的實施例，雖然下部金屬層251可以是一個金屬層，但也可以具有包括多個金屬層的多層結構。例如，下部金屬層251可以包括在第二絕緣圖案233和配線圖案240上依次堆疊的第一亞金屬層和第二亞金屬層。所述第一亞金屬層可以包括具有與第二絕緣圖案233的優異黏結特性的金屬材料。例如，第一亞金屬層可以包括鈦(Ti)。所述第二亞金屬層可以用作用於形成上部金屬層253的種子層。例如，所述第二亞金屬層可以包括銅(Cu)。
上部金屬層253可以被設置於下部金屬層251上。例如可以藉由使用下部金屬層251作為種子的鍍金方法形成上部金屬層253。上部金屬層253可以具有豎起於絕緣圖案230上的柱子(pillar)形狀且具有中心部凹陷的結構。上部金屬層253可以具有垂直於半導體晶片210的第一表面218的側壁2531。根據示例性實施例，上部金屬層253可以包括銅(Cu)或銅的合金，但本發明的技術構思不限於此。
根據一些實施例，所述上部金屬層253可以具有約10μm至約100μm、約15μm至約80μm，或者，約20μm至約60μm的厚度。
根據一些實施例，所述下部金屬層251可以具有約1μm至約20μm、約3μm至約15μm，或者，約4μm至約10μm的厚度。
根據示例性的實施例，下部金屬層251可以具有與上部金屬層253的側壁2531相比位於內側的側方向輪廓。換言之，與所述上部金屬層253的側壁2531相比，所述下部金屬層251的側壁2511可能向所述下部金屬層251的中心縮回。換言之，所述上部金屬層253可以包括對下部金屬層251沿著側方向凸出的凸出部2533。
根據一些實施例，所述下部金屬層251的側壁2511可以具有朝著所述下部金屬層251的中心凹陷的輪廓。根據一些實施例，所述下部金屬層251的側壁2511可以具有朝著所述下部金屬層251的中心凹陷的輪廓。例如，所述凹陷的輪廓實質上可以是圓弧、拋物線，橢圓弧等。根據一些實施例，所述下部金屬層251的側壁2511可以具有沿著垂直方向(Z方向)實質上為直線的輪廓。
所述下部金屬層251的側壁2511可以位於所述第二絕緣圖案233的表面上。換言之，所述下部金屬層251的中心部接觸所述配線圖案240，而所述下部金屬層251的邊緣可以延長到所述第二絕緣圖案233的上部。
關於與半導體晶片210的第一表面218平行的第一方向(例如，X方向或Y方向)，所述下部金屬層251的側壁2511可以與所述上部金屬層253的側壁2531相比向所述上下部金屬層251的中心朝內側縮回第一寬度。所述第一寬度例如可以為約0.1μm至約50μm、約8μm至約30μm，或約10μm至約25μm。然而，本發明不限於此。
外部連接端子260可以被設置於外部墊250上。外部連接端子260可以是用於將半導體封裝件200安裝於外部的基板上的晶片-基板連接端子。根據示例性的實施例，外部連接端子260可以具有矩形形狀。例如， 外部連接端子260可以包括錫(Sn)、銀(Ag)、銦(In)、鉍(Bi)、銻(Sb)、銅(Cu)、鋅(Zn)、鉛(Pb)，及/或其合金。
根據示例性的實施例，外部連接端子260可以遮蓋外部墊250。例如，外部連接端子260可以遮蓋上部金屬層253的上部表面和上部金屬層253的側壁2531。並且，外部連接端子260可以遮蓋外部墊250附近的第二絕緣圖案233的表面的一部分。外部連接端子260可以與第二絕緣圖案233的表面形成面接觸(surface contact)。
根據示例性的實施例，關於與半導體晶片210的所述第一表面218的平行的第一方向(例如，X方向或Y方向)，當將與下部金屬層251的側壁2511和上部金屬層253的側壁2531沿著所述第一方向重疊的外部連接端子260的一部分定義為外部連接端子260的第一部分269時，以上部金屬層253的側壁2531為準的外部連接端子260的第一部分269的沿著所述第一方向的最小厚度269t可以為5μm至50μm之間，或者可以為10μm至30μm之間。
換言之，上部金屬層253的側壁與外部連接端子260的第一部分269的外周面之間的沿著所述第一方向的最小距離可以為5μm至50μm之間，或者可以為10μm至30μm之間。
所述外部連接端子260可以包括延長到所述凸出部2533的下部的延長部260e。所述延長部260e可以是所述第一部分269的一部分。所述延長部260e的上部可以接觸所述上部金屬層253的下部表面，所述延長部260e的下部可以接觸所述第二絕緣圖案233的上部表面。進而，所述延長部260e可以接觸所述下部金屬層251的側壁2511的至少一部分。根據一些實施例，所述延長部260e可以延長到所述側壁251的凹陷的凹陷部內部。
所述延長部260e可以以所述上部金屬層253的側壁2531為準向所述下部金屬層251的水平方向的中心延長約5μm至約50μm、約8μm至約30μm、或者約10μm至約25μm。
根據本發明的示例性實施例，外部連接端子260可以完全遮蓋外部墊250以防止外部墊250外露，且可以防止由於外部墊250外露而引起的外部墊250的損傷。進而，外部連接端子260延長到所述外部墊250的上部金屬層253的下部以使外部連接端子260與外部墊250之間的接觸面積擴張，從而可以提高半導體封裝件200的可靠性。
根據示例性的實施例，外部連接端子260的水平寬度294可以大於外部連接端子260的高度295。在此，外部連接端子260的水平寬度294可以表示與半導體晶片210的第一表面218平行的第二方向(例如，X方向或Y方向)的外部連接端子260的寬度的最大值，或者可以表示關於沿著所述第二方向穿過外部連接端子260的中心260M的任意的直線，所述任意的直線和所述外部連接端子260的外部表面相交的兩個點之間的距離。並且，外部連接端子260的高度295可以為以絕緣圖案230的上表面為準沿著所述第一方向(例如，Z方向)的外部連接端子260的高度。根據示例性實施例，外部連接端子260的水平寬度294可以為外部連接端子260的高度295的1.2倍至1.4倍之間。例如，外部連接端子260的水平寬度294可以為210μm至250μm之間。例如，外部連接端子260的高度295可以為165μm至200μm之間。
根據示例性的實施例，外部墊250的高度250h可以為外部連接端子260的高度295的0.09倍至0.5倍之間。在外部墊250的高度250h大於外部連接端子260的高度295的0.5倍的情況下，外部墊250的側壁不會被外部連接端子260遮蓋，或者，外部墊250的側壁上的外部連接端子260的厚度可以形成為具有過薄的厚度。並且，在外部墊250的高度250h小於外部連接端子260的高度295的0.09倍的情況下，與外部墊的大小相比，外部連接端子260被形成為具有大於所需的大小的大小。因此，由於外部連接端子260的高度295過高而半導體封裝件200與外部裝置之間的黏結可靠性可能 降低，且在相鄰的外部連接端子260之間可能發生短路。
根據示例性的實施例，外部墊250的寬度296可以為外部連接端子260的水平寬度294的0.6倍至0.9倍之間。在外部墊250的寬度296大於外部連接端子260的水平寬度294的0.9倍的情況下，外部墊250的側壁不會被外部連接端子260遮蓋，或者，有可能外部墊250的側壁上的外部連接端子260被形成為具有過薄的厚度。並且，在外部墊250的寬度296小於外部連接端子260的水平寬度294的0.6倍的情況下，與外部墊250的大小相比，外部連接端子260被形成為具有大於所需的大小的大小。因此，由於外部連接端子260的高度295過高而半導體封裝件200與外部裝置之間的黏結可靠性可能降低，並且在相鄰的外部連接端子260之間可能發生短路。
例如，在外部墊250的側壁的最上端與外部連接端子260的外部表面之間，外部連接端子260的沿著第一方向的厚度293可以為5μm至50μm之間。
關於與半導體晶片210的第一表面218平行且沿著所述第二方向(例如，X方向或Y方向)的寬度最大的外部連接端子260的一個剖面，當將所述外部連接端子260的一個剖面的中心定義為外部連接端子260的中心260M，外部連接端子260的中心260M可以低於通常的封裝件的外部連接端子的中心。外部連接端子260的中心260M越低，在外部墊250的側壁上2531的外部連接端子260可以形成為越厚。例如，當將外部連接端子260的中心260M與絕緣圖案230的上表面之間的沿著所述第一方向(例如，Z方向)的距離定義為外部連接端子260的中心260M的高度290時，外部連接端子260的中心260M的高度290可以等於或小於外部連接端子260的高度295的0.4倍、0.35倍，或0.3倍。在外部連接端子260的中心260M的高度290大於外部連接端子260的高度295的0.4倍的情況下，外部墊250的側壁不會被外部連接端子260遮蓋，或者，有可能外部墊250的側壁上的外部連接端子260 被形成為具有過薄的厚度。並且，根據示例性的實施例，外部連接端子260的中心260M的高度290可以等於或大於外部連接端子260的高度295的0.1倍、0.15倍，或0.2倍。在外部連接端子260的中心260M的高度290小於外部連接端子260的高度295的0.1倍的情況下，外部連接端子260的高度可能過低。
所述外部連接端子260的中心260M的高度290可以根據外部墊250的高度250h、外部墊250的寬度296，及/或外部連接端子260的水平寬度294被調節。
外部連接端子260的中心260M可以與外部墊250沿所述第一方向(例如，Z方向)間隔開且鄰接於外部墊250。外部連接端子260的中心260M越鄰接外部墊250，遮蓋外部墊250的側壁2531的外部連接端子260的厚度可以越厚。例如，外部連接端子260的中心260M與外部墊250之間的沿著第一方向的最短距離292可以為外部墊250的高度250h的0.5倍至6倍之間。例如，外部連接端子260的中心260M與外部墊250之間的沿著第一方向的最短距離292可以為10μm至60μm之間。
根據示例性的實施例，關於所述第一方向，外部連接端子260的中心260M與外部墊250之間的沿著第一方向的最短距離292可以等於或小於外部墊250的沿著所述第一方向的高度250h。
圖13A至圖13K為依次示出根據本發明一實施例的圖11中的半導體封裝件200的製造方法的剖面圖。
參照圖13A，在半導體晶片210的第一表面218上形成第一絕緣圖案231。例如，為了形成第一絕緣圖案231，可以形成遮蓋半導體晶片210的第一表面218的第一絕緣膜，並除去所述第一絕緣膜的一部分以露出半導體晶片210的晶片墊211。
根據一些實施例，在形成所述第一絕緣圖案231之前，可以形 成露出所述晶片墊211的鈍化膜。可以藉由利用鈍化材料膜覆蓋所述第一表面218的整個表面後執行圖案化以露出所述晶片墊211，從而形成所述鈍化膜。所述鈍化材料膜例如可以是矽氮化物、矽氧氮化物，及矽氧化物等，並且可以藉由物理氣象沉積(PVD：physical vapor deposition)，化學氣象沉積(CVD：chemical vapor deposition)等形成。
在形成第一絕緣圖案231後，在第一絕緣圖案231上形成配線圖案240。配線圖案240可以被形成於第一絕緣圖案231及藉由第一絕緣圖案231露出的半導體晶片210的晶片墊211上。例如，可以藉由種子膜形成工藝、掩膜工藝，及鍍金工藝形成配線圖案240。
在形成配線圖案240後，在第一絕緣圖案231上形成第二絕緣圖案233。第二絕緣圖案233可以包括用於露出配線圖案240的一部分的開口部233H。例如，為了形成第一絕緣圖案231，可以形成遮蓋第一絕緣圖案231及配線圖案240的第二絕緣膜，且除去所述第二絕緣膜的一部分以形成露出配線圖案240的一部分的開口部233H。
參照圖13B，形成下部金屬層251m，所述下部金屬層251m遮蓋第二絕緣圖案233及藉由第二絕緣圖案233的開口部233H露出的配線圖案240。例如，可以藉由濺鍍(sputtering)工藝形成下部金屬層251m。下部金屬層251m例如可以包括鈦(Ti)、銅(Cu)、鉻(Cr)、鎢(W)、鎳(Ni)、鋁(Al)、鈀(Pd)、金(Au)，或其組合。
參照圖13C，在形成下部金屬層251m後，在下部金屬層251m上形成第一掩膜圖案281。第一掩膜圖案281可以包括露出下部金屬層251m的一部分的開口部281H。例如，第一掩膜圖案281可以在下部金屬層251m上形成感光性材料膜，並藉由對所述感光性材料膜的曝光和顯像工藝在所述感光性材料膜中構成圖案。
參照圖13D，在形成第一掩膜圖案281後，在第一掩膜圖案281 的開口部281H內形成上部金屬層253。可以藉由使用下部金屬層251m作為種子的鍍金工藝來形成上部金屬層253。根據一些實施例，所述鍍工藝序可以是電解鍍金工藝。
參照圖13E，在形成上部金屬層253後，除去下部金屬層251m上的第一掩膜圖案281(參照圖13D)。例如，可以藉由剝離(strip)工藝除去第一掩膜圖案281(參照圖13D)。
參照圖13F，在除去第一掩膜圖案281(參照圖13D)後，在下部金屬層251m上形成第二掩膜圖案283。第二掩膜圖案283可以包括露出上部金屬層253的開口部283H。例如，第二掩膜圖案283可以在下部金屬層251m上形成感光性材料膜，並藉由對所述感光性材料膜的曝光及顯像工藝在所述感光性材料膜中構成圖案。
根據示例性的實施例，第二掩膜圖案283的開口部283H可以被形成為具有大於上部金屬層253的幅的幅。可以藉由第二掩膜圖案283的開口部283H露出上部金屬層253的上表面和側壁2531，且可以露出上部金屬層253的側壁2531附近的下部金屬層251m的一部分。
藉由第二掩膜圖案283的開口部283H形成的第二掩膜圖案283的內壁可以與上部金屬層253的側壁2531以一定距離隔開。根據示例性的實施例，對與半導體晶片210的第一表面218平行的第一方向(例如，X方向或Y方向)，上部金屬層253的側壁2531與第二掩膜圖案283的所述內壁之間的隔開距離283t可以為5um至50um之間，或者可以為10um至30um之間。
參照圖13G，在形成第二掩膜圖案283後，在第二掩膜圖案283的開口部283H內形成遮蓋外部墊250的預備外部連接端子層261。例如，預備外部連接端子層261可以遮蓋上部金屬層253的上表面、上部金屬層253的側壁2531、及露出於上部金屬層253的側壁2531與第二掩膜圖案283的內壁之間的下部金屬層251m。例如，可以藉由鍍金工藝形成預備外部 連接端子層261。
例如，預備外部連接端子層261可以包括錫(Sn)、銀(Ag)、銦(In)、鉍(Bi)、銻(Sb)、銅(Cu)、金(Au)、鋅(Zn)、鉛(Pb)，及/或其合金。根據示例性的實施例，預備外部連接端子層261可以由藉由後續工藝設置於預備外部連接端子層261上的焊錫球263(參照圖13J)相同的材料組成。根據一些實施例，所述預備外部連接端子層261可以諸如金(Au)層的單一金屬層。根據一些實施例，所述預備外部連接端子層261可以為堆疊單一金屬層的疊層體。
根據示例性的實施例，預備外部連接端子層261可以被形成為填充上部金屬層253的側壁2531與第二掩膜圖案283的內壁之間的空間。從而，遮蓋上部金屬層253的側壁2531的預備外部連接端子層261的沿著第一方向(例如，X方向或Y方向)的厚度可以對應於上部金屬層253的側壁2531與第二掩膜圖案283的所述內壁之間的隔開距離283t(參照圖13F)。例如，遮蓋上部金屬層253的側壁2531的預備外部連接端子層261的沿著所述第一方向的厚度可以為5μm至50μm之間，或者可以為10μm至30μm之間。
參照圖13H，在形成預備外部連接端子層261後，除去第二掩膜圖案283(參照圖13G)。例如，可以藉由剝離工藝除去第二掩膜圖案283(圖13G)。
參照圖13I，在除去第二掩膜圖案283(圖13G)後，除去因第二掩膜圖案283(圖13G)而被露出的下部金屬層251m(圖13G)的一部分。就是說，被預備外部連接端子層261及上部金屬層253遮蓋的下部金屬層251m(圖13G)的第一部分殘留，由於第二掩膜圖案283(圖13G)被除去而露出的下部金屬層251m(圖13G)的第二部分可以被除去。例如，可以藉由蝕刻工藝除去下部金屬層251m(圖13G)所述第二部分。
可以藉由各向同性蝕刻除去所述下部金屬層251m(圖13G)的 第二部分。在所述下部金屬層251m(圖13G)中，不但可以除去位於第二掩膜圖案283(圖13G)的下部的部分(即第二部分)，也可以除去被預備外部連接端子層261和上部金屬層253遮蓋的下部金屬層的部分(即第一部分)的邊緣的一部分。藉由如上所述除去第一部分的邊緣的一部分，下部金屬層251的側壁可以具有與上部金屬層253的側壁2531相比位於內側的側方向輪廓。換言之，所述下部金屬層251的側壁2511(參照圖12)可能與所述上部金屬層253的側壁2531相比向所述外部金屬層251的中心往內側縮回。
圖14為放大圖13I中的用“XIV”表示的部分的部分放大圖。
參照圖14，所述下部金屬層251的側壁2511可以具有凹陷的曲面。具體地，所述側壁2511可以具有面向所述下部金屬層251的中心的凹陷的輪廓。根據一些實施例，在所述側壁2511中，接觸上部金屬層253的部分的先端部分2511a可以與接觸所述第二絕緣圖案233接觸的部分的先端部分2511b相比向所述下部金屬層251的中心更加縮回。
所述下部金屬層251的側壁2511與所述上部金屬層253的側壁2531相比向所述下部金屬層251的中心向內側縮回第一寬度251W。在此，所述第一寬度251W可以以在所述下部金屬層251的側壁2511的輪廓中從所述上部金屬層253的側壁2531縮回地最多的點為準。
根據一些實施例，所述第一寬度251W可以為約5μm至約50μm、約8μm至約30μm，或約10μm至約25μm。然而，本發明不限於此。
參照圖13J，在預備外部連接端子層261上塗佈溶劑280，且在塗佈溶劑280的預備外部連接端子層261上設置焊錫球263。焊錫球263可以具有矩形形狀。
參照圖13K，在預備外部連接端子層261(圖13J)上設置焊錫球263(圖13J)後，進行回焊焊接工藝來形成外部連接端子260。在高溫，例如約200℃至約280℃的溫度下可以進行幾十秒至幾分鐘的所述回焊焊接工 藝。在回焊焊接工藝中，焊錫球263(圖13J)和預備外部連接端子261(圖13J)在高溫被熔融後硬化，由此可以形成焊錫球263(圖13J)與預備外部連接端子261(圖13J)成為一體的外部連接端子260。
由於在事前形成預備外部連接端子261(圖13J)的狀態下執行回焊焊接工藝，由預備外部連接端子261(圖13J)的外部連接端子260可以遮蓋上部金屬層253的側壁2531。在這種情況下，在上部金屬層253的側壁2531上，外部連接端子260的沿著第一方向(例如，X方向或Y方向)的厚度可以等於或大於預備外部連接端子261(圖13J)的沿著所述第一方向的厚度。例如，在上部金屬層253的側壁2531上，外部連接端子260的沿著所述第一方向的最小厚度可以為5μm至50μm之間，或者可以為10μm至30μm之間。
並且，在所述預備外部連接端子261(圖13J)的組成與焊錫球263(圖13J)相同的情況下，可以生成不能識別所述預備外部連接端子261(圖13J)與焊錫球之間的界線且大致均勻的外部連接端子260。根據一些實施例，在預備外部連接端子261(圖13J)的厚度充分薄的情況下，在回焊焊接的同時，構成預備外部連接端子的成分迅速地擴散到焊錫球內部，從而可以生成不能識別所述預備外部連接端子261(圖13J)與焊錫球之間的界線且大致均勻的外部連接端子260。
根據一些實施例，在所述預備外部連接端子261(圖13J)包括如金(Au)層的單一金屬層的情況下，藉由所述回焊焊接，所述預備外部連接端子261(圖13J)可以與上部金屬層253及/或焊錫球263(圖13J)的特定組分形成金屬間化合物(IMC：intermetallic compound)。在這種情況下，所述IMC可以位於外部連接端子260與外部墊250之間。
根據一些實施例，藉由回焊焊接生成的所述IMC可以填埋外部墊250上的一部分凹凸或所有凹凸。
以後，可以將在晶圓級製備的半導體封裝件沿著劃線通道切斷以將所述半導體封裝件切割為如圖11所示的單個的半導體封裝件200。
根據一些實施例，在圖13G所示的步驟中，可以省略預備外部連接端子層261的形成。在這種情況下，圖13F至圖13H中的步驟可以被省略。換言之，在不形成第二掩膜圖案283(圖13G)的情況下，在圖13E所示的步驟以後可直接除去下部金屬層251m(圖13G)的露出部分。
根據本發明的示例性實施例，外部連接端子260可以完全遮蓋外部墊250。尤其是，在將外部墊250有厚度地形成為具有10μm以上的高度250h(參照圖12)的情況下，頻繁地發生在回焊焊接工藝以後外部墊250的邊緣仍外露且下部金屬層251與上部金屬層253的黏著性不良的問題。然而，根據本發明的示例性實施例，在事前形成遮蓋外部墊250的預備外部連接端子261(圖13J)後執行回焊焊接工藝，從而可以將外部連接端子260形成為完全遮蓋外部墊250且延長到上部金屬層253的下部並接觸下部金屬層251。外部墊250因外部連接端子260與外部隔離，從而可以防止外部墊250的損傷。
圖15A至圖15D為依序示出根據本發明另一實施例的圖11所示的半導體封裝件200的製造方法的剖面圖。
本實施例的製造方法在圖13A至圖13D的步驟與參照圖13A至圖13K描述的實施例的製造方法相同。於是，主要描述有區別的製造步驟。
圖15A中所示的步驟為圖13A至圖13D的步驟的後續步驟。參照圖15A，在形成上部金屬層253後，除去下部金屬層251m上的第一掩膜圖案281(參照圖13D)。例如，可以藉由剝離(strip)工藝除去第二掩膜圖案281(參照圖13D)。
接著，除去藉由去除第一掩膜圖案281(參照圖13D)而露出的下部金屬層251m(參照圖13D)的一部分。換言之，被上部金屬層253遮蓋的 下部金屬層251m(參照圖13D)的第一部分可以殘留，由於除去第一掩膜圖案281(參照圖13D)而被露出的下部金屬層251m(參照圖13D)的第二部分可以被除去。例如，可以藉由蝕刻工藝除去下部金屬層251m(參照圖13D)的所述第二部分。
可以藉由各向同性蝕刻除去所述下部金屬層251m(參照圖13D)的第二部分。在所述下部金屬層251m(參照圖13D)中，不但可以除去位於第一掩膜圖案281(參照圖13D)的下部的部分(即第二部分)，還可以除去被上部金屬層253遮蓋的下部金屬層的部分(即第一部分)的邊緣的一部分。藉由如上所述除去第一部分的邊緣的一部分，下部金屬層251的側可以具有與上部金屬層253的側壁2531相比位於內側的側方向輪廓。換言之，所述下部金屬層251的側壁2511(參照圖12)可能與所述上部金屬層253的側壁2531相比向所述外部金屬層251的中心朝內側縮回。
參照圖15B，在除去第一掩膜圖案281(圖13D)後，在第二絕緣圖案233上形成第二掩膜圖案283。第二掩膜圖案283可以包括露出上部金屬層253的開口部283H。例如，第二掩膜圖案283可以在第二絕緣圖案233及上部金屬層253上形成感光性材料膜，可以藉由對所述感光性材料膜的曝光與顯像工藝，來對所述感光性材料膜進行圖案化。
根據示例性的實施例，第二掩膜圖案283的開口部283H可以被形成為具有大於上部金屬層253的寬度的寬度。可以藉由第二掩膜圖案283的開口部283H露出上部金屬層253的上表面和側壁2531，並且可以露出上部金屬層253的側壁2531附近的第二絕緣圖案233的一部分。
藉由第二掩膜圖案283的開口部283H形成的第二掩膜圖案283的內壁可以與上部金屬層253的側壁2531間隔開一定距離。根據示例性的實施例，關於與半導體晶片210的第一表面218平行的第一方向(例如，X方向或Y方向)，上部金屬層253的側壁2531與第二掩膜圖案283的所述內壁之 間的隔開距離283t可以為5μm至50μm之間，或者可以為10μm至30μm之間。
參照圖15C，在形成第二掩膜圖案283後，在第二掩膜圖案283的開口部283H內形成遮蓋外部墊250的預備外部連接端子層261。例如，預備外部連接端子層261可以遮蓋上部金屬層253的上表面、上部金屬層253的側壁，及露出於上部金屬層253的側壁2531與第二掩膜圖案283的內壁之間的第二絕緣圖案233。例如，可以藉由鍍金工序形成預備外部連接端子層261。
例如，預備外部連接端子層261可以包括錫(Sn)、銀(Ag)、銦(In)、鉍(Bi)、銻(Sb)、銅(Cu)、鋅(Zn)、鉛(Pb)，及/或其合金。根據示例性的實施例，預備外部連接端子層261可以由藉由後續工藝設置於預備外部連接端子層261上的焊錫球263(參照圖13J)相同的材料組成。
根據示例性的實施例，預備外部連接端子層261可以被形成為填充上部金屬層253的側壁2531與第二掩膜283的內壁之間的空間。從而，遮蓋上部金屬層253的側壁2531的預備外部連接端子層261的沿著第一方向(例如，X方向或Y方向)的厚度可以對應於上部金屬層253的側壁2531與第二掩膜圖案283的所述內壁之間的間隔距離283t(參照圖13F)。例如，遮蓋上部金屬層253的側壁2531的預備外部連接端子層261的沿著所述第一方向的厚度可以為5μm至50μm之間，或者可以為10μm至30μm之間。
參照圖15D，在形成預備外部連接端子層261後除去第二掩膜圖案283(參照圖15C)。例如可以藉由剝離工藝除去第二掩膜圖案283(參照圖15C)。
圖16為放大圖15D中的用“XVI”表示的部分的部分放大圖。
參照圖16，所述下部金屬層251的側壁2511可以具有凹陷的曲面。具體地，所述側壁2511可以具有朝向所述下部金屬層251的中心凹陷的輪廓。參照圖14詳細描述了所述側壁2511的形狀與構成，故在此省略具 體說明。
所述預備外部連接端子層261可以包括延長到凸出部2533的下部的延長部261e。所述延長部261e的上部可以接觸所述上部金屬層253的下部表面，所述延長部261e的下部可以接觸所述第二絕緣圖案233的上部表面。進而，所述延長部261e可以接觸所述下部金屬層251的側壁2511的至少一部分。
然後，可以根據參照圖13J及圖13K描述的步驟製造半導體封裝件200。
圖17為根據本發明的示例性實施例的半導體封裝件200a的剖面圖。除了還包括擴散阻擋層270之外，圖17所示的半導體封裝件200a可以具有與圖11及圖12所示的半導體封裝件200大致相同的構成。關於圖17，省略或簡略地描述與圖11及圖12的描述重複的描述。
參照圖17，半導體封裝件200a可以包括半導體晶片210、所述半導體晶片210上的重新配線結構體220、外部連接端子260，及擴散阻擋層270。
擴散阻擋層270可以位於外部連接端子260與外部墊250之間。擴散阻擋層270例如可以遮蓋上部金屬層253的上表面及上部金屬層253的側壁2531。並且，擴散阻擋層270的下部表面可以位於與所述上部金屬層253的下部表面同一個平面上。換言之，擴散阻擋層270的下部表面可以位於與所述下部金屬層251的上部表面相同的平面。
例如，擴散阻擋層270可以包括鎳(Ni)、鈷(Co)、銅(Cu)，或其組合。
根據示例性的實施例，擴散阻擋層270可以包括與外部連接端子260不同的材料，也可以包括與外部墊250不同的材料。例如，在外部墊250的上部金屬層253包括銅(Cu)且外部連接端子260包括錫(Sn)和銀(Ag) 的情況下，擴散阻擋層270可以包括鎳(Ni)或者鎳合金。
擴散阻擋層20可以位於外部連接端子260與外部墊250之間以防止由於外部連接端子260與外部墊250之間的反應而產生過多的金屬化合物。
進而，擴散阻擋層270可以遮蓋外部墊250，從而防止外部墊250外露，且可以藉由防止由於外部墊250外露而引起的外部墊250的損傷來提高半導體封裝件200a的可靠性。
圖18A至圖18C為依序示出圖17所示的半導體封裝件200a的製造方法的剖面圖。
參照圖18A，製備對應於圖13F的產物的結構體，且在第二掩膜圖案283的開口部283H內形成遮蓋外部墊250的擴散阻擋層270。擴散阻擋層270可以遮蓋上部金屬層253的上表面、上部金屬層253的側壁2531，及露出於上部金屬層253的側壁2531與第二掩膜圖案283的內壁之間的下部金屬層251m。例如，可以藉由鍍金工藝形成擴散阻擋層270。
根據示例性實施例，擴散阻擋層270可以被形成為填充上部金屬層253的側壁2531與第二掩膜圖案283的內壁之間的空間。從而，遮蓋上部金屬層253的側壁2531的擴散阻擋層270的沿著第一方向(例如，X方向或Y方向)的厚度可以對應於上部金屬層253的側壁2531與第二掩膜圖案283的所述內壁之間的間隔距離。例如，遮蓋上部金屬層253的側壁2531的擴散阻擋層270的沿著所述第一方向的厚度可以為5μm至50μm之間，或者可以為10μm至30μm之間。
參照圖18B，在形成擴散阻擋層270後，除去第二掩膜圖案283(參照圖18A)。例如，可以藉由剝離工藝除去第二掩膜圖案283(參照圖18A)。
在除去第二掩膜圖案283(圖18A)後，除去藉由除去第二掩膜 圖案283(參照圖18A)而被露出的下部金屬層251m(圖參照18A)的一部分。換言之，被擴散阻擋層270和上部金屬層253遮蓋的下部金屬層251m(參照圖18A)的第一部分可以殘留，由於除去第二掩膜圖案283(參照圖18A)而露出的下部金屬層251m(參照圖18A)的第二部分可以被除去。例如，可以藉由蝕刻工藝除去下部金屬層251m(圖18A)的所述第二部分。
參照圖13I等描述了下部金屬層251的形成，故在此省略詳細說明。
參照圖18C，在擴散阻擋層270上形成外部連接端子260。為了形成外部連接端子，類似於參照圖13J和圖13K描述的內容，可以進行回焊焊接工藝，其在擴散阻擋層270上塗敷助溶劑280(參照圖13J)、在塗敷所述助溶劑的擴散阻擋層270上設置焊錫球263(參照圖13J)，及對所述焊錫球263進行熔融和硬化。
以後，可以將在晶圓級製備的半導體封裝件沿著劃線通道切斷以將所述半導體封裝件切割為如圖17所示的單個的半導體封裝件200a。
根據本發明的示例性實施例，即使在藉由回焊焊接工藝形成的外部連接端子260被形成為不遮蓋外部墊250的上部金屬層253的側壁2531的情況下，由於在形成遮蓋外部墊250的擴散阻擋層270的狀態下執行回焊焊接工藝，因此，外部墊250也可以被擴散阻擋層270完全遮蓋。
圖19為根據本發明的示例性實施例的半導體封裝件200b的剖面圖。圖20為將圖19中的用“XX”表示的區域放大顯示的剖面圖。
參照圖19和圖20，除了在外部連接端子260與外部墊250之間進一步形成金屬間化合物區域255以外，半導體封裝件200b與參照圖11和圖12描述的半導體封裝件相同。因此，以下著重描述半導體封裝件200b的上述區別。
如圖19所示，在藉由回焊焊接形成所述外部連接端子260後， 可以在所述外部連接端子260與外部墊250之間形成金屬間化合物區域255。所述金屬間化合物區域255包括構成所述外部墊250的一個或更多金屬元素與構成所述外部連接端子260的一個或更多金屬元素按照預定的化學計量比形成化合物的合金。
根據一些實施例，包括所述金屬間化合物區域255中的金屬間化合物的組成可以根據位置變化。參照圖20，所述金屬間化合物區域255鄰接於下部金屬層251並具有第一金屬間化合物區域255L，且與所述下部金屬層251間隔開並具有第二金屬間化合物區域255H。
根據一些實施例，與所述第二金屬間化合物區域255H相比，所述第一金屬間化合物區域255L的包括構成下部金屬層251的金屬元素的金屬間化合物的濃度可能會相對更高。根據一些實施例，在所述第一金屬間化合物區域255L的金屬間化合物中，與構成所述下部金屬層251的金屬元素的濃度相比，構成外部連接端子260的金屬元素的濃度會更高。根據一些實施例，在所述第二金屬間化合物區域255H的金屬間化合物中，與構成所述下部金屬層251的金屬元素的濃度相比，構成上部金屬層253和外部連接端子260的金屬元素的濃度會更高。
如上所述的金屬間化合物區域255是例如可以藉由如圖13K所示的回焊焊接工藝形成的。換言之，如圖13J所示，在塗敷助溶劑280的預備外部連接端子層261上設置焊錫球263後，如圖13K所示執行回焊焊接工藝，由此可以在外部連接端子260與外部墊250之間形成金屬間化合物區域255。
根據本發明的示例性實施例，在形成潤濕性(wetting)優異的覆蓋層的狀態下執行回焊焊接工藝。因此，在外部墊的側壁上遮蓋金屬間化合物的外部連接端子可以被形成為具有較厚的厚度。可以藉由遮蓋外部墊的側壁的外部連接端子減輕外部衝擊，因此，可以防止在外部墊附近產生 裂紋，作為結果，可以提高半導體封裝件與外部裝置之間的黏結可靠性。
如上所述，在圖式與說明書中公開了示例性的實施例。雖然在本說明書中使用特定術語描述了實施例，這僅是為了說明本公開的技術思想的目的而不是為了限制含義或限制記載於申請專利範圍中的本公開的範圍。於是，本領域的普通技術人員應理解可以根據本說明書實現各種變形及等同的其他實施例。因此，本公開的真正技術保護範圍應取決於所附的申請專利範圍的技術思想。
100:半導體封裝件
110:半導體晶片
120:重新配線結構體
130:絕緣圖案
131:第一絕緣圖案
133:第二絕緣圖案
140:配線圖案
150:外部墊
150h:高度
151:下部金屬層
153:上部金屬層
160:外部連接端子
1300:絕緣層

Claims (17)

  1. 一種半導體封裝件，包括：半導體晶片，其包括設置在第一表面上的晶片墊；絕緣層，其在所述半導體晶片的所述第一表面上；外部墊，其包括與所述半導體晶片的所述晶片墊電連接的下部金屬層以及設置在所述下部金屬層上的上部金屬層；外部連接端子，其遮蓋所述外部墊；以及中間層，其設置在所述外部墊與所述外部連接端子之間且包括第三金屬材料，所述第三金屬材料不同於包括在所述外部墊中的第一金屬材料和包括在所述外部連接端子中的第二金屬材料，其中，所述外部連接端子遮蓋所述外部墊的側壁，且與所述絕緣層的上表面面接觸，其中，對於垂直於所述半導體晶片的所述第一表面的垂直方向，以所述絕緣層的所述上表面為準，所述外部墊沿著所述垂直方向的高度為10μm至50μm之間，其中，所述下部金屬層的側方向輪廓位於所述上部金屬層之側壁的內側，其中，所述下部金屬層的側壁包括與所述外部連接端子接觸的凹陷的輪廓，所述凹陷的輪廓包括圓弧、拋物線、橢圓弧和直線的輪廓，且其中，與所述上部金屬層接觸之所述下部金屬層的所述側壁的上端相較於與所述絕緣層接觸之所述下部金屬層的所述側壁的下端更接近所述下部金屬層的中心。
  2. 如請求項1所述之半導體封裝件，其中，所述中間層的所述第 三金屬材料包括金(Au)、鈀(Pd)、鎳(Ni)、銅(Cu)或其組合。
  3. 如請求項1所述之半導體封裝件，其中，對於與所述半導體晶片的所述第一表面平行的第一方向，在所述外部墊的所述側壁的最上端與所述外部連接端子的外部表面之間，所述外部連接端子的沿著所述第一方向的厚度為10μm至30μm之間。
  4. 如請求項1所述之半導體封裝件，其還包括配線圖案，其在所述半導體晶片的所述晶片墊和所述外部墊之間延長且電連接所述晶片墊和所述外部墊。
  5. 如請求項1所述之半導體封裝件，其中，所述半導體封裝件為扇出形狀的半導體封裝件。
  6. 一種半導體封裝件，包括：半導體晶片，其包括設置在第一表面上的晶片墊；絕緣層，其在所述半導體晶片的所述第一表面上；外部墊，其包括與所述半導體晶片的所述晶片墊電連接的下部金屬層以及設置在所述下部金屬層上的上部金屬層；以及外部連接端子，其遮蓋所述外部墊且包括焊錫；其中，所述外部連接端子進一步包括第二金屬材料，所述第二金屬材料不同於所述焊錫和包括在所述外部墊的第一金屬材料，其中，所述外部連接端子遮蓋所述外部墊的側壁，且與所述絕緣層的上表面面接觸，其中，對於垂直於所述半導體晶片的所述第一表面的垂直方向，以所述絕緣層的所述上表面為準，所述外部墊沿著所述垂直方向的高度為10μm至50μm之間，其中，所述下部金屬層的側方向輪廓位於所述上部金屬層 之側壁的內側，其中，所述下部金屬層的側壁包括與所述外部連接端子接觸的凹陷的輪廓，所述凹陷的輪廓包括圓弧、拋物線、橢圓弧和直線的輪廓，且其中，與所述上部金屬層接觸之所述下部金屬層的所述側壁的上端相較於與所述絕緣層接觸之所述下部金屬層的所述側壁的下端更接近所述下部金屬層的中心。
  7. 如請求項6所述之半導體封裝件，其中，所述第二金屬材料佔所述外部連接端子的整個重量的0.00001wt%至1wt%之間。
  8. 如請求項6所述之半導體封裝件，其中，所述第二金屬材料包括金(Au)、鈀(Pd)、鎳(Ni)、銅(Cu)或其組合。
  9. 如請求項8所述之半導體封裝件，其中，對於與所述半導體晶片的所述第一表面平行的第一方向，在所述外部墊的側壁的最上端與所述外部連接端子的外部表面之間，所述外部連接端子的沿著所述第一方向的厚度為10μm至30μm之間。
  10. 一種半導體封裝件，包括：基板，其包括設置在第一表面上的導電性墊；絕緣圖案，其露出所述導電性墊的至少一部分且設置在所述第一表面上；外部墊，其包括連接到所述導電性墊的下部金屬層和設置在所述下部金屬層上的上部金屬層；以及外部連接端子，其遮蓋所述上部金屬層的整個上部表面及整個側壁表面；其中，所述下部金屬層的側方向輪廓位於所述上部金屬層的所述側壁表面的內側， 其中，所述外部連接端子與所述絕緣圖案的上表面接觸，其中，對於垂直於所述基板的所述第一表面的垂直方向，以所述絕緣圖案的所述上表面為準，所述外部墊沿著所述垂直方向的高度為10μm至50μm之間，其中，所述下部金屬層的側壁包括與所述外部連接端子接觸的凹陷的輪廓，所述凹陷的輪廓包括圓弧、拋物線、橢圓弧和直線的輪廓，且其中，與所述上部金屬層接觸之所述下部金屬層的所述側壁的上端相較於與所述絕緣圖案接觸之所述下部金屬層的所述側壁的下端更接近所述下部金屬層的中心。
  11. 如請求項10所述之半導體封裝件，其中，所述上部金屬層包括相對於所述下部金屬層沿側方向凸出的凸出部，以及所述外部連接端子包括延長部，其延長到所述上部金屬層的所述凸出部的下部。
  12. 如請求項11所述之半導體封裝件，其中，所述外部連接端子接觸所述上部金屬層的下部表面。
  13. 如請求項12所述之半導體封裝件，其中，所述延長部接觸所述下部金屬層的所述側壁。
  14. 如請求項10所述之半導體封裝件，其中，在所述外部連接端子與所述上部金屬層之間還包括金屬間化合物。
  15. 如請求項10所述之半導體封裝件，其中，所述外部連接端子接觸所述上部金屬層的所述側壁表面和所述側壁表面附近的所述絕緣圖案的上部表面。
  16. 如請求項10所述之半導體封裝件，其中，所述基板包括半導 體基板，所述導電性墊包括與所述半導體基板電連接的晶片墊。
  17. 如請求項10所述之半導體封裝件，其中，所述下部金屬層藉由配線圖案與所述導電性墊電連接，所述配線圖案的厚度為3μm至8μm，以及所述配線圖案的厚度與所述上部金屬層和所述下部金屬層的厚度之和的比例為1.25至40。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466838A (zh) * 2020-10-13 2021-03-09 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
KR102570496B1 (ko) * 2021-04-27 2023-08-24 주식회사 네패스 반도체 패키지 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM397597U (en) * 2010-04-15 2011-02-01 Di-Quan Hu Package structure of integrated circuit
US20120098124A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having under-bump metallization (ubm) structure and method of forming the same
US20150145125A1 (en) * 2013-11-25 2015-05-28 Texas Instruments Incorporated Passivation process to prevent tiw corrosion
CN106887420A (zh) * 2015-12-16 2017-06-23 敦南科技股份有限公司 凸块构造与其构成的内连结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4327656B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2008016514A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM397597U (en) * 2010-04-15 2011-02-01 Di-Quan Hu Package structure of integrated circuit
US20120098124A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having under-bump metallization (ubm) structure and method of forming the same
US20150145125A1 (en) * 2013-11-25 2015-05-28 Texas Instruments Incorporated Passivation process to prevent tiw corrosion
CN106887420A (zh) * 2015-12-16 2017-06-23 敦南科技股份有限公司 凸块构造与其构成的内连结构

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