CN110233115B - 一种晶圆级芯片封装方法及封装结构 - Google Patents
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Abstract
本发明涉及一种晶圆级芯片封装方法,所述方法包括:提供晶圆,在所述晶圆有芯片一侧的表面形成焊垫,所述焊垫的层数为N层,N≥2;对所述晶圆进行高压流体冲洗,以使所述焊垫的侧面形成直立边缘;在所述晶圆有焊垫一侧的表面以及所述焊垫的表面形成保护层,所述保护层内形成有暴露所述焊垫的开口;在所述开口内形成焊点,所述焊点与所述焊垫电连接。实施本发明的一种晶圆级芯片封装方法,可以去除现有叠层结构焊垫的底切结构,从而减少后期封装过程中的焊垫脱落现象,以及减少由于焊垫接触导致的短路现象。
Description
技术领域
本发明涉及芯片封测领域,特别涉及一种晶圆级芯片封装方法及封装结构。
背景技术
智能电子设备的普及推动着晶圆级芯片封装技术的快速发展。目前,晶圆级芯片封装技术已广泛应用于闪速存储器、EEPROM、高速DRAM、SRAM、LCD驱动器、射频器件、逻辑器件、电源/电池管理器件和模拟器件(稳压器、温度传感器、控制器、运算放大器、功率放大器)等智能芯片封装领域。而随着5G时代的来临,晶圆级芯片封装技术也将广泛应用于5G相关的模组以及芯片。
对于常规的晶圆级芯片封装,位于晶圆表面的焊垫通常为单层结构,而对于5G类晶圆级芯片封装,焊垫通常为叠层结构,由于叠层结构制作的特殊性,5G类晶圆级芯片封装的焊垫通常具有底切结构,如图1所示,焊垫包括三层叠层,由于工艺特性,焊垫最上层的边缘相对于焊垫下面两层的边缘向外凸出,此结构即为底切结构1。对于底切结构,如果不及时处理,在后期封装过程中将会出现焊垫脱落现象,并会导致焊垫之间互相连接,以及由此引发短路现象。
发明内容
针对现有技术的上述问题,本发明的目的在于提供一种晶圆级芯片封装方法及封装结构,通过工艺流程的改进,以去除现有叠层结构焊垫的底切结构,从而减少后期封装过程中的焊垫脱落现象,以及减少由于焊垫接触导致的短路现象。
本发明提供一种晶圆级芯片封装方法,所述方法包括:提供晶圆,在所述晶圆有芯片一侧的表面形成焊垫,所述焊垫的层数为N层,N≥2;对所述晶圆进行高压流体冲洗,所述高压流体的压力大于等于0.2Mpa,以使所述焊垫的侧面形成直立边缘;在所述晶圆有焊垫一侧的表面以及所述焊垫的表面形成保护层,所述保护层内形成有暴露所述焊垫的开口;在所述开口内形成焊点,所述焊点与所述焊垫电连接。
进一步地,所述对所述晶圆进行高压流体冲洗包括:对所述晶圆进行0.5MPa的高压流体冲洗。
进一步地,所述对所述晶圆进行高压流体冲洗包括:使用气流体或液流体对所述晶圆进行高压流体冲洗。
进一步地,使用常温的气流体或液流体对所述晶圆进行高压流体冲洗。
进一步地,所述对所述晶圆进行高压流体冲洗包括:对所述晶圆进行30s至2min的高压流体冲洗。
进一步地,对所述晶圆进行高压流体冲洗包括:将所述晶圆固定于清洗机的工作平台上,所述清洗机为能够提供高压流体的清洗机,所述晶圆有焊垫一侧的表面与所述清洗机的流体出口相对设置;利用所述清洗机的高压流体对所述晶圆进行高压流体冲洗。
进一步地,所述高压流体清洗机为划片清洗机;所述将所述晶圆固定于清洗机的工作平台上包括:将所述晶圆通过贴膜的方式固定于片环中间;将固定有所述晶圆的片环放置于所述划片清洗机的工作平台上。
本发明还提供一种晶圆级芯片封装结构,所述结构包括:晶圆,所述晶圆一侧的表面设置有芯片;焊垫,位于所述晶圆有芯片一侧的表面,所述焊垫的层数为N层,N≥2,其中,所述焊垫的侧面为经过压力大于等于0.2Mpa的高压流体冲洗形成的直立边缘;保护层,覆盖于所述晶圆有焊垫一侧的表面以及所述焊垫的表面,所述保护层内形成有暴露所述焊垫的开口;焊点,位于所述开口内,所述焊点与所述焊垫电连接。
进一步地,所述结构还包括:金属种子层,所述金属种子层覆盖于所述焊垫表面;相应的,所述焊点分别与所述金属种子层以及所述焊垫电连接。
进一步地,所述焊垫的厚度为0.1-0.5μm。
由于上述技术方案,本发明具有如下有益效果:
在晶圆的表面形成叠层结构的焊垫后,通过增加高压流体冲洗的工艺,去除了现有叠层结构焊垫的底切结构,从而减少了后期封装过程中的焊垫脱落现象,以及减少了由于焊垫接触导致的短路现象。
附图说明
为了更清楚地说明本发明的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它附图。
图1是现有晶圆级芯片封装中具有底切结构的叠层焊垫的结构示意图;
图2是本发明实施例一和实施例二提供的一种晶圆级芯片封装方法中高压流体冲洗前的晶圆的结构示意图;
图3是本发明实施例一提供的一种晶圆级芯片封装方法中对晶圆进行高压流体冲洗的示意图;
图4是本发明实施例一和实施例二提供的一种晶圆级芯片封装方法中经过高压流体冲洗后的晶圆的结构示意图;
图5是本发明实施例一和实施例二提供的一种晶圆级芯片封装方法中形成保护层的晶圆的结构示意图;
图6是本发明实施例二提供的一种晶圆级芯片封装方法中对晶圆进行高压流体冲洗的示意图;
图7是本发明实施例二提供的一种晶圆级芯片封装方法中形成金属种子层的晶圆的结构示意图;
图8是本发明实施例二提供的一种晶圆级芯片封装方法中形成焊点的晶圆的结构示意图。
附图中:
1-底切结构 2-晶圆 3-焊垫
4-膜 5-片环 6-保护层
7-金属种子层 8-焊点
具体实施方式
为了使本技术领域的人员更好地理解本发明方案,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分的实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本发明保护的范围。
需要说明的是,本发明的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换,以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外,术语“包括”和“具有”以及他们的任何变形,意图在于覆盖不排他的包含。
实施例一
步骤S1:提供晶圆2,在所述晶圆2有芯片一侧的表面形成焊垫3,所述焊垫3的层数为N层,N≥2;
在本发明实施例中,所述晶圆2的材质通常为半导体材质,例如硅、锗硅等。所述晶圆2的芯片分布区内通常形成有多个芯片(未示出),相邻的芯片之间通常具有切割道,所述切割道可以用于将所述晶圆2切割为多个分离的芯片。
所述焊垫3用于所述晶圆2内的芯片与外部电连接,如图2所示,所述焊垫3的层数为2层,所述焊垫3包括底切结构。所述焊垫3的材质为具有导电性能的金属或金属合金,例如,可以为铝、铜或含有铜、铝的合金等,所述焊垫3可以通过物理气相沉积或化学气相沉积等方式形成,所述焊垫3的厚度为0.1-0.5μm。
步骤S2:对所述晶圆2进行高压流体冲洗,所述高压流体的压力大于等于0.2Mpa,以使所述焊垫3的侧面形成直立边缘;
在本发明实施例中,将所述晶圆2固定于清洗机的工作平台上,所述清洗机为能够提供高压流体的清洗机,所述晶圆2有焊垫3一侧的表面与所述清洗机的流体出口相对设置,使用压力大于等于0.2Mpa的高压气流体对所述晶圆2进行高压流体冲洗,为避免氧化所述焊垫3,所述气流体为惰性气体。
作为一个实施例,所述清洗机可以为划片清洗机,如图3所示,将所述晶圆2无焊垫3一侧的表面通过贴膜4的方式固定于片环5中间,将固定有所述晶圆2的片环放置于划片清洗机的工作平台上,所述晶圆2有焊垫3一侧的表面向下放置,以供划片清洗机的高压气流进行冲洗,在固定好所述片环后,开启划片清洗机,划片清洗机排出压力为0.5MPa的常温高压气流体,对所述晶圆2的表面进行30s至2min的高压流体冲洗,如图4所示,以使所述焊垫3的侧面形成直立边缘。
在另一些实施例中,提供高压气流体的设备还可以为芯片封装领域通常使用的气流体清洗设备。
步骤S3:在所述晶圆2有焊垫3一侧的表面以及所述焊垫3的表面形成保护层6,所述保护层6内形成有暴露所述焊垫3的开口;
在本发明实施例中,如图5所示,所述保护层6用于保护下方的芯片以及部分所述焊垫3。作为一个实施例,所述保护层6的材质为高分子聚合物,例如聚酰亚胺。
所述开口用于所述焊垫3与后续的焊点电连接。所述开口可以通过曝光显影、激光刻蚀或湿法腐蚀等方式形成。
步骤S4:在所述开口内形成焊点,所述焊点与所述焊垫电连接。
在本发明实施例中,所述焊点用于所述焊垫与外部电连接,所述焊点的材质为具有导电性能的金属或金属合金,例如,可以为铝、铜或含有铜、铝的合金等。所述焊点可以通过电化学工艺形成,所述焊点的厚度为11-95μm,所述焊点的形状取决于所述开口的形状,所述焊点的截面形状至少可以包括如下之一:圆形、椭圆形和多边形,所述焊点的顶端可以为弧面或平面。
实施例二
本发明实施例二提供了一种晶圆级芯片封装方法,所述方法包括:
步骤S1:提供晶圆2,在所述晶圆2有芯片一侧的表面形成焊垫3,所述焊垫3的层数为N层,N≥2;
在本发明实施例中,所述晶圆2的材质通常为半导体材质,例如硅、锗硅等。所述晶圆2的芯片分布区内通常形成有多个芯片(未示出),相邻的芯片之间通常具有切割道,所述切割道可以用于将所述晶圆2切割为多个分离的芯片。
所述焊垫3用于所述晶圆2内的芯片与外部电连接,如图2所示,所述焊垫3的层数为2层,所述焊垫3包括底切结构。所述焊垫3的材质为具有导电性能的金属或金属合金,例如,可以为铝、铜或含有铜、铝的合金等,所述焊垫3可以通过物理气相沉积或化学气相沉积等方式形成,所述焊垫3的厚度为0.1-0.5μm。
步骤S2:对所述晶圆2进行高压流体冲洗,所述高压流体的压力大于等于0.2Mpa,以使所述焊垫3的侧面形成直立边缘;
在本发明实施例中,将所述晶圆2固定于清洗机的工作平台上,所述清洗机为能够提供高压流体的清洗机,所述晶圆2有焊垫3一侧的表面与所述清洗机的流体出口相对设置,使用压力大于等于0.2Mpa的高压液流体对所述晶圆2进行高压流体冲洗,所述液流体可以为去离子水。
作为一个实施例,提供高压液流体的设备可以为芯片封装领域通常使用的液流体清洗设备,如图6所示,将所述晶圆2的边缘通过卡接的方式固定于液流体清洗设备上,所述晶圆2有焊垫3一侧的表面朝向所述液流体清洗机的流体出口设置,以供液流体清洗设备的高压液流体进行冲洗,在固定好所述晶圆2后,开启液流体清洗设备,清洗设备排出压力为0.2MPa的常温高压液流体,对所述晶圆2的表面进行30s至2min的高压流体冲洗,如图4所示,所述焊垫3的侧面形成直立边缘。
步骤S3:在所述晶圆2有焊垫3一侧的表面以及所述焊垫3的表面形成保护层6,所述保护层6内形成有暴露所述焊垫3的开口;
在本发明实施例中,如图5所示,所述保护层6用于保护下方的芯片以及部分所述焊垫3。作为一个实施例,所述保护层6的材质为高分子聚合物,例如聚酰亚胺。
所述开口用于所述焊垫3与后续的焊点8电连接。所述开口可以通过曝光显影、激光刻蚀或湿法腐蚀等方式形成。
步骤S4:在所述焊垫3表面形成金属种子层7;
在本发明实施例中,如图7所示,为了增加后续焊点8与所述焊垫3的结合牢度,可以在所述焊垫3表面形成一层或多层金属种子层7,所述金属种子层7的厚度为0.2-1μm。
步骤S5:在所述开口内形成焊点8,所述焊点8分别与所述金属种子层7以及所述焊垫3电连接。
在本发明实施例中,如图8所示,所述焊点8用于所述焊垫3与外部电连接,所述焊点8的材质为具有导电性能的金属或金属合金,例如,可以为铝、铜或含有铜、铝的合金等。所述焊点8可以通过电化学工艺形成,所述焊点8的厚度为11-95μm,所述焊点8的形状取决于所述开口的形状,所述焊点8的截面形状至少可以包括如下之一:圆形、椭圆形和多边形,所述焊点8的顶端可以为弧面或平面。
实施例三
本发明实施例三提供了一种晶圆级芯片封装结构,所述结构包括:
晶圆,所述晶圆一侧的表面设置有芯片;
焊垫,位于所述晶圆有芯片一侧的表面,所述焊垫的层数为N层,N≥2,其中,所述焊垫的侧面为经过压力大于等于0.2Mpa的高压流体冲洗形成的直立边缘;
保护层,覆盖于所述晶圆有焊垫一侧的表面以及所述焊垫的表面,所述保护层内形成有暴露所述焊垫的开口;
焊点,位于所述开口内,所述焊点与所述焊垫电连接。
在另一些实施例中,所述结构还包括:
金属种子层,所述金属种子层覆盖于所述焊垫表面;
相应的,所述焊点分别与所述金属种子层以及所述焊垫电连接。
所述实施例三中的结构与方法实施例基于同样的发明构思,此处不再赘述。
以上实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种晶圆级芯片封装方法,其特征在于,所述方法包括:
提供晶圆,在所述晶圆有芯片一侧的表面形成焊垫,所述焊垫的层数为N层,N≥2,所述焊垫具有底切结构;
对所述晶圆进行高压流体冲洗,所述高压流体的压力大于等于0.2Mpa,所述焊垫的底切结构在所述高压流体的冲洗下去除,以使所述焊垫的侧面形成直立边缘;
在所述晶圆有焊垫一侧的表面以及所述焊垫的表面形成保护层,所述保护层内形成有暴露所述焊垫的开口;
在所述开口内形成焊点,所述焊点与所述焊垫电连接。
2.根据权利要求1所述的一种晶圆级芯片封装方法,其特征在于,所述对所述晶圆进行高压流体冲洗包括:
对所述晶圆进行0.5MPa的高压流体冲洗。
3.根据权利要求1所述的一种晶圆级芯片封装方法,其特征在于,所述对所述晶圆进行高压流体冲洗包括:
使用气流体或液流体对所述晶圆进行高压流体冲洗。
4.根据权利要求3所述的一种晶圆级芯片封装方法,其特征在于,使用常温的气流体或液流体对所述晶圆进行高压流体冲洗。
5.根据权利要求1所述的一种晶圆级芯片封装方法,其特征在于,所述对所述晶圆进行高压流体冲洗包括:
对所述晶圆进行30s至2min的高压流体冲洗。
6.根据权利要求1所述的一种晶圆级芯片封装方法,其特征在于,对所述晶圆进行高压流体冲洗包括:
将所述晶圆固定于清洗机的工作平台上,所述清洗机为能够提供高压流体的清洗机,所述晶圆有焊垫一侧的表面与所述清洗机的流体出口相对设置;
利用所述清洗机的高压流体对所述晶圆进行高压流体冲洗。
7.根据权利要求6所述的一种晶圆级芯片封装方法,其特征在于,所述清洗机为划片清洗机;
所述将所述晶圆固定于清洗机的工作平台上包括:
将所述晶圆通过贴膜的方式固定于片环中间;
将固定有所述晶圆的片环放置于所述划片清洗机的工作平台上。
8.一种晶圆级芯片封装结构,其特征在于,所述结构包括:
晶圆,所述晶圆一侧的表面设置有芯片;
焊垫,位于所述晶圆有芯片一侧的表面,所述焊垫的层数为N层,N≥2,其中,所述焊垫的底切结构在高压流体的冲洗下去除,所述焊垫的侧面为经过压力大于等于0.2Mpa的高压流体冲洗形成的直立边缘;
保护层,覆盖于所述晶圆有焊垫一侧的表面以及所述焊垫的表面,所述保护层内形成有暴露所述焊垫的开口;
焊点,位于所述开口内,所述焊点与所述焊垫电连接。
9.根据权利要求8所述的一种晶圆级芯片封装结构,其特征在于,所述结构还包括:
金属种子层,所述金属种子层覆盖于所述焊垫表面;
相应的,所述焊点分别与所述金属种子层以及所述焊垫电连接。
10.根据权利要求8所述的一种晶圆级芯片封装结构,其特征在于,所述焊垫的厚度为0.1-0.5μm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
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CN110233115A CN110233115A (zh) | 2019-09-13 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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CN110233115A (zh) | 2019-09-13 |
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