KR100927778B1 - 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 발명은 웨이퍼에 프리 소잉(pre-sawing)을 하여 전파 방지홈을 형성함으로써, 전파 방지홈을 이용해 웨이퍼의 백그라인딩(back grinding)시 웨이퍼의 소정부분에서 발생하는 파손(chipping)이 이후 강한 충격에 의해 웨이퍼의 다른 부분으로 전파되는 것을 방지할 수 있는 반도체 패키지 제조 방법에 관한 것이다.
본 발명에 따른 반도체 패키지 제조 방법은 웨이퍼에 다수개로 형성되는 반도체 패키지의 불량 수를 줄임으로써, 반도체 패키지의 제조 수율을 높일 수 있다.
웨이퍼, 접착제, 그라인딩, 관통 전극, 전파 방지홈

Description

반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE FABRICATING　METHOD}
본 발명은 웨이퍼의 백그라인딩(back grinding)시 웨이퍼의 소정 부분에서 발생하는 파손(chipping)이 이후 강한 충격에 의해 웨이퍼의 다른 부분으로 전파되는 것을 방지할 수 있는 반도체 패키지 제조 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package) 역시 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 이 중에서도 실리콘 관통 전극(Through Silicon Via)을 이용한 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.
현재 반도체 패키지 제조 공정에서는 웨이퍼를 매우 얇은 상태로 하여 웨이 퍼 레벨에서 패키징하는 백그라인딩(back grinding) 기술이 잘 알려져 있다. 이 백그라인딩 기술은 통상 웨이퍼의 뒷면, 즉 패턴이 형성되지 않은 면을 레이저, 에칭 또는 기계적 그라인딩 방법에 의해 일정 부분을 깍아 낸 상태에서 나머지 제조 공정인 회로기판부착, 전기적 접속, 봉지 및 입출력단자 형성 및 소잉(sawing)공정 등을 실시하는 기술이다.
그런데, 상기와 같이 웨이퍼의 뒷면을 깎아낼 때 기계적인 충격으로 인해 웨이퍼의 소정 부분에 파손(chipping)이 발생될 수 있다. 특히, 웨이퍼의 에지부분은 웨이퍼의 백그라인딩시 웨이퍼의 중앙 부분보다 약한 부분(weak point)으로 작용하기 때문에, 파손(chipping) 위험이 크다.
한편, 웨이퍼의 백그라인딩시 웨이퍼의 소정 부분에 파손이 한번 발생하게 되면, 이후 다른 공정(예를 들어,웨이퍼의 뒷면을 금속처리하기 위해 실시되는 고진공의 스퍼터링 공정)에서 웨이퍼에 강한 충격이 가해질 경우 파손 부분이 웨이퍼의 다른 부분으로 전파되기 쉽다. 이렇게 웨이퍼의 소정 부분에서 발생하는 파손이 웨이퍼의 다른 부분으로 전파되면, 다수의 반도체 다이 또는 반도체 패키지가 개별적으로 분리되어 있지 않은 웨이퍼 레벨 상태에서 반도체 다이 또는 반도체 패키지의 불량 수가 증가하게 된다. 따라서, 웨이퍼 레벨 상태에서의 반도체 다이 또는 반도체 패키지의 제조 수율이 매우 떨어지는 문제점이 있다.
본 발명의 목적은 웨이퍼의 백그라인딩(back grinding)시 웨이퍼의 소정 부분에서 발생하는 파손(chipping)이 이후 강한 충격에 의해 웨이퍼의 다른 부분으로 전파되는 것을 방지할 수 있는 반도체 패키지 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 복수의 반도체 패키지로 분할하는 스크라이빙 라인(Scribing Line)이 형성된 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면을 가지며, 상기 복수의 반도체 패키지 각각이 상기 제 1 면에 형성된 다수의 본드 패드, 상기 본드 패드를 노출시키는 패시베이션층, 및 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극을 포함하는 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 스크라이빙 라인을 따라 상기 웨이퍼의 제 1 면을 프리 소잉(pre-sawing)하여 상기 웨이퍼의 제 1 면에 전파 방지홈을 형성하는 전파 방지홈 형성 단계; 상기 전파 방지홈에 충진되도록 상기 웨이퍼의 제 1 면에 접착제를 도포하고, 상기 접착제를 통해 웨이퍼 지지 기판을 상기 웨이퍼의 제 1 면에 부착시키는 접착제 도포 및 웨이퍼 지지 기판 부착 단계; 상기 웨이퍼의 제 2 면을 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼 백그라인딩 단계; 상기 웨이퍼의 제 2 면을 금속처리하는 웨이퍼 백금속처리 단계; 및 상기 웨이퍼의 제 2 면에 실장 테이프를 부착하고 상기 웨 이퍼의 제 1 면으로부터 상기 웨이퍼 지지 기판을 제거하는 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계를 포함하는 것을 특징으로 한다.
상기 웨이퍼 준비 단계에서 상기 관통 전극은 상기 본드 패드의 표면에 형성된 상부 패드 전극; 및 상기 상부 패드 전극과 연결되며, 상기 본드 패드와 상기 웨이퍼의 제 1 면을 관통하여 형성된 메인 전극을 포함할 수 있다.
상기 전파 방지홈 형성 단계에서 상기 웨이퍼의 제 1 면에 대한 프리 소잉은 소잉 장치에 의해 이루어지며, 상기 전파 방지홈의 깊이는 상기 메인 전극의 높이 이상일 수 있다.
상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계에서 상기 접착제는 액상 타입이며, UV 큐어용 레진 또는 레지스트일 수 있다.
상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계는 상기 웨이퍼의 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 것을 포함할 수 있다.
상기 웨이퍼 백금속처리 단계에서 상기 웨이퍼의 제 2 면에 대한 금속처리는 스퍼터링 방법에 의해 이루어질 수 있으며, 상기 웨이퍼의 제 2 면으로 노출된 상기 관통 전극과 전기적으로 연결되는 하부 패드 전극이 더 형성될 수 있다.
상기 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계에서 상기 웨이퍼 지지 기판은 상기 접착제에 열 또는 레이저를 가함으로써 상기 접착제와 함께 상기 웨이퍼로부터 분리될 수 있다.
상기 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계에서 상기 웨이퍼 지지 기판은 상기 웨이퍼에 상기 실장 테이프가 부착된 후 상기 접착제에 열 또는 레 이저를 가함으로써 상기 접착제로부터 분리되고, 상기 접착제는 상기 접착제에 접착제 제거용 테이프를 부착한 후 상기 접착제 제거용 테이프를 외부로 분리함으로써 상기 접착제 제거용 테이프와 함께 상기 웨이퍼로부터 분리될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 백그라인딩 단계에서 임의의 반도체 패키지에 파손이 발생하는 경우 파손된 부분이 이후 강한 충격에 의해 다른 반도체 패키지로 전파되는 것을 방지함으로써, 웨이퍼에 다수개로 형성되는 반도체 패키지의 불량 수를 줄일 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지의 제조 수율을 높일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계에서 웨이퍼에 직접 열 또는 레이저가 가해지지 않도록 하면서 웨이퍼 지지 기판을 제거한 후 웨이퍼 상의 접착제를 접착제 제거용 테이프를 이용하여 제거함으로써, 웨이퍼 지지 기판의 제거시 이용되는 열 또는 레이저에 의해 발생될 수 있는 웨이퍼의 손상을 제거할 수 있다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 준비 단계(S1), 전파 방지홈 형성 단계(S2), 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3), 웨이퍼 백그라인딩 단계(S4), 웨이퍼 백금속처리 단계(S5), 및 실장 테이프 부착 및 웨이퍼 지지기판 제거 단계(S6)를 포함한다.
도 2a 및 도 2b를 참조하면, 도 1의 웨이퍼 준비 단계를 설명하기 위한 웨이퍼의 평면도 및 단면도가 도시되어 있다.
도 2a 및 도 2b에 도시된 바와 같이, 상기 웨이퍼 준비 단계(S1)는 복수의 반도체 패키지(5)로 분할하는 스크라이빙 라인(Scribing Line; SL)이 형성된 평평한 제 1 면(11)과 상기 제 1 면(11)의 반대면으로써 평평한 제 2 면(12)을 가지며, 상기 복수의 반도체 패키지(5) 각각이 상기 제 1 면(11)에 형성된 다수의 본드 패드(20), 상기 본드 패드(20)를 노출시키는 패시베이션층(30), 및 상기 본드 패드(20)와 상기 제 1 면(11)을 관통하는 관통 전극(40)을 포함하는 웨이퍼(10)를 준비하는 단계이다.
상기 웨이퍼(10)는 상기 제 1 면(11)과 상기 제 2 면(12)을 연결하며, 상기 제 1 면(11)과 상기 제 2 면(12)과 대략 수직을 이루는 제 3 면(13)을 포함하여 이루어질 수 있다.
상기 다수의 본드 패드(20)는 구체적으로 상기 웨이퍼(10)의 제 1 면(11) 중 상기 복수의 반도체 패키지(5) 각각의 대략 가장자리 또는 대략 중앙에 형성될 수 있다.
상기 패시베이션층(30)은 상기 본드 패드(20)의 일부를 노출시키도록 상기 웨이퍼(10)의 제 1 면(11)에서 상기 본드 패드(20)의 외주연을 덮으며, 상기 웨이퍼(10)의 제 1 면(11)을 보호하는 역할을 한다. 상기 패시베이션층(30)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 상기 패시베이션층(30)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 이러한 패시베이션층(30)은 증착 후, 식각 과정을 통해서 상기 본드 패드(20)를 패시베이션층(30) 외부로 노출시킬 수 있다.
상기 관통 전극(40)은 상부 패드 전극(40a)과 메인 전극(40b)을 포함하여 이루어질 수 있다. 상기 상부 패드 전극(40a)은 상기 본드 패드(20)의 표면(20a)에 위치하여, 하나의 반도체 패키지에 다른 반도체 패키지를 적층할 때 반도체 패키지간 전기적인 접속을 용이하게 만드는 역할을 한다. 상기 메인 전극(40b)은 상기 상부 패드 전극(40a)으로부터 상기 웨이퍼(10)에 형성된 관통 홀(14)로 연장되어 형성되며, 상기 웨이퍼의 제 1 면(11)과 제 2 면(12) 사이에서 전기적인 연결 배선 역할을 한다. 위와 같은 구성으로 이루어지는 상기 관통 전극(40)은 하나의 반도체 패키지에 다른 반도체 패키지를 적층할 때 전기적인 연결 배선 역할을 하여, 얇고 고기능의 반도체 패키지의 형성을 가능하게 한다. 상기 관통 전극(40)은 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 상기 관통 전극(40)은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD : Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
도 3a 및 도 3b를 참조하면, 도 1의 전파 방지홈 형성 단계를 설명하기 위한 웨이퍼의 평면도 및 단면도가 도시되어 있다
도 3a 및 도 3b에 도시된 바와 같이, 상기 전파 방지홈 형성 단계(S2)는 상기 웨이퍼(10)의 제 1 면(11)에 형성된 스크라이빙 라인(SL)을 따라 상기 웨이퍼(10)의 제 1 면(11)을 프리 소잉(pre-sawing)하여 상기 웨이퍼(10)의 제 1 면(11)에 전파 방지홈(50)을 형성하는 단계이다.
상기 전파 방지홈(50)은 이후 상기 웨이퍼(10)의 제 2 면(12)에 대한 그라인딩 공정시 웨이퍼(10)의 소정 부분, 예를 들어 에지 부분에 파손이 발생할 경우 그 파손된 부분이 이후 강한 충격, 예를 들어 웨이퍼 백금속처리 단계(S5)에서 고진공의 스퍼터링 공정으로 인한 강한 충격에 의해 웨이퍼(10)의 다른 부분으로 전파되는 것을 막는 장애물 역할을 한다. 따라서, 상기 전파 방지홈(50)은 웨이퍼(10)에 형성되어 있는 임의의 반도체 패키지에 파손이 발생하더라도 그 파손 부분이 다른 반도체 패키지로 전파되는 것을 방지하여 반도체 패키지의 불량 수를 줄일 수 있다.
상기 전파 방지홈(50)을 형성하기 위한 프리 소잉은 소잉 장치(100)에 의해 이루어질 수 있으며, 상기 전파 방지홈(50)의 깊이가 상기 메인 전극(40b)의 높이 이상이 되도록 실시된다. 이는 상기 전파 방지홈(50)의 깊이(D)가 상기 메인 전극(40b)의 높이(H)보다 작으면, 이후 상기 관통 전극(40)이 노출되도록 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩하는 경우 상기 전파 방지홈(50)이 상기 웨이퍼(10)의 제 2 면(12)보다 높은 위치에 있어 상기 웨이퍼(10)의 제 2 면(12)에서 발생되는 파손이 웨이퍼(10)의 다른 부분으로 전파되는 것을 방지할 수 없기 때문이다. 다만, 상기 전파 방지홈(50)은 상기 웨이퍼(10)에 형성되는 다수의 반도체 패키지(5)가 반도체 패키지 공정이 완료되기도 전에 분리되지 않도록 상기 웨이퍼(10)의 제 1 면(11)으로 부터 제 2 면(12)의 표면까지 이르도록 형성되지는 않는다.
도 4a 및 도 4b를 참조하면, 도 1의 접착제 도포 및 웨이퍼 지지 기판 부착 단계를 설명하기 위한 웨이퍼의 평면도 및 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이, 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3)는 도포 장치(200)를 이용하여 상기 웨이퍼(10)의 제 1 면(11)에 접착제(60)를 도포하고, 상기 접착제(60)를 통해 웨이퍼 지지 기판(70)을 상기 웨이퍼의 제 1 면(11)에 부착시키는 단계이다.
상기 접착제(60)는 상기 웨이퍼(10)의 제 1 면(11)에 도포되어 상기 전파 방지홈(50)에까지 충진될 수 있도록 충분한 양으로 준비된다. 상기 전파 방지홈(50)에 충진되는 상기 접착제(60)는 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩 할때 상기 전파 방지홈(50)의 형성으로 인해 강도가 약해진 상기 웨이퍼(10)의 강도를 보강함으로써, 상기 웨이퍼(50)가 그라인딩시 기계적 충격에 의해 깨질 수 있는 문제를 방지하는 역할을 한다. 상기 접착제(60)는 액상 타입의 물질이며, 예를 들어 UV 큐어용 레진 또는 레지스트일 수 있다. 상기 UV 큐어용 레진 또는 레지스트로 이루어지는 상기 접착제(60)는 열 또는 레이저가 가해지면 접착력이 약해지기 때문에, 이후에 웨이퍼 지지 기판(70)을 웨이퍼(10)로부터 분리시키는 공정에서 매우 유용하게 사용된다. 상기 접착제(60)의 접착 방법은 스핀 코팅, 롤러 코팅 및 플로우 코팅 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법일 수 있으나, 본 발명에서 이를 한정하지는 않는다.
상기 웨이퍼 지지 기판(70)은 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩시 상기 웨이퍼(10)를 홀딩해야하는 지그(jig)에 의해 실질적으로 홀딩되는 부분으로서, 상기 웨이퍼(10)에 도포된 접착제(60)를 통해 상기 웨이퍼(10)의 제 1 면(11)에 부착된다. 여기서, 상기 웨이퍼 지지 기판(70)은 상기 웨이퍼(10)의 가로폭과 동일한 가로폭을 가지도록 형성될 수 있다. 이는, 상기 웨이퍼 지지 기판(70)이 상기 웨이퍼(10)의 가로폭보다 큰 가로폭을 가지도록 형성되면, 이후 설명될 웨이퍼 백그라인딩 단계(S4) 이후의 다른 단계에서 상기 웨이퍼(10)보다 큰 웨이퍼 지지 기판(70)을 핸들링하기 위한 특수 지그를 별도로 준비해야 하기 때문이다. 따라서, 상기 웨이퍼(10)의 가로폭보다 큰 가로폭을 가지는 웨이퍼 지지 기판이 부착된 상기 웨이퍼(10)는 상기 웨이퍼 백그라인딩 단계(S4) 이후 웨이퍼 크기의 지그(jig)를 사용하는 표준 공정을 따를 수 없어 제조 수율을 높일 수 없게 된다. 상기 웨이퍼 지지 기판(70)은 글래스(glass) 재질로 이루어질 수 있지만, 이러한 재질로 상기 웨이퍼 지지 기판(70)을 한정하는 것은 아니다. 또한, 상기 웨이퍼 지지 기판(70)은 상기 웨이퍼(10)와 상기 웨이퍼 지지 기판(70)의 분리시 상기 접착제(60)에 가해지는 열 또는 레이저에 의해 손상되지 않도록 특수 코팅되어 이루어질 수 있다.
도 5를 참조하면, 도 1의 웨이퍼 백그라인딩 단계를 설명하기 위한 웨이퍼의 단면도가 도시되어 있다.
도 5에 도시된 바와 같이, 상기 웨이퍼 백그라인딩 단계(S4)는 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩하여 상기 관통 전극(40)을 노출시키는 단계이다.
구체적으로, 상기 관통 전극(40)의 메인 전극(40b)이 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩함으로써 노출된다. 이렇게 노출되는 상기 관통 전극(40)의 메인 전극(40b)은 수직 적층형 반도체 패키지 형성시 상부에 위치하는 반도체 패키지와 하부에 위치하는 반도체 패키지 또는 인쇄회로기판을 전기적으로 연결하기 위해 실시한는 다수의 와이어 본딩을 제거하기 위해, 인접한 반도체 패키지들의 전기적 패턴과 연결된다. 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩하는 방법은 예를 들어 화학적 에칭, 기계적 그라인딩 또는 레이저 조사 방법 등을 이용하여 이루어 질 수 있으며, 이러한 방법으로 그라인딩 방법을 한정하는 것은 아니다.
도 6을 참조하면, 도 1의 웨이퍼 백금속처리 단계를 설명하기 위한 웨이퍼의 단면도가 도시되어 있다.
도 6에 도시된 바와 같이, 상기 웨이퍼 백금속처리 단계(S5)는 웨이퍼(10)의 제 2 면(12)을 금속처리하는 단계이다.
상기 웨이퍼(10)의 제 2 면(12)에 대한 금속처리는 고진공의 스퍼터링 방법에 의해 이루어질 수 있다. 이에 따라, 상기 웨이퍼(10)의 제 2 면(12)으로 노출된 상기 관통 전극(40), 구체적으로 메인 전극(40b)과 전기적으로 연결되는 하부 패드 전극(40c)이 형성된다. 하부 패드 전극(40c)은 하나의 반도체 패키지가 다른 반도체 패키지에 적층될 때 하나의 반도체 패키지와 다른 반도체 패키지의 전기적인 접속을 용이하게 하는 역할을 한다.
도 7을 참조하면, 도 1의 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계를 설명하기 위한 웨이퍼의 단면도가 도시되어 있다.
도 7에 도시된 바와 같이, 상기 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계(S6)는 상기 웨이퍼(10)의 제 2 면(12)에 실장 테이프(80)를 부착하고 상기 웨이퍼(10)의 제 1 면(11)으로부터 상기 웨이퍼 지지 기판(70)을 제거하는 단계이다.
상기 실장 테이프(80)는 반도체 패키지 제조 공정에서 상기 웨이퍼(10)의 이송시 상기 웨이퍼(10)를 직접 홀딩하는 경우 발생하는 오염 및 파손을 방지하기 위해 사용된다. 상기 실장 테이프(80)는 탈부착 가능한 접착 테이프로 이루어질 수 있으며, 본 발명에서 이러한 재질로 상기 실장 테이프(80)를 한정하는 것은 아니다.
상기 웨이퍼 지지 기판(70)은 상기 접착제(60)에 열 또는 레이저를 가함으로써 상기 접착제(60)와 함께 상기 웨이퍼(10)의 제 2 면(12)으로부터 분리된다. 이와 같이, 상기 웨이퍼 지지 기판(70)이 상기 접착제(60)와 함께 분리되면, 상기 전파 방지홈(50)에 충진되었던 상기 접착제(60)도 제거된다. 이에 따라, 스크라이빙 라인(SL)을 따라 형성된 전파 방지홈(50)이 노출되어, 다수의 반도체 패키지(5)가 별도의 절단 공정 없이 각각 개별적으로 분리된다. 분리된 반도체 패키지는 다양한 전기 전자 분야에 사용되게 된다.
한편, 상기 실장 테이프(80)는 상기 웨이퍼 지지 기판(70)을 상기 웨이퍼(10)의 제 1 면(11)으로부터 분리시킬 때 상기 웨이퍼(10)의 제 2 면(12)으로부터 분리되지 않을 정도의 접착강도를 가져야 한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 백그라인딩(S4) 단계 이전에서 웨이퍼(10)의 제 1 면(11)에 스크라이빙 라인(SL)을 따라 프리 소잉을 하여 전파 방지홈(50)을 형성하고, 전파 방지홈(50)에 접착제(60)를 충진한다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 백그라인딩(S4) 단계에서 웨이퍼(10)의 소정 부분, 예를 들어 임의의 반도체 패키지에서 파손이 발생하는 경우 파손된 부분이 강한 충격, 예를 들어 웨이퍼 백금속처리 단계(S5)에서 고진공의 스퍼터링 공정으로 인한 강한 충격에 의해 다른 반도체 패키지로 전파되는 것을 방지함으로써, 웨이퍼(10)에 다수개로 형성되는 반도체 패키지(5)의 불량 수를 줄일 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지(5)의 제조 수율을 높일 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법에 대해 설명하기로 한다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트가 도시되어 있다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 준비 단계(S1), 전파 방지홈 형성 단계(S2), 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3), 웨이퍼 백그라인딩 단계(S4), 웨이퍼 백금속처리 단계(S5), 및 실장 테이프 부착 및 웨이퍼 지지기판 제거 단계(S16)를 포함한다.
본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법과 비교하여 실장 테이프 부착 및 웨이퍼 지지기판 제거 단계(S16)만 다를 뿐 동일한 단계를 갖는다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법과 동일한 단계에 대한 설명은 생략하기로 하고 실장 테이프 부착 및 웨이퍼 지지기판 제거 단계(S16)에 대해서만 설명하기로 한다.
도 9 및 10을 참조하면, 도 8의 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계를 설명하기 위한 웨이퍼의 단면도가 도시되어 있다.
상기 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계(S16)는 상기 웨이 퍼(10)의 제 2 면(12)에 실장 테이프(80)를 부착하고 상기 웨이퍼(10)의 제 1 면(11)으로부터 상기 웨이퍼 지지 기판(70)을 제거하는 단계이다.
도 9에 도시된 바와 같이, 상기 웨이퍼(10)의 제 2 면(12)에 상기 실장 테이프(80)가 부착된 후, 상기 웨이퍼 지지 기판(70)은 상기 접착제(60)에 열 또는 레이저를 가함으로써 상기 접착제(60)로부터 분리된다. 여기서, 열 또는 레이저는 상기 웨이퍼(10)와 상기 접착제(60) 사이에 가해지지 않고, 상기 접착제(60)와 상기 웨이퍼 지지 기판(70) 사이에 가해진다. 이는, 열 또는 레이저에 의해 발생될 수 있는 웨이퍼(10)의 손상을 방지하기 위함이다. 상기 웨이퍼(10)에 남아있는 상기 접착제(60)는 이후 설명되는 접착제 제거용 테이프(90)를 사용하여 제거된다.
도 10에 도시된 바와 같이, 상기 웨이퍼(10)에 남아있는 도 9의 상기 접착제(60)는 상기 접착제(60)에 접착제 제거용 테이프(90)를 부착한 후 상기 접착제 제거용 테이프(90)를 물리적인 힘에 의해 외부로 분리함으로써 상기 접착제 제거용 테이프(90)와 함께 상기 웨이퍼로(10)부터 분리된다. 여기서, 상기 웨이퍼(10)에 남아있는 상기 접착제(60)는 상기 웨이퍼 지지 기판(70) 제거시 이용된 열 또는 레이저에 의해 이미 접착력이 많이 약해진 상태이므로, 상기 접착제 제거용 테이프(90)로서 접착력이 약한 테이프를 사용할 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계(S16)에서 웨이퍼(10)에 직접 열 또는 레이저가 가해지지 않도록 하면서 웨이퍼 지지 기판(70)을 제거한 후 웨이 퍼(10) 상의 접착제(60)를 접착제 제거용 테이프(90)를 이용하여 제거함으로써, 웨이퍼 지지 기판(70)의 제거시 이용되는 열 또는 레이저에 의해 발생될 수 있는 웨이퍼(10)의 손상을 제거할 수 있다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이다.
도 2a 및 도 2b는 도 1의 웨이퍼 준비 단계를 설명하기 위한 웨이퍼의 평면도 및 단면도이다.
도 3a 및 도 3b는 도 1의 전파 방지홈 형성 단계를 설명하기 위한 웨이퍼의 평면도 및 단면도이다.
도 4a 및 도 4b는 도 1의 접착제 도포 및 웨이퍼 지지 기판 부착 단계를 설명하기 위한 웨이퍼의 평면도 및 단면도이다.
도 5는 도 1의 웨이퍼 백그라인딩 단계를 설명하기 위한 웨이퍼의 단면도이다.
도 6은 도 1의 웨이퍼 백금속처리 단계를 설명하기 위한 웨이퍼의 단면도이다.
도 7은 도 1의 실장 테이프 부착 및 웨이퍼 지지기판 제거 단계를 설명하기 위한 웨이퍼의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이다.
도 9 및 도 10은 도 8의 실장 테이프 부착 및 웨이퍼 지지기판 제거 단계를 설명하기 위한 웨이퍼의 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
5: 반도체 패키지 10: 웨이퍼
20: 본드 패드 30: 패시베이션층
40: 관통 전극 50: 전파 방지홈
60: 접착제 70: 웨이퍼 지지 기판
80: 실장 테이프 90: 접착제 제거용 테이프

Claims (9)

  1. 복수의 반도체 패키지로 분할하는 스크라이빙 라인(Scribing Line)이 형성된 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면을 가지며, 상기 복수의 반도체 패키지 각각이 상기 제 1 면에 형성된 다수의 본드 패드, 상기 본드 패드를 노출시키는 패시베이션층, 및 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극을 포함하는 웨이퍼를 준비하는 웨이퍼 준비 단계;
    상기 스크라이빙 라인을 따라 상기 웨이퍼의 제 1 면을 프리 소잉(pre-sawing)하여 상기 웨이퍼의 제 1 면에 전파 방지홈을 형성하는 전파 방지홈 형성 단계;
    상기 전파 방지홈에 충진되도록 상기 웨이퍼의 제 1 면에 접착제를 도포하고, 상기 접착제를 통해 웨이퍼 지지 기판을 상기 웨이퍼의 제 1 면에 부착시키는 접착제 도포 및 웨이퍼 지지 기판 부착 단계;
    상기 웨이퍼의 제 2 면을 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼 백그라인딩 단계;
    상기 웨이퍼의 제 2 면을 금속처리하는 웨이퍼 백금속처리 단계; 및
    상기 웨이퍼의 제 2 면에 실장 테이프를 부착하고 상기 웨이퍼의 제 1 면으로부터 상기 웨이퍼 지지 기판을 제거하는 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계를 포함하며,
    상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계에서 상기 접착제는 액상 타입인 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼 준비 단계에서
    상기 관통 전극은
    상기 본드 패드의 표면에 형성된 상부 패드 전극; 및
    상기 상부 패드 전극과 연결되며, 상기 본드 패드와 상기 웨이퍼의 제 1 면을 관통하여 형성된 메인 전극을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 2 항에 있어서,
    상기 전파 방지홈 형성 단계에서
    상기 웨이퍼의 제 1 면에 대한 프리 소잉은 소잉 장치에 의해 이루어지며,
    상기 전파 방지홈의 깊이는 상기 메인 전극의 높이 이상인 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 접착제는 UV 큐어용 레진 또는 레지스트인 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 1 항에 있어서,
    상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계는
    상기 웨이퍼의 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 것을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 1 항에 있어서,
    상기 웨이퍼 백금속처리 단계에서
    상기 웨이퍼의 제 2 면에 대한 금속처리는 스퍼터링 방법에 의해 이루어지며,
    상기 웨이퍼의 제 2 면으로 노출된 상기 관통 전극과 전기적으로 연결되는 하부 패드 전극이 더 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 1 항에 있어서,
    상기 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계에서
    상기 웨이퍼 지지 기판은 상기 접착제에 열 또는 레이저를 가함으로써, 상기 접착제와 함께 상기 웨이퍼로부터 분리되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 1 항에 있어서,
    상기 실장 테이프 부착 및 웨이퍼 지지 기판 제거 단계에서
    상기 웨이퍼 지지 기판은 상기 웨이퍼에 상기 실장 테이프가 부착된 후 상기 접착제에 열 또는 레이저를 가함으로써 상기 접착제로부터 분리되고,
    상기 접착제는 상기 접착제에 접착제 제거용 테이프를 부착한 후 상기 접착제 제거용 테이프를 외부로 분리함으로써 상기 접착제 제거용 테이프와 함께 상기 웨이퍼로부터 분리되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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