JPWO2003079430A1 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
[背景技術]
3次元的実装形態の半導体装置が開発されている。また、3次元的実装を可能にするため、半導体チップに貫通電極を形成することが知られている。貫通電極の先端部を、酸化し難い材料で形成すれば電気的な接続性が向上するが、先端部のみを他の部分とは別の材料で形成することは難しかった。また、酸化し難い材料は高価なので、貫通電極の全体をそのような材料で形成することは現実的でない。
[発明の開示]
本発明は、従来の問題点を解決するものであり、その目的は、貫通電極の材料選択の余地を拡げることにある。
(1)本発明に係る半導体装置の製造方法は、(a)集積回路が形成された半導体基板に第1の面から凹部を形成し、
(b)前記凹部の内面に絶縁層を設け、
(c)前記絶縁層の内側に第1の導電部を設け、
(d)前記絶縁層の内側であって前記第1の導電部上に、前記第1の導電部とは異なる材料で第2の導電部を形成し、
(e)前記半導体基板の前記第1の面とは反対側の第2の面から前記第1の導電部を露出させることを含む。本発明によれば、露出する第1の導電部を、第2の導電部とは異なる材料で形成する。したがって、露出することによる影響やコスト等に鑑みて、第1及び第2の導電部の材料を選択することができる。
(2)この半導体装置の製造方法において、
前記(e)工程は、前記半導体基板の前記第2の面を研磨することを含んでもよい。
(3)この半導体装置の製造方法において、
前記(e)工程で、前記第1の導電部が突出するように、前記第2の面をエッチングしてもよい。
(4)この半導体装置の製造方法において、
前記第1の導電部は、前記第2の導電部よりも酸化し難くてもよい。
(5)この半導体装置の製造方法において、
前記第1の導電部をAuで形成し、前記第2の導電部の少なくとも中心部をCuで形成してもよい。
(6)この半導体装置の製造方法において、
前記(c)工程で、前記第1の導電部を形成するための材料を、インクジェット方式で前記凹部に充填してもよい。
(7)この半導体装置の製造方法において、
前記半導体基板は、半導体ウエハであり、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記凹部を形成し、
前記半導体基板を切断することをさらに含んでもよい。
(8)この半導体装置の製造方法において、
前記半導体基板を切断する工程は、
前記第1の面に、前記半導体基板の切断ラインに沿った溝を形成すること、及び、
前記溝がスリットとなるように、前記第2の面から前記溝の底部を除去すること、
を含んでもよい。
(9)この半導体装置の製造方法において、
前記溝を切削によって形成してもよい。
(10)この半導体装置の製造方法において、
前記溝をエッチングによって形成してもよい。
(11)この半導体装置の製造方法において、
前記(a)工程で、前記溝を前記凹部と同じプロセスで形成してもよい。
(12)この半導体装置の製造方法において、
前記溝を、前記凹部よりも深く形成し、
前記半導体基板の前記第2の面の研磨によって、前記溝の底部を除去してもよい。
(13)この半導体装置の製造方法において、
前記(b)工程で、前記絶縁層を前記溝内にも設けてもよい。
(14)この半導体装置の製造方法において、
前記(e)工程は、
(e1)前記半導体基板に対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第1のエッチャントによって、前記半導体基板の前記第2の面をエッチングし、前記絶縁層にて覆われた状態で前記第1の導電部を突出させること、及び、
(e2)前記第1の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第2のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の前記底面に形成された部分をエッチングして前記第1の導電部を露出させること、
を含み、
前記(e1)工程で、前記溝の底部に形成された前記絶縁層を、前記第2の面から突出させ、
前記(e2)工程で、前記第2のエッチャントによって、前記溝の底部に形成された前記絶縁層をエッチングして除去してもよい。
(15)この半導体装置の製造方法において、
前記溝の底部を除去する工程を、前記溝内に、前記半導体基板の材料が露出した状態で行ってもよい。
(16)この半導体装置の製造方法において、
前記(e)工程は、
(e1)前記半導体基板に対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第1のエッチャントによって、前記半導体基板の前記第2の面をエッチングし、前記絶縁層にて覆われた状態で前記第1の導電部を突出させること、及び、
(e2)前記第1の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第2のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の前記底面に形成された部分をエッチングして前記第1の導電部を露出させること、
を含み、
前記(e1)工程で、前記第1のエッチャントによって、前記半導体基板の一部から構成されてなる前記溝の底部をエッチングして除去してもよい。
(17)この半導体装置の製造方法において、
前記半導体基板を切断する工程を、切断された複数の半導体チップが脱落しないように、前記半導体基板の前記第1の面を保持板に貼り付けて行ってもよい。
(18)この半導体装置の製造方法において、
前記溝を、前記複数の集積回路を有する複数の半導体チップを区画する領域のみに形成してもよい。
(19)本発明に係る半導体装置の製造方法は、上記方法により製造された複数の半導体装置を積層し、前記導電部を通して電気的接続を図ることを含む。
(20)本発明に係る半導体装置は、上記方法によって製造されてなる。
(21)本発明に係る半導体装置は、集積回路に電気的に接続された電極を第1の面に有し、貫通穴が形成されてなる半導体基板と、
前記貫通穴の内面に設けられた絶縁層と、
前記絶縁層の内側に、前記半導体基板の厚み方向に積層された第1及び第2の導電部と、
を有し、
前記第1及び第2の導電部は、異なる材料で形成され、
前記第1の導電部は、前記半導体基板の前記第1の面とは反対側の第2の面から露出してなる。本発明によれば、露出する第1の導電部が、第2の導電部とは異なる材料で形成されている。したがって、露出することによる影響やコスト等に鑑みて、第1及び第2の導電部の材料を選択することができる。
(22)この半導体装置において、
前記第1の導電部は、前記第2の面から突出していてもよい。
(23)この半導体装置において、
前記第1の導電部は、前記第2の導電部よりも酸化し難くてもよい。
(24)この半導体装置において、
前記第1の導電部はAuで形成され、前記第2の導電部の少なくとも中心部はCuで形成されていてもよい。
(25)本発明に係る半導体装置は、上記複数の半導体装置を有し、
前記複数の半導体は、積層されて前記導電部を通して電気的接続が図られてなる。
(26)本発明に係る回路基板は、上記半導体装置が実装されてなる。
(27)本発明に係る電子機器は、上記半導体装置を有する。
[発明を実施するための最良の形態]
以下、本発明の実施の形態を、図面を参照して説明する。
(第1の実施の形態)
図1A〜図4Bは、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板10を使用する。図1Aに示す半導体基板10は、半導体ウエハであるが半導体チップであってもよい。半導体基板10には、少なくとも1つの(半導体ウエハには複数の、半導体チップには1つの)集積回路(例えばトランジスタやメモリを有する回路)12が形成されている。半導体基板10には、複数の電極(例えばパッド)14が形成されている。各電極14は、集積回路12に電気的に接続されている。各電極14は、アルミニウムで形成されていてもよい。電極14の表面の形状は特に限定されないが矩形であることが多い。半導体基板10が半導体ウエハである場合、複数の半導体チップとなる各領域に、2つ以上(1グループ)の電極14が形成される。
半導体基板10には、1層又はそれ以上の層のパッシベーション膜16,18が形成されている。パッシベーション膜16,18は、例えば、SiO2、SiN、ポリイミド樹脂などで形成することができる。図1Aに示す例では、パッシベーション膜16上に、電極14と、集積回路12と電極14を接続する配線(図示せず)とが形成されている。また、他のパッシベーション膜18が電極14の表面の少なくとも一部を避けて形成されている。パッシベーション膜18は、電極14の表面を覆って形成した後、その一部をエッチングして電極14の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜18のエッチングのときに、電極14の表面がエッチングされてもよい。
本実施の形態では、半導体基板10に、その第1の面20から凹部22(図1C参照)を形成する。第1の面20は、電極14が形成された側の面である。凹部22は、集積回路12の素子及び配線を避けて形成する。図1Bに示すように、電極14に貫通穴24を形成してもよい。貫通穴24の形成には、エッチング(ドライエッチング又はウェットエッチング)を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。電極14の下にパッシベーション膜16が形成されている場合、これにも貫通穴26(図1C参照)を形成する。電極14のエッチングがパッシベーション膜16で止まる場合、貫通穴26の形成には、電極14のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成してもよい。
図1Cに示すように、貫通穴24(及び貫通穴26)と連通するように、半導体基板10に凹部22を形成する。貫通穴24(及び貫通穴26)と凹部22を合わせて、凹部ということもできる。凹部22の形成にも、エッチング(ドライエッチング又はウェットエッチング)を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。あるいは、凹部22の形成に、レーザ(例えばCO2レーザ、YAGレーザ等)を使用してもよい。レーザは、貫通穴24,26の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部22及び貫通穴24,26の形成を連続して行ってもよい。
図2Aに示すように、凹部22の内面に絶縁層28を形成する。絶縁層28は、酸化膜であってもよい。例えば、半導体基板10の基材がSiである場合、絶縁層28はSiO2であってもよいしSiNであってもよい。絶縁層28は、凹部22の内壁面に形成する。絶縁層28は、凹部22の底面に形成してもよい。ただし、絶縁層28は、凹部22を埋め込まないように形成する。すなわち、絶縁層28によって凹部を形成する。絶縁層28は、パッシベーション膜16の貫通穴26の内壁面に形成してもよい。絶縁層28は、パッシベーション膜18上に形成してもよい。
絶縁層28は、電極14の貫通穴24の内壁面に形成してもよい。絶縁層28は、電極14の一部(例えばその上面)を避けて形成する。電極14の表面全体を覆って絶縁層28を形成し、その一部をエッチング(ドライエッチング又はウェットエッチング)して、電極14の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。
図2Bに示すように、絶縁層28の内側に第1の導電部30を設ける。第1の導電部30は、例えばAuで形成する。第1の導電部30は、後述する第2の導電部32よりも酸化しにくい材料であってもよい。第1の導電部30は、凹部22(または絶縁層28で形成される凹部)の底部に設けるだけでもよい。第1の導電部30は、その材料(例えば第1の導電部30を構成する材料を含有する溶剤)をインクジェット方式によって凹部22に充填することで形成してもよい。凹部22の内面と第1の導電部30との間には絶縁層28が介在するので、両者の電気的な接続が遮断される。
次に、絶縁層28の内側であって第1の導電部30上に第2の導電部32(図3A参照)を設ける。第1及び第2の導電部30,32は、電気的に接続されており、密着していてもよい。第2の導電部32は、第1の導電部30とは異なる材料(例えばCu又はWなど)で形成する。図2Cに示すように、第2の導電部32の外層部33を形成した後に、図3Aに示すように、その中心部34を形成してもよい。中心部34は、Cu,W,ドープドポリシリコン(例えば低温ポリシリコン)のいずれかで形成することができる。外層部33は、少なくともバリア層を含んでもよい。バリア層は、中心部34又は次に説明するシード層の材料が、半導体基板10(例えばSi)に拡散することを防止するものである。バリア層は、中心部34とは異なる材料(例えばTiW、TiN、TaN)で形成してもよい。中心部34を電解メッキで形成する場合、外層部33は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部34と同じ材料(例えばCu)で形成する。なお、第2の導電部32(少なくともその中心部34)は、無電解メッキやインクジェット方式によって形成してもよい。
なお、第1の導電部30は、上述したように絶縁層28を形成した後であって外層部33を形成する前に形成してもよいが、絶縁層28と外層部33を形成し(図16A参照)、その後、第1の導電部30を形成してもよい(図16B参照)。
図2C及び図3Aに示すように、外層部33をパッシベーション膜18上にも形成した場合、図3Bに示すように、外層部33のパッシベーション膜18上の部分をエッチングする。外層部33を形成した後、中心部34を形成することで、第2の導電部32を設けることができる。第2の導電部32の一部は、半導体基板10の凹部22内に位置する。凹部22の内面と第2の導電部32との間には絶縁層28が介在するので、両者の電気的な接続が遮断される。第2の導電部32は、電極14と電気的に接続されている。例えば、電極14の絶縁層28からの露出部に第2の導電部32が接触していてもよい。第2の導電部32の一部は、パッシベーション膜18上に位置していてもよい。第2の導電部32は、電極14の領域内にのみ設けてもよい。第2の導電部32は、少なくとも凹部22の上方で突出していてもよい。例えば、第2の導電部32は、パッシベーション膜18より突出していてもよい。
なお、変形例として、外層部33をパッシベーション膜18上に残した状態で、中心部34を形成してもよい。その場合、中心部34と連続した層がパッシベーション膜18の上方にも形成されるので、その層はエッチングする。
図3Cに示すように、第2の導電部32上に、ろう材層36を設けてもよい。ろう材層36は、例えばハンダで形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材層36は、第2の導電部32以外の領域をレジストで覆って形成してもよい。以上の工程によって、第2の導電部32によって又はこれにろう材層36を加えてバンプを形成することができる。
本実施の形態では、図4Aに示すように、半導体基板10の第2の面(第1の面20とは反対側の面)38から、第1の導電部30を露出させる。例えば、機械研磨及び化学研磨の少なくとも一つの方法によって、半導体基板10の第2の面38を削ってもよい。このとき、第1の導電部30の一部を削ってもよい。
図4Bに示すように、第1の導電部30が突出するように、第2の面38をエッチングしてもよい。エッチングには、SF6又はCF4又はCl2のガスを使用してもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。第1の導電部30は、Auで形成されている場合には、露出面にエッチングガスの構成分子が付着しにくく、酸化しにくいので電気的接続に好適である。
なお、図4A〜図4Bの少なくとも1つの工程は、半導体基板10の第1の面20の側に、例えば樹脂層や樹脂テープからなる補強部材を設けて行ってもよい。
以上の工程により、半導体基板10の第2の面38から第1の導電部30を突出させることができる。突出した第1の導電部30は突起電極となる。第1及び第2の導電部30,32は、第1及び第2の面20、38の貫通電極にもなっている。本実施の形態によれば、露出する第1の導電部30を、第2の導電部32とは異なる材料で形成する。したがって、露出することによる影響やコスト等に鑑みて、第1及び第2の導電部30,32の材料を選択することができる。
図5に示すように、半導体基板10が半導体ウエハである場合、それぞれの集積回路12(図1A参照)に対応して凹部22を形成し、半導体基板10を切断(例えばダイシング)してもよい。切断には、カッタ(例えばダイサ)40またはレーザ(例えばCO2レーザ、YAGレーザ等)を使用してもよい。
以上の工程により、半導体装置を製造することができる。半導体装置は、集積回路12に電気的に接続された電極14を第1の面20に有し、貫通穴22が形成されてなる半導体基板を有する。半導体装置は、貫通穴22の内面に設けられた絶縁層28を有する。半導体装置は、絶縁層28の内側に、半導体基板10の厚み方向に積層された第1及び第2の導電部30,32を有する。その他の構成は、上述した製造方法によって得られる内容である。
また、図6に示すように、上述した方法により製造した複数の半導体装置を積層し、第1の導電部30を通してそれぞれの電気的接続を図ってもよい。本実施の形態は、このような三次元実装を行うときに効果的である。図6に示す半導体装置は、複数の半導体基板10を有する。第1の面20の方向に最も外側(図6では最も下)に位置する半導体基板10は、外部端子(例えばハンダボール)42を有する。外部端子42は、樹脂層(例えば応力緩和層)44上に形成された配線46上に設けられている。配線46は、第1の面20の側で、第2の導電部32に接続されている。
図7には、複数の半導体チップが積層されてなる半導体装置1が実装された回路基板1000が示されている。複数の半導体チップは、上述した第1の導電部30によって電気的に接続されている。上述した半導体装置を有する電子機器として、図8にはノート型パーソナルコンピュータ2000が示され、図9には携帯電話3000が示されている。
(第2の実施の形態)
図10A〜図10Cは、第2の実施の形態であって、図4A〜図4Bに示す工程の変形例を説明する図である。本実施の形態では、図10Aに示すように、半導体基板10の第2の面(第1の面20とは反対側の面)38を、例えば機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって削る。この工程は、凹部22に形成された絶縁層28が露出する手前まで行う。なお、図10Aに示す工程を省略して、次の図10Bに示す工程を行ってもよい。
図10Bに示すように、半導体基板10の第2の面38を、絶縁層28が露出するようにエッチングする。また、第1の導電部30が絶縁層28に覆われた状態で突出するように、半導体基板10の第2の面38をエッチングする。エッチングは、半導体基板(例えばSiを基材とする。)10に対するエッチング量が絶縁層(例えばSiO2で形成されている。)28に対するエッチング量よりも多くなる性質の第1のエッチャントによって行う。第1のエッチャントは、SF6又はCF4又はCl2ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、第1のエッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
図10Cに示すように、絶縁層28のうち少なくとも凹部22の底面に形成された部分をエッチングする。そして、第1の導電部30を露出させる。第1の導電部30の先端面が露出し、第1の導電部30の先端部の外周面が絶縁層28に覆われていてもよい。第1の導電部30の外層部33(例えばバリア層)もエッチングしてよい。エッチングは、第1の導電部30に残留物を形成することなく少なくとも絶縁層28をエッチングする性質の第2のエッチャントによって行ってもよい。第2のエッチャントは、第1の導電部30の材料と反応しない(又は反応が低い)ものを使用してもよい。第2のエッチャントは、Ar,CF4の混合ガス又はO2,CF4の混合ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、第2のエッチャントは、フッ酸液又はフッ酸とフッ化アンモニウムの混合液であってもよい。第2のエッチャントによるエッチングは、第1のエッチャントによるエッチングよりも、半導体基板10に対するエッチング速度が遅くてもよい。この例によれば、第1の導電部30を絶縁層28から露出させるときに、第1の導電部30に残留物を残さないので、高品質の貫通電極を形成することができる。
(第3の実施の形態)
図11A〜図11Cは、本発明を適用した第3の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板10(詳しくはその第1の面20)に溝100を形成する。溝100は、半導体基板10の切断ラインに沿って形成する。溝100は、切削によって形成してもよいし、エッチングによって形成してもよい。溝100は、図1Cに示す凹部22を形成する工程で、凹部22と同じプロセスで(例えば同時に)形成してもよい。絶縁層28を溝100内に設けてもよい。溝100は、凹部22とほぼ同じ深さであってもよいし、凹部22よりも深くてもよいし、凹部22よりも浅くてもよい。
その後、第2の実施の形態で説明した図10A〜図10Cに示す工程を行う。図11A〜図11Cは、それぞれ、図10A〜図10Cに示す工程を行ったときの溝100付近の構造を示す図である。例えば、図10Aに示す工程を行って、半導体基板10の第2の面38を絶縁層28の手前まで研磨する(図11A参照)。また、図10Bに示す工程を行って、図11Bに示すように、溝100の底部に形成された絶縁層28を、第2の面38から突出させる。
そして、図10Cに示す工程を行って、図11Cに示すように、第2のエッチャントによって、溝100の底部に形成された絶縁層28をエッチングして除去する。こうして、第2の面から溝100の底部が除去され、溝100がスリット102となる。すなわち、半導体基板100が、溝100に沿って切断される。
本実施の形態によれば、簡単に半導体基板10の切断が可能である。また、半導体基板10の最終的な切断は、第2のエッチャントによって行うので、チッピングが生じにくい。さらに、本実施の形態では、溝100内に絶縁層28を形成するので、半導体チップは側面に絶縁層28を有する。したがって、この半導体チップは、エッジショートが生じにくくなっている。その他の内容は、第1及び第2の実施の形態で説明した内容が該当する。
(第4の実施の形態)
図12A〜図12Bは、本発明を適用した第4の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図12Aに示すように、溝100の底部を除去する工程を、溝100内に半導体基板10の材料が露出した状態で行う。例えば、図2Aに示す絶縁層28を凹部22内に形成する工程を行った後に溝100を形成してもよいし、絶縁層28が付着しないように溝100内にレジスト等を設けておいてもよいし、溝100内に入り込んだ絶縁層28を除去してもよい。それ以外の内容は、第3の実施の形態で説明した内容が該当する。
本実施の形態では、第2の実施の形態で説明した図10Bの工程を行って、第1のエッチャントによって、半導体基板10の一部から構成されてなる溝100の底部をエッチングして除去する。こうして、図12Bに示すように、第2の面から溝100の底部が除去され、溝100がスリット102となる。すなわち、半導体基板100が、溝100に沿って切断される。その他の内容は、第1、第2及び第3の実施の形態で説明した内容が該当する。
(第5の実施の形態)
図13A〜図13Bは、本発明を適用した第5の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図13Aに示すように、溝110を、凹部22よりも深く形成する。凹部22よりも深い溝110は、エッチングの性質(幅が大きいほど深く進行する性質)を利用して容易に形成することができる。
そして、図13Bに示すように、半導体基板10の第2の面38の研磨(図4Aを使用した説明参照)によって、溝110の底部を除去する。こうして、第2の面から溝110の底部が除去され、溝110がスリット112となる。すなわち、半導体基板100が、溝110に沿って切断される。その他の内容は、第1、第2、第3及び第4の実施の形態で説明した内容が該当する。また、本実施の形態では、溝110内に絶縁層28が形成された状態で半導体基板10を切断したが、半導体基板10の材料が溝110内に露出した状態で半導体基板10の切断を行ってもよい。
(第6の実施の形態)
図14は、本発明を適用した第6の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態の内容は、第3から第5のいずれの実施の形態にも適用することができる。本実施の形態では、溝120を、複数の集積回路12(図1A参照)を有する複数の半導体チップを区画する領域のみに形成する。こうすることで、半導体基板10の不要な部分(例えば外周端部)が、バラバラにならず、製品となる半導体チップの破損を防止することができる。
(第7の実施の形態)
図15は、本発明を適用した第7の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板10を切断する工程を、半導体基板10の第1の面20を保持板130に貼り付けて行う。保持板130は、粘着テープ又は粘着シートであってもよい。これによれば、半導体基板10を切断しても、複数の半導体チップが脱落しない。本実施の形態の内容は、第1から第6のいずれの実施の形態にも適用可能である。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
図1A〜図1Cは、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。
図2A〜図2Cは、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。
図3A〜図3Cは、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。
図4A〜図4Bは、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。
図5は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。
図6は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。
図7は、本発明の第1の実施の形態に係る回路基板を示す図である。
図8は、本発明の第1の実施の形態に係る電子機器を示す図である。
図9は、本発明の第1の実施の形態に係る電子機器を示す図である。
図10A〜図10Cは、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する図である。
図11A〜図11Cは、本発明を適用した第3の実施の形態に係る半導体装置の製造方法を説明する図である。
図12A〜図12Bは、本発明を適用した第4の実施の形態に係る半導体装置の製造方法を説明する図である。
図13A〜図13Bは、本発明を適用した第5の実施の形態に係る半導体装置の製造方法を説明する図である。
図14は、本発明を適用した第6の実施の形態に係る半導体装置の製造方法を説明する図である。
図15は、本発明を適用した第7の実施の形態に係る半導体装置の製造方法を説明する図である。
図16A〜図16Bは、本発明を適用した第1の実施の形態に係る半導体装置の製造方法の変形例を説明する図である。
Claims (32)
- (a)集積回路が形成された半導体基板に第1の面から凹部を形成し、
(b)前記凹部の内面に絶縁層を設け、
(c)前記絶縁層の内側に第1の導電部を設け、
(d)前記絶縁層の内側であって前記第1の導電部上に、前記第1の導電部とは異なる材料で第2の導電部を形成し、
(e)前記半導体基板の前記第1の面とは反対側の第2の面から前記第1の導電部を露出させることを含む半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程は、前記半導体基板の前記第2の面を研磨することを含む半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程で、前記第1の導電部が突出するように、前記第2の面をエッチングする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の導電部は、前記第2の導電部よりも酸化し難い半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記第1の導電部をAuで形成し、前記第2の導電部の少なくとも中心部をCuで形成する半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程で、前記第1の導電部を形成するための材料を、インクジェット方式で前記凹部に充填する半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記半導体基板は、半導体ウエハであり、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記凹部を形成し、
前記半導体基板を切断することをさらに含む半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記半導体基板を切断する工程は、
前記第1の面に、前記半導体基板の切断ラインに沿った溝を形成すること、及び、
前記溝がスリットとなるように、前記第2の面から前記溝の底部を除去すること、
を含む半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記溝を切削によって形成する半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記溝をエッチングによって形成する半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記(a)工程で、前記溝を前記凹部と同じプロセスで形成する半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記(e)工程は、前記半導体基板の前記第2の面を研磨することを含み、
前記溝を、前記凹部よりも深く形成し、
前記半導体基板の前記第2の面の研磨によって、前記溝の底部を除去する半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記(b)工程で、前記絶縁層を前記溝内にも設ける半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(e)工程は、
(e1)前記半導体基板に対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第1のエッチャントによって、前記半導体基板の前記第2の面をエッチングし、前記絶縁層にて覆われた状態で前記第1の導電部を突出させること、及び、
(e2)前記第1の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第2のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の前記底面に形成された部分をエッチングして前記第1の導電部を露出させること、
を含み、
前記(e1)工程で、前記溝の底部に形成された前記絶縁層を、前記第2の面から突出させ、
前記(e2)工程で、前記第2のエッチャントによって、前記溝の底部に形成された前記絶縁層をエッチングして除去する半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記溝の底部を除去する工程を、前記溝内に、前記半導体基板の材料が露出した状態で行う半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記(e)工程は、
(e1)前記半導体基板に対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第1のエッチャントによって、前記半導体基板の前記第2の面をエッチングし、前記絶縁層にて覆われた状態で前記第1の導電部を突出させること、及び、
(e2)前記第1の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第2のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の前記底面に形成された部分をエッチングして前記第1の導電部を露出させること、
を含み、
前記(e1)工程で、前記第1のエッチャントによって、前記半導体基板の一部から構成されてなる前記溝の底部をエッチングして除去する半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記半導体基板を切断する工程を、切断された複数の半導体チップが脱落しないように、前記半導体基板の前記第1の面を保持板に貼り付けて行う半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記溝を、前記複数の集積回路を有する複数の半導体チップを区画する領域のみに形成する半導体装置の製造方法。 - 請求項1から請求項18のいずれかに記載の方法により製造された複数の半導体装置を積層し、前記導電部を通して電気的接続を図ることを含む半導体装置の製造方法。
- 請求項1から請求項18のいずれかに記載の方法によって製造されてなる半導体装置。
- 請求項19記載の方法によって製造されてなる半導体装置。
- 集積回路に電気的に接続された電極を第1の面に有し、貫通穴が形成されてなる半導体基板と、
前記貫通穴の内面に設けられた絶縁層と、
前記絶縁層の内側に、前記半導体基板の厚み方向に積層された第1及び第2の導電部と、
を有し、
前記第1及び第2の導電部は、異なる材料で形成され、
前記第1の導電部は、前記半導体基板の前記第1の面とは反対側の第2の面から露出してなる半導体装置。 - 請求項22記載の半導体装置において、
前記第1の導電部は、前記第2の面から突出してなる半導体装置。 - 請求項22記載の半導体装置において、
前記第1の導電部は、前記第2の導電部よりも酸化し難い半導体装置。 - 請求項24記載の半導体装置において、
前記第1の導電部はAuで形成され、前記第2の導電部の少なくとも中心部はCuで形成されてなる半導体装置。 - 請求項22記載の複数の半導体装置を有し、
前記複数の半導体は、積層されて前記導電部を通して電気的接続が図られてなる半導体装置。 - 請求項20記載の半導体装置が実装されてなる回路基板。
- 請求項21記載の半導体装置が実装されてなる回路基板。
- 請求項22から請求項26のいずれかに記載の半導体装置が実装されてなる回路基板。
- 請求項20記載の半導体装置を有する電子機器。
- 請求項21記載の半導体装置を有する電子機器。
- 請求項22から請求項26のいずれかに記載の半導体装置を有する電子機器。
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