JP2005353682A - 回路素子の製造方法、電子素子の製造方法、回路基板、電子機器、および電気光学装置 - Google Patents

回路素子の製造方法、電子素子の製造方法、回路基板、電子機器、および電気光学装置 Download PDF

Info

Publication number
JP2005353682A
JP2005353682A JP2004170101A JP2004170101A JP2005353682A JP 2005353682 A JP2005353682 A JP 2005353682A JP 2004170101 A JP2004170101 A JP 2004170101A JP 2004170101 A JP2004170101 A JP 2004170101A JP 2005353682 A JP2005353682 A JP 2005353682A
Authority
JP
Japan
Prior art keywords
conductive material
manufacturing
layer
nozzle
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004170101A
Other languages
English (en)
Inventor
Kenji Wada
健嗣 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004170101A priority Critical patent/JP2005353682A/ja
Priority to US11/113,097 priority patent/US20050272244A1/en
Priority to KR1020050039132A priority patent/KR100691708B1/ko
Priority to CNA200510073788XA priority patent/CN1706641A/zh
Priority to TW094118604A priority patent/TWI283557B/zh
Publication of JP2005353682A publication Critical patent/JP2005353682A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/22—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of impact or pressure on a printing material or impression-transfer material
    • B41J2/23—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of impact or pressure on a printing material or impression-transfer material using print wires
    • B41J2/235—Print head assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/03505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】 余分な材料消費を抑えた実装技術を提供すること。
【解決手段】 回路素子の製造方法は、半導体素子の金属パッドが吐出装置のヘッド側を向くように、前記半導体素子を前記吐出装置のステージ上にセットするステップと、前記半導体素子に対する前記ヘッドの相対位置を変化させるステップと、前記ヘッドのノズルが前記金属パッドに対応する位置に達した場合に、前記金属パッドに導電性材料が塗布されるように前記ノズルから液状の前記導電性材料を吐出するステップと、前記金属パッド上にＵＢＭ層が得られるように、前記塗布された導電性材料を活性化または乾燥するステップと、を含んでいる。
【選択図】 図５

Description

本発明は、回路素子の製造方法、電子素子の製造方法、回路基板、電子機器、および電気光学装置に関する。
ＬＳＩなどの半導体素子を小さい実装面積で接続する技術として、フリップチップ接続が用いられる。そして、より安定したフリップチップ接続を実現するために、半導体素子の金属パッドとはんだバンプとの間に、ＵＢＭ（アンダー・バンプ・メタルルジ：Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）層が設けられる。一方で、インクジェット法による金属の塗布技術が知られている（例えば特許文献１）。
特開２００４−６５７８号公報
ＵＢＭ層はスパッタ法またはめっき法で形成される。ただし、スパッタ法とめっき法とのどちらも、半導体素子のほぼ全面に金属材料を堆積する工程と、ＵＢＭ層が不要な箇所から金属材料を取り除く工程と、を含む。このため従来のＵＢＭ層の形成方法では、金属材料の余分な消費が多い。
また一方、インクジェット法を用いてＵＢＭ層を形成することは知られていない。
本発明は上記課題を鑑みてなされたものであり、その目的の一つは、余分な材料消費を抑えた実装技術を提供することである。
本発明の回路素子の製造方法は、ステージと、前記ステージに対面するノズルを有するヘッドと、を備えた吐出装置を用いた製造方法である。この製造方法は、半導体素子の金属パッドが前記ヘッド側を向くように、前記半導体素子を前記ステージ上にセットするステップＡと、前記半導体素子に対する前記ヘッドの相対位置を変化させるステップＢと、前記ノズルが前記金属パッドに対応する位置に達した場合に、前記金属パッドに導電性材料が付与されるように前記ノズルから液状の前記導電性材料を吐出するステップＣと、前記金属パッド上にＵＢＭ層が得られるように、前記付与された導電性材料を活性化または乾燥するステップＤと、を含んでいる。
上記構成によって得られる効果の一つは、ＵＢＭ層を形成するために必要となる導電性材料の消費が少ないことである。金属パッド上に選択的に導電性材料を付与できるからである。
本発明のある態様では、前記ステップＣは、前記金属パッド上に第１導電性材料が付与されるように、第１のノズルから液状の前記第１導電性材料を吐出するステップを含んでおり、前記ステップＤは、前記金属パッド上に第１金属層が得られるように、前記付与された第１導電性材料を活性化または乾燥するステップを含んでいる。
上記構成によって得られる効果の一つは、ＵＢＭ層を形成するために必要となる第１導電性材料の消費が少ないことである。金属パッド上に選択的に第１導電性材料を付与できるからである。
本発明の他の態様では、前記ステップＣは、前記第１金属層上に第２導電性材料が付与されるように、第２のノズルから液状の前記第２導電性材料を吐出するステップをさらに含んでおり、前記ステップＤは、前記第１金属層上に第２金属層が得られるように、前記付与された第２導電性材料を活性化または乾燥するステップをさらに含んでいる。
上記構成によって得られる効果の一つは、２つの金属層を含むＵＢＭ層が得られることである。
本発明の他の態様では、前記ステップＣは、前記第２金属層上に第３導電性材料が付与されるように、第３のノズルから液状の前記第３導電性材料を吐出するステップをさらに含んでいて、前記ステップＤは、前記第２金属層上に第３金属層が得られるように、前記付与された第３導電性材料を活性化または乾燥するステップをさらに含んでいる。
上記構成によって得られる効果の一つは、３つの金属層を含むＵＢＭ層が得られることである。
好ましくは、前記第１導電性材料はチタンの微粒子を含んでいて、前記第２導電性材料はニッケルの微粒子を含んでいて、前記第３導電性材料は金の微粒子を含んでいる。
上記構成によって得られる効果の一つは、安定したはんだバンプを実現できるＵＢＭ層が得られることである。
本発明の他の態様では、上記回路基板の製造方法は、前記ＵＢＭ層上にはんだバンプを形成するステップＥと、前記はんだバンプをリフローするステップＦと、をさらに含んでいる。
上記構成によって得られる効果の一つは、安定したフリップチップ接続を実現できるはんだバンプが得られることである。
本発明のある態様では、回路基板が上記回路素子の製造方法で製造されている。本発明の他の態様では、電子機器が上記回路素子の製造方法で製造されている。また本発明の他の態様では、電気光学装置が上記回路素子の製造方法で製造される。
本発明の電子素子の製造方法は、ステージと、前記ステージに対面するノズルを有するヘッドと、を備えた吐出装置を用いた電子素子の製造方法である。この製造方法は、基板の導電端子が前記ヘッド側を向くように、前記基板を前記ステージ上にセットするステップＡと、前記基板に対する前記ヘッドの相対位置を変化させるステップＢと、前記ノズルが前記導電端子に対応する位置に達した場合に、前記導電端子に導電性材料が付与されるように前記ノズルから液状の前記導電性材料を吐出するステップＣと、前記導電端子上にＵＢＭ層が得られるように、前記付与された導電性材料を活性化または乾燥するステップＤと、を含んでいる。
上記構成によって得られる効果の一つは、ＵＢＭ層を形成するために必要となる導電性材料の消費が少ないことである。導電端子上に選択的に導電性材料を付与できるからである。
図１（ａ）の半導体チップ１０は、フリップチップ技術によって配線基板や他の半導体チップに実装される半導体素子である。具体的には、半導体チップ１０には、図示しない集積回路が形成されている。さらに半導体チップ１０は、集積回路に電気的に接続された複数の金属パッド１２を有している。これら集積回路と複数の金属パッド１２とは、半導体チップ１０のベース基板５（図５）に対して同じ側に設けられている。
なお、図１（ａ）の半導体チップ１０の形状はほぼ方形である。そして半導体チップ１０は、半導体チップ１０の外周に沿って並んだ１２個の金属パッド１２を有している。また、半導体チップ１０の表面は絶縁層１３で覆われている。ただし、絶縁層１３は、金属パッド１２の表面のみが露出するようにパターニングされている。
複数の金属パッド１２のそれぞれの上には、後述する製造装置によってＵＢＭ（アンダー・バンプ・メタルルジ：Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）層が設けられることになる。そしてさらに、設けられたＵＢＭ層上には、めっき法、ボールマウント法、ディッピング法、印刷法などによってはんだバンプが設けられることになる。本明細書では、はんだバンプが設けられた半導体チップ１０を「回路素子」とも表記する。
はんだバンプが設けられた半導体チップ１０は、配線基板に実装されることになる。具体的には、設けられたはんだバンプのそれぞれと、後述する配線基板に設けられた対応するランドとが接するように、配線基板に対して半導体チップ１０が位置決めされる。そして、はんだバンプを溶融することで、半導体チップ１０が配線基板に物理的かつ電気的に連結される。つまり、半導体チップ１０が配線基板に実装される。本明細書では、半導体チップ１０が実装された配線基板を「回路基板」とも表記する。
金属パッド１２を構成する金属は主にアルミである。一般的に、このような金属パッド１２に対して、はんだの塗れ性（または濡れ性）は良好でない。したがって、金属パッド１２にはんだバンプが物理的に接続しにくい。この理由から、はんだバンプとの親和性がよい導電層を金属パッド１２上に設けることが好ましい。本実施形態では、このような導電層がＵＢＭ層である。
本実施形態では、金属パッド１２の表面を「被吐出部」と表記することもあるし、「ターゲット」と表記することもある。「被吐出部」または「ターゲット」とは、後述するような吐出装置から吐出された液状の材料が着弾して塗れ広がる部分を意味する。なお、金属パッド１２上に着弾した液状の導電性材料が望ましい接触角を呈するように、金属パッド１２の表面に薄膜が形成される場合もある。本実施形態では、金属パッド１２の表面に形成されるこのような薄膜も含めて「金属パッド」と表記する。
本実施形態では、半導体チップ１０は、図１（ｂ）に示すような半導体ウエハ１４の形態で製造される。本実施形態では、はんだバンプがＵＢＭ層上に設けられるまでの工程は、半導体ウエハ１４における複数の半導体チップ１０に対して行われる。もちろん、ダイシングによって半導体ウエハ１４から分割された形態の半導体チップ１０に対して、ＵＢＭ層を設ける工程が行われてもよい。
以下では、半導体チップ１０における複数の金属パッド１２のそれぞれに、ＵＢＭ層を設ける製造装置を説明する。なお、以下で説明する製造装置は、回路基板を製造する製造装置の一部である。
（Ａ．製造装置）
図２の製造装置１は、３つの吐出装置１Ａ、１Ｂ、１Ｃと、３つのオーブン（乾燥装置）２Ａ、２Ｂ、２Ｃと、搬送装置３と、を有している。
吐出装置１Ａは、半導体チップ１０の金属パッド１２上に、第１導電性材料を塗布または付与する装置である。ここで、第１導電性材料は、チタン（Ｔｉ）のナノ粒子と、チタンのナノ粒子の表面を覆うための分散剤と、有機溶媒と、を含んでいる。オーブン２Ａは、塗布された第１導電性材料を加熱する装置である。オーブン２Ａによる加熱によって、第１導電性材料に含まれるチタンが燒結して、第１金属層が得られる。
吐出装置１Ｂは、第１金属層上に、第２導電性材料を塗布または付与する装置である。ここで、第２導電性材料は、ニッケル（Ｎｉ）のナノ粒子と、ニッケルのナノ粒子の表面を覆うための分散剤と、有機溶媒と、を含んでいる。オーブン２Ｂは、塗布された第２導電性材料を加熱する装置である。オーブン２Ｂによる加熱によって、第２導電性材料に含まれるニッケルが燒結して、第２金属層が得られる。
吐出装置１Ｃは、第２金属層上に、第３導電性材料を塗布または付与する装置である。ここで、第３導電性材料は、金（Ａｕ）のナノ粒子と、金のナノ粒子の表面を覆うための分散剤と、有機溶媒と、を含んでいる。オーブン２Ｃは、塗布された第３導電性材料を加熱する装置である。オーブン２Ｃによる加熱によって、第３導電性材料に含まれる金が燒結して、第３金属層が得られる。
搬送装置３は、自走装置と、半導体ウエハ１４を支える２本のフォークを備えたリフト機構と、を備えている。そして、搬送装置３は、半導体チップ１０（半導体ウエハ１４）を、吐出装置１Ａ、オーブン２Ａ、吐出装置１Ｂ、オーブン２Ｂ、吐出装置１Ｃ、オーブン２Ｃに、この順番で供給する。
以下では、吐出装置１Ａ、１Ｂ、１Ｃについて、構成と機能とをさらに詳細に説明する。ただし、吐出装置１Ｂ、１Ｃのそれぞれの構成・機能は、吐出装置１Ａの構成・機能と基本的に同じである。このため、重複を避ける目的で、吐出装置１Ａを代表して説明する。なお、本明細書では、吐出装置１Ｂ、１Ｃにおける構成要素のうち、吐出装置１Ａの構成要素と同じものには、吐出装置１Ａの構成要素と同じ参照符号が付されている。
（Ｂ．吐出装置）
図３に示す吐出装置１Ａは、インクジェット装置である。具体的には、吐出装置１Ａは、液状の第１導電性材料２１Ａを保持するタンク１０１Ａと、チューブ１１０Ａと、チューブ１１０Ａを介してタンク１０１Ａから液状の第１導電性材料２１Ａが供給される吐出走査部１０２と、を備えている。ここで、吐出走査部１０２は、グランドステージＧＳと、吐出ヘッド部１０３と、ステージ１０６と、第１位置制御装置１０４と、第２位置制御装置１０８と、制御部１１２と、支持部１０４ａと、を備えている。
吐出ヘッド部１０３は、ステージ１０６側に液状の第１導電性材料２１Ａを吐出するヘッド１１４（図４）を保持している。このヘッド１１４は、制御部１１２からの信号に応じて、液状の第１導電性材料２１Ａの液滴を吐出する。なお、吐出ヘッド部１０３におけるヘッド１１４は、チューブ１１０Ａによってタンク１０１Ａに連結されており、このため、タンク１０１Ａからヘッド１１４に液状の第１導電性材料２１Ａが供給される。
ここで、液状の第１導電性材料２１Ａは「液状の材料」の一種である。「液状の材料」とは、ヘッド１１４のノズル（後述）から液滴として吐出されうる粘度を有する材料をいう。この場合、材料が水性であると油性であるとを問わない。ノズルから吐出可能な流動性（粘度）を備えていれば十分で、固体物質が混入していても全体として流動体であればよい。本実施形態では、液状の第１導電性材料２１Ａは、平均粒径が１０ｎｍ程度のチタン粒子と、分散剤と、有機溶媒と、を含む。液状の第１導電性材料２１Ａ中で、チタン粒子は分散剤に覆われている。分散剤に覆われたチタン粒子は有機溶媒中に安定して分散されている。ここで、分散剤は、チタン原子に配位可能な化合物である。
このような分散剤として、アミン、アルコール、チオールなどが知られている。より具体的には、分散剤として、２−メチルアミノエタノール、ジエタノールアミン、ジエチルメチルアミン、２−ジメチルアミノエタノール、メチルジエタノールアミンなどのアミン化合物、アルキルアミン類、エチレンジアミン、アルキルアルコール類、エチレングリコール、プロピレングリコール、アルキルチオール類、エタンジチオールを用いることができる。
なお、平均粒径が１ｎｍ程度から数１００ｎｍまでの粒子は、「ナノ粒子」とも表記される。この表記によれば、液状の第１導電性材料２１Ａは、チタンのナノ粒子を含んでいる。
ステージ１０６は半導体ウエハ１４を載せるための平面を提供している。さらにステージ１０６は、吸引力を用いて半導体ウエハ１４の位置を固定する機能も有する。
第１位置制御装置１０４は、支持部１０４ａによって、グランドステージＧＳから所定の高さの位置に固定されている。この第１位置制御装置１０４は、制御部１１２からの信号に応じて、吐出ヘッド部１０３をＸ軸方向と、Ｘ軸方向に直交するＺ軸方向と、に沿って移動させる機能を有する。さらに、第１位置制御装置１０４は、Ｚ軸に平行な軸の回りで吐出ヘッド部１０３を回転させる機能も有する。ここで、本実施形態では、Ｚ軸方向は、鉛直方向（つまり重力加速度の方向）に平行な方向である。
第２位置制御装置１０８は、制御部１１２からの信号に応じて、ステージ１０６をグランドステージＧＳ上でＹ軸方向に移動させる。ここで、Ｙ軸方向は、Ｘ軸方向およびＺ軸方向の双方と直交する方向である。
上記のような機能を有する第１位置制御装置１０４の構成と第２位置制御装置１０８の構成とは、リニアモータおよびサーボモータを利用した公知のＸＹロボットを用いて実現できるので、ここでは、それらの詳細な構成の説明を省略する。
第１位置制御装置１０４によって、吐出ヘッド部１０３はＸ軸方向に移動する。そして、第２位置制御装置１０８によって、半導体ウエハ１４はステージ１０６と共にＹ軸方向に移動する。これらの結果、半導体チップ１０（半導体ウエハ１４）に対するヘッド１１４の相対位置が変わる。より具体的には、これらの動作によって、吐出ヘッド部１０３、ヘッド１１４、またはノズル１１８（図４）は、半導体チップ１０に対して、Ｚ軸方向に所定の距離を保ちながら、Ｘ軸方向およびＹ軸方向に相対的に移動、すなわち相対的に走査する。「相対移動」または「相対走査」とは、液状の第１導電性材料２１Ａを吐出する側と、そこからの吐出物が着弾する側（被吐出部）の少なくとも一方を他方に対して相対移動することを意味する。
制御部１１２は、液状の第１導電性材料２１Ａの液滴を吐出すべき相対位置を表す吐出データ（例えばビットマップデータ）を外部情報処理装置から受け取るように構成されている。制御部１１２は、受け取った吐出データを内部の記憶装置に格納するとともに、格納された吐出データに応じて、第１位置制御装置１０４と、第２位置制御装置１０８と、ヘッド１１４と、を制御する。
（Ｃ．ヘッド）
図４（ａ）および（ｂ）に示すように、吐出装置１Ａにおけるヘッド１１４は、インクジェットヘッドである。具体的には、ヘッド１１４は、振動板１２６と、ノズルプレート１２８と、を備えている。振動板１２６と、ノズルプレート１２８と、の間には、液たまり１２９が位置しており、この液たまり１２９には、図示しない外部タンクから孔１３１を介して供給される液状の第１導電性材料２１Ａが常に充填される。
また、振動板１２６と、ノズルプレート１２８と、の間には、複数の隔壁１２２が位置している。そして、振動板１２６と、ノズルプレート１２８と、一対の隔壁１２２と、によって囲まれた部分がキャビティ１２０である。キャビティ１２０はノズル１１８に対応して設けられているため、キャビティ１２０の数とノズル１１８の数とは同じである。キャビティ１２０には、一対の隔壁１２２間に位置する供給口１３０を介して、液たまり１２９から液状の第１導電性材料２１Ａが供給される。なお、本実施形態では、ノズル１１８の直径は、約２７μｍである。
ここで、吐出装置１Ａのヘッド１１４におけるノズル１１８は、本発明の「第１のノズル」に対応する。同様に、吐出装置１Ｂのヘッド１１４におけるノズル１１８は本発明の「第２のノズル」に対応し、吐出装置１Ｃのヘッド１１４におけるノズル１１８は本発明の「第３のノズル」に対応する。
なお、後述するように、「第１のノズル」、「第２のノズル」、および「第３のノズル」は、１つの吐出装置における３つの異なるノズル１１８であってもよい。あるいは、「第１のノズル」、「第２のノズル」、および「第３のノズル」は、１つの吐出装置における１つの同じノズル１１８であってもよい。
さて、振動板１２６上には、それぞれのキャビティ１２０に対応して、それぞれの振動子１２４が位置する。振動子１２４のそれぞれは、ピエゾ素子１２４Ｃと、ピエゾ素子１２４Ｃを挟む一対の電極１２４Ａ、１２４Ｂと、を含む。制御部１１２が、この一対の電極１２４Ａ、１２４Ｂの間に駆動電圧を与えることで、対応するノズル１１８から液状の第１導電性材料２１Ａが吐出される。ここで、ノズル１１８から吐出される第１導電性材料２１Ａの体積は、０ｐｌ以上４２ｐｌ（ピコリットル）以下の間で可変である。なお、ノズル１１８からＺ軸方向に液状の第１導電性材料２１Ａが吐出されるように、ノズル１１８の形状が調整されている。
本明細書では、１つのノズル１１８と、ノズル１１８に対応するキャビティ１２０と、キャビティ１２０に対応する振動子１２４と、を含んだ部分を「吐出部１２７」と表記することもある。この表記によれば、１つのヘッド１１４は、ノズル１１８の数と同じ数の吐出部１２７を有する。吐出部１２７は、ピエゾ素子の代わりに電気熱変換素子を有してもよい。つまり、吐出部１２７は、電気熱変換素子による材料の熱膨張を利用して材料を吐出する構成を有していてもよい。
（Ｄ．製造方法）
以下では、回路素子の製造方法を説明する。この製造方法は、半導体チップ１０の複数の金属パッド１２のそれぞれにＵＢＭ層を設ける工程と、ＵＢＭ層上にはんだバンプを設ける工程と、半導体チップ１０を配線基板に実装する工程と、を含んでいる。
（Ｄ１．金属パッドの形成工程）
まず、公知の材料塗布技術と公知のパターニング技術とを用いて、半導体ウエハ１４における複数の半導体チップ１０のそれぞれに、図５（ａ）に示す複数の金属パッド１２を設ける。本実施形態では、複数の金属パッド１２のそれぞれは、約０．５μｍの厚さのアルミからなる。また、複数の金属パッド１２のそれぞれは、半導体チップ１０における集積回路に電気的に接続されている。なお、図５（ａ）においては、半導体チップ１０の最下層に位置するベース基板５上に複数の金属パッド１２が形成されている。
次に、金属パッド１２と、半導体チップ１０の表面と、を覆うように絶縁材料を塗布する。そして、金属パッド１２のみが露出するように絶縁材料をパターニングして絶縁層１３（図５（ａ））を得る。本実施形態では、得られる絶縁層１３は、約１μｍの厚さのＳｉＯ2膜である。もちろん、絶縁層１３として、ＳｉＮ膜、Ｓｉ3Ｎ4膜、ポリイミド樹脂膜などが用いられてもよい。
（Ｄ２．ＵＢＭ層の形成工程）
絶縁層１３がパターニングされた後で、金属パッド１２にＵＢＭ層を設ける工程を行う。この工程は、塗布工程と、加熱工程と、を含んでいる。本実施形態では、塗布工程と加熱工程とは、繰り返し行われる。
具体的にはまず、半導体チップ１０の金属パッド１２がヘッド１１４側を向くように、搬送装置３は半導体チップ１０（半導体ウエハ１４）を吐出装置１Ａのステージ１０６上にセットする。そうすると、吐出装置１Ａは、半導体チップ１０に対するノズル１１８の相対位置を変化させる。そして、図５（ｂ）に示すように、ノズル１１８が金属パッド１２に対応する相対位置に達した場合に、吐出装置１Ａはノズル１１８から液状の第１導電性材料２１Ａを吐出する。このようにして、吐出装置１Ａは、金属パッド１２上のみに第１導電性材料２１Ａを塗布、つまり付与する。
金属パッド１２のすべてに第１導電性材料２１Ａが塗布された後で、第１導電性材料２１Ａを活性化する。この目的で、搬送装置３は半導体チップ１０をオーブン２Ａの内部に位置させる。そして、オーブン２Ａが所定の時間だけ半導体チップ１０を加熱すると、第１導電性材料２１Ａにおけるチタンのナノ粒子が融着または燒結する。チタンのナノ粒子が融着または燒結すると、図５（ｃ）に示すように、金属パッド１２を覆う第１金属層２１が得られる。本実施形態で得られる第１金属層２１（Ｔｉ層）の厚さは、約０．１μｍである。
第１金属層２１が得られた後で、第１金属層２１がヘッド１１４側を向くように、搬送装置３は半導体チップ１０を吐出装置１Ｂのステージ１０６上にセットする。そうすると、吐出装置１Ｂは、半導体チップ１０に対するノズル１１８の相対位置を変化させる。そして、図６（ａ）に示すように、ノズル１１８が金属パッド１２に対応する相対位置に達した場合に、吐出装置１Ｂはノズル１１８から液状の第２導電性材料２２Ａを吐出する。このようにして、吐出装置１Ｂは、第１金属層２１上のみに第２導電性材料２２Ａを塗布、つまり付与する。
第１金属層２１のすべてに第２導電性材料２２Ａが塗布された後で、第２導電性材料２２Ａを活性化する。この目的で、搬送装置３は半導体チップ１０をオーブン２Ｂの内部に位置させる。そして、オーブン２Ｂが所定の時間だけ半導体チップ１０を加熱すると、第２導電性材料２２Ａにおけるニッケルのナノ粒子が融着または燒結する。ニッケルのナノ粒子が融着または燒結すると、図６（ｂ）に示すように、第１金属層２１を覆う第２金属層２２が得られる。本実施形態で得られる第２金属層２２（Ｎｉ層）の厚さは、約６μｍである。
第２金属層２２が得られた後で、第２金属層２２がヘッド１１４側を向くように、搬送装置３は半導体チップ１０を吐出装置１Ｃのステージ１０６上にセットする。そうすると、吐出装置１Ｃは、半導体チップ１０に対するノズル１１８の相対位置を変化させる。そして、図６（ｃ）に示すように、ノズル１１８が金属パッド１２に対応する相対位置に達した場合に、吐出装置１Ｃはノズル１１８から液状の第３導電性材料２３Ａを吐出する。このようにして、吐出装置１Ｃは、第２金属層２２上のみに第３導電性材料２３Ａを塗布、つまり付与する。
第２金属層２２のすべてに第３導電性材料２３Ａが塗布された後で、第３導電性材料２３Ａを活性化する。この目的で、搬送装置３は半導体チップ１０をオーブン２Ｃの内部に位置させる。そして、オーブン２Ｃが所定の時間だけ半導体チップ１０を加熱すると、第３導電性材料２３Ａにおける金のナノ粒子が融着または燒結する。金のナノ粒子が融着または燒結すると、図７（ａ）に示すように、第２金属層２２を覆う第３金属層２３が得られる。本実施形態で得られる第３金属層２３（Ａｕ層）の厚さは、約１０μｍである。
以上のような塗布工程と加熱工程との繰り返しによって、図７（ｂ）に示すように、複数の金属パッド１２のそれぞれの上に、ＵＢＭ層２５が形成される。ここで、ＵＢＭ層２５は、第１金属層２１（チタン層）と、第２金属層２２（ニッケル層）と、第３金属層２３（金層）と、からなる。
このように本実施形態によれば、吐出装置１Ａ、１Ｂ、１Ｃが、目的の部分にだけに選択的に導電性材料２１Ａ、２２Ａ、２３Ａをそれぞれ塗布する。このため、ＵＢＭ層２５を製造する際の導電性材料の余分な消費を抑えることができる。
さて、第１金属層２１がチタンからなるので、後述するはんだ層をリフローする際に、第１金属層２１は拡散バリア層として機能する。さらに、第１金属層２１がチタンからなるので、アルミからなる金属パッド１２に対する密着性がよい。アルミとの密着性がよい金属として、チタンの他に、クロム（Ｃｒ）、チタン／タングステン（Ｔｉ／Ｗ）、Ｎｉがあるので、第１金属層２１がクロム、チタン／タングステン、またはニッケルからなってもよい。ここで、クロム、チタン／タングステン、またはニッケルからなる第１金属層２１を得るためには、チタンの微粒子に代えて、対応する金属の微粒子を含んだ液状の導電性材料を吐出すればよい。なお、第１金属層２１の厚さは、０．０１μｍから１μｍの範囲内にあればよい。
第２金属層２２がニッケルからなるので、後述するはんだバンプに対するはんだ付け性がよい。はんだ付け性がよい金属は、ニッケルの他に銅がある。このため、第２金属層２２が銅からなってもよい。ここで、銅からなる第２金属層２２を得るためには、ニッケルの微粒子に代えて、銅の微粒子を含む液状の導電性材料を吐出すればい。なお、第２金属層の厚さは、１μｍから１０μｍの範囲内にあればよい。
第３金属層（Ａｕ層）２３は下地の第１金属層２１、第２金属層２２、第３金属層２３の酸化を防止する働きをする。また、金からなる第３金属層２３は、はんだの塗れ性を向上させる機能も有する。そして、第３金属層２３が金からなるので、はんだ付けに代えて、Ａｕ−Ｓｎ接合や、ワイヤボンディング技術などのＡｕ−Ａｕ接合や、異方性導電フィルム（ＡＣＦ）による接合や、異方性導電ペースト（ＡＣＰ）による接合や、非導電性フィルム（ＮＣＦ）による接合や、または非導電性ペースト（ＮＣＰ）による接合、などを適用した接続にも対応できる。
さらに、第３金属層２３が金からなっていれば、第３金属層を約２０μｍにまで厚くできるので、ＵＢＭ層の高さの設計においてより自由度が生まれる。この結果、ＵＢＭ層が設けられた回路素子を配線基板に実装する際の自由度が増す。なお、本実施形態の第３金属層２３は、はんだ層がリフローされてはんだバンプが形成される際に消滅する。第３金属層２３が消滅する理由は、第３金属層２３におけるＡｕ原子がリフローの際に拡散するからである。
なお、本実施形態では、第１金属層２１、第２金属層２２、第３金属層２３のように積層された複数の層をまとめて「金属スタック層」とも表記する。
（Ｄ３．はんだバンプの形成工程）
金属パッド１２上にＵＢＭ層２５が設けられた後で、ＵＢＭ層２５上にはんだバンプを設ける工程を行う。
まず、絶縁層１３と、ＵＢＭ層２５と、を覆うレジスト層２６（図８（ａ））が得られるように、スピンコート法を用いてネガ型のフォトレジストを塗布する。具体的には、半導体チップ１０のＵＢＭ層２５側の全面がレジスト層２６で覆われるようにフォトレジストを塗布する。本実施形態で得られるレジスト層２６の厚さは、１０μｍから３０μｍ程度である。
次に、ＵＢＭ層２５が露出するようにレジスト層２６をパターニングする。具体的には、図８（ｂ）に示すように、ＵＢＭ層２５に対応する部分に遮光部ＳＨが設けられたフォトマスクＭＫを介して、レジスト層２６に紫外線を照射する。そして、所定の溶液を用いて現像することで、ＵＢＭ層２５を露出する開口部を有するレジスト層２６Ａを得る。
そして、印刷法を用いて、ＵＢＭ層２５上にＳｕ／Ａｇ／Ｃｕ系のはんだを塗布する。この結果、図８（ｃ）に示すように、ＵＢＭ層２５上にはんだ層２７Ａが形成される。その後、図８（ｄ）に示すように、レジスト層２６Ａを剥離する。
さらにその後、図９（ａ）に示すように、はんだ層２７Ａをリフローすることで、ＵＢＭ層２５上にはんだバンプ２７を形成する。なお、上述したように、はんだバンプ２７が設けられた半導体チップ１０を「回路素子」とも表記する。
ここで、はんだ層２７Ａをリフローする際に、Ａｕ原子がはんだバンプ２７側または下地金属層側に拡散するので、第３金属層２３は実質的に消滅する。また、第２金属層（Ｎｉ層）２２は、はんだ層２７Ａに含まれるＳｕ、Ｃｕと反応することで、中間金属層２２’となる。以下では、はんだ層２７Ａをリフローした後のＵＢＭ層２５を、「ＵＢＭ層２５’」と表記する。図９（ａ）に示すように、本実施形態のＵＢＭ層２５’は、第１金属層２１と、中間金属層２２’と、を含んでいる。
（Ｄ４．半導体チップの実装工程）
ＵＢＭ層２５’上にはんだバンプ２７が設けられた後で、半導体チップ１０を配線基板に実装する工程を行う。
まず、半導体ウエハ１４が所定の厚さになるまで、半導体ウエハ１４の裏面を削る。そして、半導体ウエハ１４をダイシングすることで、半導体ウエハ１４から複数の半導体チップ１０を分離する。そして、それぞれの半導体チップ１０を、それぞれの配線基板２８上に実装する。具体的には、図９（ｂ）に示すように、はんだバンプ２７のそれぞれが配線基板２８上のそれぞれのランド２９に対面するように、半導体チップ１０を配線基板２８に対して位置決めする。ここで、配線基板２８上のランド２９は、銅配線の一部である。
そして、はんだバンプ２７を再び溶融させると、半導体チップ１０の金属パッド１２と、配線基板２８のランド２９とは、ＵＢＭ層２５’とはんだバンプ２７とを介して、物理的かつ電気的に連結される。この結果、半導体チップ１０は配線基板２８に実装される。そして必要に応じて、半導体チップ１０と配線基板２８との間の間隙を、エポキシ樹脂などの封止樹脂で封止する。なお、本明細書では、半導体チップ１０が実装された配線基板２８を「回路基板」とも表記する。
半導体チップ１０の一例は、図１０および図１１に示すような表示コントローラ３３である。ここで、表示コントローラ３３は、液晶パネル３２を駆動する半導体素子である。表示コントローラ３３は、本実施形態の製造方法によって製造される。
具体的には、表示コントローラ３３の金属パッド上に、本実施形態の製造方法によってＵＢＭ層を設ける。そして、ＵＢＭ層にはんだバンプが設けられた後で、表示コントローラ３３をフレキシブル配線基板３１に実装する。具体的には、はんだバンプと、フレキシブル配線基板３１上の対応するランド３５Ａとが接するように、表示コントローラ３３をフレキシブル配線基板３１に位置決めしたうえで、はんだバンプを溶融させる。
さらに、表示コントローラ３３が実装されたフレキシブル配線基板３１を、液晶パネル３２に実装する。具体的には、液晶パネル３２上の電極（不図示）と、フレキシブル配線基板３１上の配線３５とを、異方性導電接着剤を介して接続する。そうすると、液晶表示装置３４が得られる。このように、本実施形態の製造方法は、液晶表示装置３４の製造に適用できる。
さらに、本実施形態の製造方法は、液晶表示装置３４の製造だけでなく、種々の電気光学装置の製造にも適用され得る。ここでいう「電気光学装置」とは、複屈折性の変化や、旋光性の変化や、光散乱性の変化などの光学的特性の変化（いわゆる電気光学効果）を利用する装置に限定されず、信号電圧の印加に応じて光を射出、透過、または反射する装置全般を意味する。
具体的には、電気光学装置は、液晶表示装置、エレクトロルミネッセンス表示装置、プラズマ表示装置、表面伝導型電子放出素子を用いたディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）、電界放出ディスプレイ（ＦＥＤ：Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などを含む用語である。
さらに、本実施形態の製造方法は、種々の電子機器の製造方法に適用され得る。例えば、図１２に示す携帯電話機４０の製造方法や、図１３に示すパーソナルコンピュータ５０の製造方法にも、本実施形態の製造方法が適用される。
（変形例１）
上記実施形態によれば、はんだ層２７Ａがリフローされる前のＵＢＭ層２５は、３つの金属層からなる。しかしながら、下地の金属パッド１２と、はんだバンプ２７と、を互いに物理的かつ電気的に連結できるのであれば、ＵＢＭ層２５は、１つの金属層からなってもよいし、４つ以上の金属層からなってもよい。具体的には、ＵＢＭ層２５がニッケル層だけからなってもはんだ付け性を向上できるので、そのようなＵＢＭ層２５を有する回路素子にはんだ付けによる実装技術を適用できる。
また本実施形態で説明した金属以外の金属を含む導電性材料が、ＵＢＭ層を形成するために用いられてもよい。さらに、液状の導電性材料が、金属の微粒子に代えて、有機金属化合物を含んでいてもよい。ここでいう有機金属化合物は、加熱による分解によって金属が析出するような化合物である。
（変形例２）
上記実施形態によれば、３つの異なる吐出装置１Ａ、１Ｂ、１Ｃが、それぞれ異なる導電性材料を吐出する。このような構成に代えて、１つの吐出装置（例えば吐出装置１Ａ）が、上述の第１導電性材料２１Ａ、第２導電性材料２２Ａ、および第３導電性材料２３Ａを吐出してもよい。この場合、これら導電性材料２１Ａ、２２Ａ、２３Ａは、吐出装置１Ａにおけるそれぞれ別々のノズル１１８から吐出されてもよいし、吐出装置１Ａにおける１つのノズル１１８から吐出されてもよい。１つのノズル１１８からこれら４つの導電性材料２１Ａ、２２Ａ、２３Ａが吐出される場合には、導電性材料を切り換える際に、タンク１０１Ａからノズル１１８までの経路を洗浄する工程を追加すればよい。
ここで、１つのノズルからこれら３つの導電性材料２１Ａ、２２Ａ、２３Ａが吐出される場合には、本発明の「第１のノズル」と、「第２のノズル」と、「第３のノズル」とは、１つの同じノズル１１８に対応する。
（変形例３）
上記実施形態のＵＢＭ層２５の構成によれば、第１金属層はチタン（Ｔｉ）層であり、第２金属層はニッケル（Ｎｉ）層であり、第３金属層は金（Ａｕ）層である。このような構成に代えて、ＵＢＭ層は次のような３つの金属層からなってもよい。例えば、ＵＢＭ層において、第１金属層がチタン層（Ｔｉ）層であり、第２金属層がチタン（Ｔｉ）と銅（Ｃｕ）との混合層であり、第３金属層が銅（Ｃｕ）層であってもよい。また、ＵＢＭ層において、第１金属層がクロム（Ｃｒ）層であり、第２金属層が銅（Ｃｕ）層であり、第３金属層が金（Ａｕ）層であってもよい。
以上のような構成のＵＢＭ層であっても、対応する金属の微粒子を含むそれぞれの液状の導電性材料を準備すれば、上記実施形態で説明した製造方法で製造できる。
（変形例５）
上記実施形態によれば、オーブンによる加熱によって第１導電性材料２１Ａ、第２導電性材料２２Ａ、第３導電性材料２３Ａを最終的に活性化させる。ただし、加熱することに代えて、紫外域・可視光域の波長の光や、マイクロウェーヴなどの電磁波を照射することで、これら導電性材料を活性化してもよい。また、このような活性化に代えて、導電性材料を単に乾燥させてもよい。付与された導電性材料を放置するだけでも導電層が生じるからである。ただし、導電性材料を単に乾燥させる場合よりも、何らかの活性化を行う場合の方が、導電層の生成時間が短い。このため、導電性材料を活性化することがより好ましい。
（変形例６）
上記実施形態によれば、半導体素子の金属パッドにＵＢＭ層が設けられる。しかしながら、上記実施形態のＵＢＭ層の形成方法は、半導体素子の金属パッドだけでなく、半導体パッケージの基板に設けられたリード端子にＵＢＭ層を設ける場合に適用されてもよい。ここで、このような半導体パッケージが本発明の「電子素子」に対応し、リード端子が本発明の「導電端子」に対応する。また、半導体パッケージの一例はボール・グリット・アレイ（ＢＧＡ）パッケージである。さらにまた、半導体パッケージの基板の一例は、上述の配線基板や回路基板である。このような半導体パッケージの製造において上記実施形態のＵＢＭ層の形成方法が用いられれば、基板に設けられたリード端子を構成する材質として、銅以外の金属を用いることが可能となる。
（ａ）は半導体チップの平面図を示す模式図であり、（ｂ）は半導体ウエハを示す模式図。 本実施形態の製造装置の模式図。 吐出装置の模式図。 （ａ）および（ｂ）は吐出装置におけるヘッドの図。 （ａ）から（ｃ）はＵＢＭ層を設ける方法を示す図。 （ａ）から（ｃ）はＵＢＭ層を設ける方法を示す図。 （ａ）および（ｂ）はＵＢＭ層を設ける方法を示す図。 （ａ）から（ｄ）ははんだバンプを形成する方法を示す図。 （ａ）および（ｂ）は半導体チップを配線基板に実装する方法を示す図。 本実施形態の製造方法によって製造された液晶表示装置の模式図。 本実施形態の製造方法によって製造された液晶表示装置の模式図。 本実施形態の製造方法によって製造された携帯電話機の模式図。 本実施形態の製造方法によって製造されたパーソナルコンピュータの模式図。
符号の説明
１…製造装置、１Ａ、１Ｂ、１Ｃ…吐出装置、２Ａ、２Ｂ、２Ｃ…オーブン、３…搬送装置、５…ベース基板、１０…半導体チップ、１２…金属パッド、１３…絶縁層、１４…半導体ウエハ、２１Ａ…第１導電性材料、２１…第１金属層、２２Ａ…第２導電性材料、２２…第２金属層、２３Ａ…第３導電性材料、２３…第３金属層、２５…ＵＢＭ層、２６Ａ、２６…レジスト層、２７Ａ…はんだ層、２７…はんだバンプ、２８…配線基板、２９…ランド、３１…フレキシブル配線基板、３２…液晶パネル、３３…表示コントローラ、３４…液晶表示装置、４０…携帯電話機、５０…パーソナルコンピュータ、ＳＨ…遮光部、ＭＫ…フォトマスク。

Claims (10)

  1. ステージと、
    前記ステージに対面するノズルを有するヘッドと、
    を備えた吐出装置を用いた回路素子の製造方法であって、
    半導体素子の金属パッドが前記ヘッド側を向くように、前記半導体素子を前記ステージ上にセットするステップＡと、
    前記半導体素子に対する前記ヘッドの相対位置を変化させるステップＢと、
    前記ノズルが前記金属パッドに対応する位置に達した場合に、前記金属パッドに導電性材料が付与されるように前記ノズルから液状の前記導電性材料を吐出するステップＣと、
    前記金属パッド上にＵＢＭ層が得られるように、前記付与された導電性材料を活性化または乾燥するステップＤと、
    を含んだ回路素子の製造方法。
  2. 請求項１記載の回路素子の製造方法であって、
    前記ステップＣは、前記金属パッド上に第１導電性材料が付与されるように、第１のノズルから液状の前記第１導電性材料を吐出するステップを含んでおり、
    前記ステップＤは、前記金属パッド上に第１金属層が得られるように、前記付与された第１導電性材料を活性化または乾燥するステップを含んでいる、
    回路素子の製造方法。
  3. 請求項２記載の回路素子の製造方法であって、
    前記ステップＣは、前記第１金属層上に第２導電性材料が付与されるように、第２のノズルから液状の前記第２導電性材料を吐出するステップをさらに含んでおり、
    前記ステップＤは、前記第１金属層上に第２金属層が得られるように、前記付与された第２導電性材料を活性化または乾燥するステップをさらに含んでいる、
    回路素子の製造方法。
  4. 請求項３記載の回路素子の製造方法であって、
    前記ステップＣは、前記第２金属層上に第３導電性材料が付与されるように、第３のノズルから液状の前記第３導電性材料を吐出するステップをさらに含んでいて、
    前記ステップＤは、前記第２金属層上に第３金属層が得られるように、前記付与された第３導電性材料を活性化または乾燥するステップをさらに含んでいる、
    回路素子の製造方法。
  5. 請求項４記載の回路素子の製造方法であって、
    前記第１導電性材料はチタンの微粒子を含んでいて、
    前記第２導電性材料はニッケルの微粒子を含んでいて、
    前記第３導電性材料は金の微粒子を含んでいる、
    回路素子の製造方法。
  6. 請求項１から５のいずれか一つ記載の回路素子の製造方法であって、
    前記ＵＢＭ層上にはんだバンプを形成するステップＥと、
    前記はんだバンプをリフローするステップＦと、
    をさらに含んだ回路素子の製造方法。
  7. 請求項１から６のいずれか一つ記載の回路素子の製造方法で製造された回路基板。
  8. 請求項１から６のいずれか一つ記載の回路素子の製造方法で製造された電子機器。
  9. 請求項１から６のいずれか一つ記載の回路素子の製造方法で製造された電気光学装置。
  10. ステージと、
    前記ステージに対面するノズルを有するヘッドと、
    を備えた吐出装置を用いた電子素子の製造方法であって、
    基板の導電端子が前記ヘッド側を向くように、前記基板を前記ステージ上にセットするステップＡと、
    前記基板に対する前記ヘッドの相対位置を変化させるステップＢと、
    前記ノズルが前記導電端子に対応する位置に達した場合に、前記導電端子に導電性材料が付与されるように前記ノズルから液状の前記導電性材料を吐出するステップＣと、
    前記導電端子上にＵＢＭ層が得られるように、前記付与された導電性材料を活性化または乾燥するステップＤと、
    を含んだ電子素子の製造方法。
JP2004170101A 2004-06-08 2004-06-08 回路素子の製造方法、電子素子の製造方法、回路基板、電子機器、および電気光学装置 Withdrawn JP2005353682A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004170101A JP2005353682A (ja) 2004-06-08 2004-06-08 回路素子の製造方法、電子素子の製造方法、回路基板、電子機器、および電気光学装置
US11/113,097 US20050272244A1 (en) 2004-06-08 2005-04-25 Method for manufacturing circuit element, method for manufacturing electronic element, circuit substrate, electronic device, and electro-optical apparatus
KR1020050039132A KR100691708B1 (ko) 2004-06-08 2005-05-11 회로 소자의 제조 방법, 전자 소자의 제조 방법, 회로기판, 전자 기기, 및 전기 광학 장치
CNA200510073788XA CN1706641A (zh) 2004-06-08 2005-05-24 电路元件及电子元件的制造方法、电路基板、电子仪器
TW094118604A TWI283557B (en) 2004-06-08 2005-06-06 Method of manufacturing circuit device, method of manufacturing electronic device, and circuit board, electronic apparatus, and photoelectric device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004170101A JP2005353682A (ja) 2004-06-08 2004-06-08 回路素子の製造方法、電子素子の製造方法、回路基板、電子機器、および電気光学装置

Publications (1)

Publication Number Publication Date
JP2005353682A true JP2005353682A (ja) 2005-12-22

Family

ID=35449540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004170101A Withdrawn JP2005353682A (ja) 2004-06-08 2004-06-08 回路素子の製造方法、電子素子の製造方法、回路基板、電子機器、および電気光学装置

Country Status (5)

Country Link
US (1) US20050272244A1 (ja)
JP (1) JP2005353682A (ja)
KR (1) KR100691708B1 (ja)
CN (1) CN1706641A (ja)
TW (1) TWI283557B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250849A (ja) * 2006-03-16 2007-09-27 Casio Comput Co Ltd 半導体装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953259B2 (en) * 2004-10-08 2018-04-24 Thin Film Electronics, Asa RF and/or RF identification tag/device having an integrated interposer, and methods for making and using the same
US20070148951A1 (en) * 2005-12-27 2007-06-28 Mengzhi Pang System and method for flip chip substrate pad
CN100559173C (zh) * 2005-12-27 2009-11-11 中芯国际集成电路制造(上海)有限公司 集成电路制造中用于俄歇电子能谱的样品的处理方法
WO2007122925A1 (ja) * 2006-04-24 2007-11-01 Murata Manufacturing Co., Ltd. 電子部品、それを用いた電子部品装置およびその製造方法
DE102006024286B4 (de) * 2006-05-24 2015-06-03 Robert Bosch Gmbh Mikrofluidische Vorrichtung, insbesondere zur Dosierung einer Flüssigkeit oder zur dosierten Abgabe einer Flüssigkeit, und Verfahren zur Herstellung einer mikrofluidischen Vorrichtung
US7709307B2 (en) * 2006-08-24 2010-05-04 Kovio, Inc. Printed non-volatile memory
US9016585B2 (en) 2008-11-25 2015-04-28 Thin Film Electronics Asa Printed antennas, methods of printing an antenna, and devices including the printed antenna
DE102012216546B4 (de) * 2012-09-17 2023-01-19 Infineon Technologies Ag Verfahren zum verlöten eines halbleiterchips mit einem träger
JP6323566B2 (ja) * 2014-10-23 2018-05-16 株式会社村田製作所 電子部品の試験装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4741045B2 (ja) * 1998-03-25 2011-08-03 セイコーエプソン株式会社 電気回路、その製造方法および電気回路製造装置
US6442033B1 (en) * 1999-09-24 2002-08-27 Virginia Tech Intellectual Properties, Inc. Low-cost 3D flip-chip packaging technology for integrated power electronics modules
JP4300801B2 (ja) 2001-04-20 2009-07-22 パナソニック株式会社 下地材、インキ及びそれを用いた電子部品の製造方法
ATE557419T1 (de) * 2002-03-19 2012-05-15 Seiko Epson Corp Verfahren zur herstellung eines halbleiterbauelements
JP2004039956A (ja) 2002-07-05 2004-02-05 Sumitomo Bakelite Co Ltd プリント回路板の製造方法
JP4239560B2 (ja) * 2002-08-02 2009-03-18 セイコーエプソン株式会社 組成物とこれを用いた有機導電性膜の製造方法
JP3987404B2 (ja) 2002-09-27 2007-10-10 セイコーエプソン株式会社 光導波路およびその製造方法、回路基板、光モジュール、光伝達装置
US7018007B2 (en) * 2003-04-16 2006-03-28 Osram Opto Semiconductors Gmbh Ink-jet pocket printing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250849A (ja) * 2006-03-16 2007-09-27 Casio Comput Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US20050272244A1 (en) 2005-12-08
KR20060046039A (ko) 2006-05-17
KR100691708B1 (ko) 2007-03-09
TW200607418A (en) 2006-02-16
TWI283557B (en) 2007-07-01
CN1706641A (zh) 2005-12-14

Similar Documents

Publication Publication Date Title
KR100691708B1 (ko) 회로 소자의 제조 방법, 전자 소자의 제조 방법, 회로기판, 전자 기기, 및 전기 광학 장치
KR100425391B1 (ko) 반도체 장치 및 그 제조 방법, 회로기판 및 전자기기
US8087566B2 (en) Techniques for arranging solder balls and forming bumps
US9704842B2 (en) Interposer, manufacturing method thereof, semiconductor package using the same, and method for fabricating the semiconductor package
JP2004063569A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US7793411B2 (en) Method for manufacturing electronic substrate
US20090194322A1 (en) Device mounting board and manufacturing method therefor, and semiconductor module
JP2002270718A (ja) 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2006279016A (ja) デバイス実装構造とデバイス実装方法、液滴吐出ヘッド及びコネクタ並びに半導体装置
JP4379386B2 (ja) 多層構造形成方法
US8148811B2 (en) Semiconductor device and manufacturing method thereof
JP2005005568A (ja) バンプ構造体およびその製造方法、ならびにｉｃチップと配線基板との実装構造
JP2004228375A (ja) バンプの形成方法、デバイス、及び電子機器
US7190073B2 (en) Circuit film with bump, film package using the same, and related fabrication methods
US7805836B2 (en) Manufacturing method of electronic board and multilayer wiring board
JP4888073B2 (ja) 電子基板の製造方法
JP2003197812A (ja) 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2005072202A (ja) 端子電極、配線基板、半導体装置、半導体モジュール、電子機器、端子電極の製造方法および半導体モジュールの製造方法
US20050067635A1 (en) Method of manufacturing electronic component, method of manufacturing electro-optical device, electronic component, and electro-optical device
JP2003218149A (ja) 電子部品製造方法及び電子部品、半導体装置の製造方法並びに電子機器
US20080171450A1 (en) Wafer Bump Manufacturing Using Conductive Ink
JP5110042B2 (ja) デバイス実装方法
JP3675435B2 (ja) 半導体モジュールの製造方法および半導体モジュール製造用トレイ
JP2005317744A (ja) 金属配線の製造方法、電気光学装置、および電子機器
JP2004303885A (ja) 実装基板および電子デバイス

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060606

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20060807