DE102012216546B4 - Verfahren zum verlöten eines halbleiterchips mit einem träger - Google Patents

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Abstract

Verfahren zum Verlöten eines Halbleiterchips (1') mit einem Träger (2) umfassend die Schritte:Bereitstellen des Trägers (2), der eine Metallisierung (21) mit einem Oberflächenabschnitt (27), der eine gemittelte Rautiefe nach EN ISO 4287 besitzt, aufweist;Bereitstellen des Halbleiterchips (1'), der aufweist:einen Halbleiterkörper (10);eine auf den Halbleiterkörper (10) aufgebrachte Chipmetallisierung (11), die eine dem Halbleiterkörper (10) abgewandte Unterseite (15) aufweist;einen auf die Unterseite (15) aufgebrachten Schichtstapel (5), der eine Anzahl N1 ≥ 2 erste Teilschichten (31-36) aufweist, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten (41-46), wobei die ersten Teilschichten (31-36) und die zweiten Teilschichten (41-46) abwechselnd aufeinanderfolgend angeordnet sind, so dass zwischen den ersten Teilschichten (31-36) eines jeden ersten Paares, das sich aus den ersten Teilschichten (31-36) bilden lässt, wenigstens eine der zweiten Teilschichten (41-46) angeordnet ist, und dass zwischen den zweiten Teilschichten (41-46) eines jeden zweiten Paares, das sich aus den zweiten Teilschichten (41-46) bilden lässt, wenigstens eine der ersten Teilschichten (31-36) angeordnet ist, wobeieine jede der ersten Teilschichten (31-36) ein Legierungsmetall aufweist oder aus einem Legierungsmetall besteht;das Legierungsmetall einer jeden der ersten Teilschichten (31-36) eines der folgenden Metalle ist: Kupfer; Nickel; Silber; undeine jede der zweiten Teilschichten (41-46) ein Lot aufweist oder aus einem Lot besteht, das mit dem Legierungsmetall einer an die betreffende zweite Teilschicht (41-46) angrenzenden ersten Teilschicht (31-36) eine intermetallische Phase ausbilden kann, undder Schichtstapel (5) eine Dicke (d5) aufweist, die höchstens das 2-fache der gemittelten Rautiefe beträgt;Verbinden der Chipmetallisierung (11) mit dem Oberflächenabschnitt (27) durch Herstellen einer zwischen der Chipmetallisierung (11) und dem Oberflächenabschnitt (27) angeordneten Verbindungsschicht, die zu wenigstens 90 Volumen% aus einer oder mehreren intermetallischen Phasen besteht, indem sämtliche zweite Teilschichten (41-46) aufgeschmolzen werden.

Description

  • Die Erfindung betrifft das Verlöten von Halbleiterchips mit einer Metallisierung eines Trägers. Seit einiger Zeit werden zum Verlöten von Halbleiterchips mit einer Metallisierung eines Trägers Diffusionslötverbindungen eingesetzt. Hierbei wird eine Metallisierung eines Halbleiterchips unter Verwendung eines Lotes mit einer Metallisierung eines Trägers verlötet. Während des Lötvorgangs diffundiert Metall aus den Metallisierungen des Halbleiterchips und des Trägers in das flüssige Lot und bildet zusammen mit diesem nach dem Erstarren eine oder mehrere hochfeste und temperaturwechselstabile intermetallische Phasen.
  • Da der Diffusionsprozess, bei dem die Metalle aus den Metallisierungen des Halbleiterchips und des Trägers in das flüssige Lot diffundieren, zum Erreichen einer für die Ausbildung von intermetallische Phasen erforderlichen Durchmischung eine nicht unerhebliche Zeit in Anspruch nimmt, sind die mit der Herstellung derartiger Lötverbindungen verbundenen Prozessierungszeiten sehr lang. Außerdem sinkt die Konzentration der eindiffundierten Metalle mit dem Abstand von den jeweiligen Metallisierungen des Halbleiterchips bzw. des Trägers. Dadurch kommt es in unterschiedlichen Regionen der Schmelze zu unterschiedlichen stöchiometrischen Zusammensetzungen. Dies bewirkt, dass die Schmelze nach dem Erstarren nicht ausschließlich aus intermetallischen Phasen besteht, sondern einen erheblichen Anteil an einfachen Legierungen, welche keine Gitterstruktur aufweisen und damit keine intermetallische Phase darstellen. Da herkömmliche Legierungen im Vergleich zu intermetallischen Phasen eine geringere Festigkeit und eine geringere Temperaturwechselstabilität aufweisen, besteht ein Bedarf an einer verbesserten Lösung.
  • Aus der DE 10 2005 029 246 A1 und der US 5 197 654 A ist jeweils ein Halbleiterchip bekannt, auf dem eine Vielzahl von Goldschichten und eine Vielzahl von Zinnschichten abwechselnd aufeinanderfolgend angeordnet sind.
  • Aus der WO 97 / 41 594 A1 ist ein Chip bekannt, auf dem eine Vielzahl von Kupferschichten und eine Vielzahl von Lotschichten abwechselnd aufeinanderfolgend angeordnet sind.
  • Aus der US 5 461 261 A1 ist ein Halbleiterchip bekannt, auf dem eine Vielzahl von Silberschichten und eine Vielzahl von Lotschichten abwechselnd aufeinanderfolgend angeordnet sind.
  • Die vorliegende Erfindung stellt ein Verfahren zum Verlöten eines Halbleiterchips mit einem Träger gemäß Patentanspruch 1 bereit. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Ein Halbleiterchip weist einen Halbleiterkörper, eine auf den Halbleiterkörper aufgebrachte Chipmetallisierung, sowie einen Schichtstapel auf, der auf eine dem Halbleiterkörper abgewandte Unterseite der Chipmetallisierung aufgebracht ist. Der Schichtstapel weist eine Anzahl N1 ≥ 2 erste Teilschichten auf, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten. Die ersten Teilschichten und die zweiten Teilschichten sind abwechselnd aufeinander folgend angeordnet, so dass zwischen den ersten Teilschichten eines jeden ersten Paares, das sich aus den ersten Teilschichten bilden lässt, wenigstens eine der zweiten Teilschichten angeordnet ist, und dass zwischen den zweiten Teilschichten eines jeden zweiten Paares, das sich aus den zweiten Teilschichten bilden lässt, wenigstens eine der ersten Teilschichten angeordnet ist. Eine jede der ersten Teilschichten weist ein Legierungsmetall auf oder besteht aus einem Legierungsmetall. Das Legierungsmetall einer jeden der ersten Teilschichten ist eines der folgenden Metalle: Kupfer; Nickel; Silber. Eine jede der zweiten Teilschichten weist ein Lot auf oder besteht aus einem Lot, wobei das Lot mit dem Legierungsmetall der an die betreffende zweite Teilschicht angrenzenden ersten Teilschicht eine intermetallische Phase ausbilden kann. Als „Legierungsmetall“ einer ersten Teilschicht wird demgemäß ein Metall oder eine Legierung verstanden, das bzw. die mit wenigstens einer der an diese erste Teilschicht angrenzenden zweiten Teilschicht eine intermetallische Phase ausbilden kann. Dabei besteht eine jede der ersten Teilschichten aus einem anderen Material oder einer anderen Materialzusammensetzung als eine an diese erste Teilschicht angrenzende zweite Teilschicht.
  • Zur Herstellung eines derartigen Halbleiterchips wird auf den mit der Chipmetallisierung versehenen Halbleiterkörper der Schichtstapel aufgebracht, indem jeweils eine der ersten Teilschichten und jeweils eine der zweiten Teilschichten abwechselnd aufeinanderfolgend aufgebracht werden. Hierzu können beliebige Beschichtungstechniken, beispielsweise Sputtern, Bedampfen, Abscheidung aus der Gasphase, Galvanisieren, stromloses Abscheiden, auch in beliebigen Kombinationen miteinander, eingesetzt werden.
  • Zum Anbinden eines derartigen vorgefertigten Halbleiterchips an einen Träger wird die Chipmetallisierung mit einem Oberflächenabschnitt einer Metallisierung des Trägers durch Aufschmelzen der niederschmelzenden zweiten Teilschichten und einen nachfolgenden Diffusionslöt-Prozess verbunden. Die Dicke d5 des Schichtstapels beträgt dabei höchstens das 2-fache der nach gemittelten Rautiefe Rz gemäß EN ISO 4287 des Oberflächenabschnitts. Die Interdiffusion von Metallatomen der ersten Teilschichten und von Metallatomen der zweiten Teilschichten sowie von Metallatomen des Oberflächenabschnittes führt zu Bildung intermetallischer Phasen, die einen im Vergleich zum Schmelzpunkt oder den Schmelzpunkten der niederschmelzenden zweiten Teilschichten einen deutlich erhöhten Schmelzpunkt besitzen.
  • Durch die Verwendung des Schichtstapels mit vielen dünnen lot- oder lothaltigen niederschmelzenden zweiten Teilschichten wird im Idealfall eine Interdiffusion erreicht, so dass eine Verbindungsschicht entsteht, die die Chipmetallisierung mit dem Oberflächenabschnitt verbindet und die zu wenigstens 90 Volumen% aus einer oder mehreren intermetallischen Phasen besteht. Alternativ oder zusätzlich kann die Interdiffusion zur Bildung einer Verbindungsschicht führen, die einen oder mehrere Pfade aufweist, von denen sich jeder durchgehend zwischen der Chipmetallisierung und dem Oberflächenabschnitt der Metallisierung erstreckt und der vollständig aus einer oder mehreren intermetallischen Phasen besteht. Im Falle von mehreren Pfaden können diese auch derart voneinander beabstandet sein, dass sich zwischen zwei beliebigen Pfaden ein Abschnitt der Verbindungsschicht befindet, der keine intermetallischen Phasen enthält.
  • Anders als bei den entsprechenden Verbindungen des Standes der Technik trägt zur Ausbildung der intermetallischen Phase(n) nicht nur Metall aus den Metallisierungen des Halbleiterchips und des Trägers bei, sondern auch das oder die Metalle aus den ersten Teilschichten. Die erforderlichen Diffusionsstrecken und damit einhergehend die erforderlichen Lötzeiten werden dadurch signifikant verringert.
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren näher erläutert. Soweit nicht anders angegeben, bezeichnen in den Figuren gleiche Bezugszeichen gleiche oder einander entsprechende Elemente. Es zeigen:
    • 1 einen Querschnitt durch einen Verbund zwischen einem Schaltungsträger und einem Halbleiterchip.
    • 2 einen vergrößerten Ausschnitt der Ansicht gemäß 1.
    • 3 den Ausschnitt gemäß 2 vor dem Verlöten des Halbleiterchips mit dem Träger.
    • 4A-4F verschiedene Schritte eines Verfahrens zur Herstellung eines Halbleiterchips mit einem auf dessen Chipmetallisierung aufgebrachten Schichtstapel.
    • 5 Ein Halbleiterchip mit einem auf dessen Chipmetallisierung aufgebrachten Schichtstapel, wobei die dem Halbleiterkörper nächstgelegene Teilschicht des Schichtstapels eine zweite Teilschicht ist.
  • 1 zeigt einen Querschnitt durch einen Schaltungsträger 2, auf den ein Halbleiterchip 1 gelötet ist. Der Schaltungsträger 2 weist einen Isolationsträger20, beispielsweise eine Keramik, auf, der mit einer oberen Metallisierung 21 sowie mit einer optionalen unteren Metallisierung 22 versehen ist. Wie dargestellt kann die obere Metallisierungsschicht 21 zu Leiterbahnen und/oder Leiterflächen strukturiert sein. Alternativ zu einem derartigen Schaltungsträger 2 kann jedoch generell auch ein beispielsweise metallischer Leiterrahmen („Leadframe“) als Schaltungsträger 2 verwendet werden.
  • Wie anhand des vergrößerten Ausschnitts gemäß 2 zu erkennen ist, weist der Halbleiterchip 1 einen lediglich schematisch dargestellten Halbleiterkörper 10 aus einem Halbleitergrundmaterial, beispielsweise Silizium, Siliziumkarbid, Galliumarsenid oder ein beliebiges anderes Halbleitermaterial, auf. Auf seiner Unterseite 12 ist der Halbleiterkörper 10 mit einer Chipmetallisierung 11 versehen. Bei der Chipmetallisierung 11 handelt es sich um eine herkömmliche Chipmetallisierung, welche aus einer Schicht oder aus mehreren Teilschichten bestehen kann, wie sie üblicherweise in der Halbleiterchiptechnik zur Herstellung von Lastanschluss-Metallisierungen verwendet werden. Bei einer derartigen Lastanschluss-Metallisierung kann es sich beispielsweise um eine Drain-Metallisierung, um eine Source-Metallisierung, eine Kollektor-Metallisierung, eine Emitter-Metallisierung, eine Anoden-Metallisierung oder eine Kathoden-Metallisierung eines Leistungshalbleiterbauelementes handeln. Die Chipmetallisierung kann in Abstimmung mit dem beschriebenen Verbindungsprozess angepasst werden. Insbesondere kann auf Schichten die für herkömmliche Verbindungstechniken wie Verlöten benötigt werden, verzichtet werden. Zum Beispiel kann auf die Verwendung von Nickelschichten oder nickelhaltigen Schichten verzichtet werden. Andererseits kann es vorteilhaft sein, andere oder zusätzliche Schichten zu verwenden, die eine Reaktion der ersten Lotschicht mit der Chipmetallisierung vermeidet.
  • Auf ihrer dem Halbleiterkörper 10 abgewandten Seite weist die Chipmetallisierung 11 eine Unterseite 15 auf, deren Rauheit wesentlich geringer ist als die Rauheit der Oberfläche 25 der oberen Metallisierungsschicht 21 des Schaltungsträgers 2. Daher ist es vorteilhaft, wenn die Menge eines Verbindungsmaterials 5', mit dem der Halbleiterchip 1 mit der oberen Metallisierungsschicht 21 stoffschlüssig verbunden ist, so bemessen ist, das keine Freiräume zwischen der Chipmetallisierung 11 und der oberen Metallisierungsschicht 21 verbleiben. Anders ausgedrückt ist die Menge des verwendeten Verbindungsmaterials 5' so bemessen, dass sämtliche Unebenheiten der Oberfläche 25 der oberen Metallisierungsschicht 21 ausgeglichen werden.
  • Zur Herstellung einer Anordnung, wie sie in den 1 und 2 gezeigt ist, wird der Halbleiterchip mit einem Chipmontagebereich 27 mit der oberen Metallisierungsschicht 21 durch einen Diffusionslöt-Prozess verbunden. Der Chipmontagebereich 27 ist durch den Abschnitt der Oberfläche 25 gegeben, auf dem der Halbleiterchip 1 montiert wird. Die Fläche des Chipmontageabschnitts 27 ist daher im Wesentlichen identisch mit der Grundfläche der Chipmetallisierung 11.
  • Wie aus 3 hervorgeht, wird der Halbleiterchip 1, bevor dieser an die obere Metallisierungsschicht 21 diffusionsgelötet wird, mit einem Schichtstapel 5 versehen. Der Schichtstapel wird auf die dem Halbleiterkörper 10 abgewandte Unterseite 15 der Chipmetallisierung 11 aufgebracht.
  • Der Schichtstapel 5 umfasst eine Anzahl N1 erster Teilschichten 31-36, sowie eine Anzahl N2 zweiter Teilschichten 41-46. Hierbei sind die ersten Teilschichten 31-36 und die zweiten Teilschichten 41-46 abwechselnd aufeinander angeordnet, so dass zwischen den ersten Teilschichten 31-36 eines jeden ersten Paares, das sich aus den ersten Teilschichten 31-36 bilden lässt, wenigstens eine der zweiten Teilschichten 41-46 angeordnet ist, und dass zwischen den zweiten Teilschichten 41-46 eines jeden zweiten Paares, das sich aus den zweiten Teilschichten 41-46 bilden lässt, wenigstens eine der ersten Teilschichten 31-36 angeordnet ist.
  • Eine jede der ersten Teilschichten 31-36 weist ein Legierungsmetall auf oder besteht aus einem Legierungsmetall. Weiterhin weist eine jede der zweiten Teilschichten 41-46 ein Lot auf oder besteht aus einem Lot, welches mit dem Legierungsmetall zumindest einer an diese zweite Teilschicht 41-46 angrenzenden ersten Teilschicht 31-36 eine intermetallische Phase ausbilden kann.
  • Aufgrund des Aufbaus des Schichtstapels grenzt eine jede der zweiten Teilschichten 41-46 an zumindest eine der ersten Teilschichten 31-36 an, so dass bei dem nachfolgenden Lötprozess, in dem die zweiten Teilschichten 41-46 aufgeschmolzen werden, ein in diesen ersten Teilschichten 31-36 enthaltenes Legierungsmetall in die betreffende zweite Teilschicht 41-46 eindiffundieren und dadurch nach dem Erstarren der Schmelze zur Ausbildung einer intermetallischen Phase beitragen kann. Der mit dem Schichtstapel 5 versehene konventionelle Halbleiterchip 1 bildet also zusammen mit dem Schichtstapel 5 einen gemäß der vorliegenden Erfindung modifizierten Halbleiterchip 1'.
  • Wie in 3 durch einen Pfeil angedeutet ist, wird der modifizierte Halbleiterchip 1' zum Verlöten mit der oberen Metallisierungsschicht 21 auf den Chipmontagebereich 27 aufgesetzt. Dann wird der Schichtstapel 5 soweit erwärmt, dass sämtliche zweiten Teilschichten 41-46 aufschmelzen, so dass aus den jeweils angrenzenden ersten Teilschichten 31-36 Metall in die betreffende aufgeschmolzene zweite Teilschicht 41-46 eindiffundieren kann. Nach abgeschlossenem Diffusionslöt-Prozess hat sich eine durchgängige intermetallische Phase gebildet, während sich der Halbleiterchip 1 unverändert auf dem Chipmontagebereich 27 befindet, so dass eine feste Lötverbindung zwischen dem Halbleiterchip 1 und der oberen Chipmetallisierung 21 entsteht. Durch den Lötprozess bildet sich aus dem Schichtstapel 5 und gegebenenfalls aus Metall, welches aus der Chipmetallisierung 11 und der oberen Metallisierungsschicht 21 in den Schichtstapel eindiffundiert ist, die in den 1 und 2 dargestellte Lotschicht 5', welche im Wesentlichen aus intermetallischen Phasen besteht, deren Schmelztemperaturen weit oberhalb der Schmelztemperatur des Lotes der ursprünglichen zweiten Teilschichten 41-46 und der maximalen bei dem vorangegangenen Diffusionslöt-Prozess angewendeten Temperatur liegt.
  • Nachfolgend wird bezugnehmend auf die 4A bis 4F ein Verfahren zur Herstellung eines mit einem derartigen Schichtstapel 5 versehenen Halbleiterchips 1' erläutert. Ausgangspunkt ist ein konventioneller Halbleiterchip 1, wie er in 4A dargestellt ist. Der Halbleiterchip 1 weist einen Halbleiterkörper 10 mit einer Unterseite 12 auf. Diese Unterseite 12 ist mit einer Chipmetallisierung 11 versehen, die wiederum eine Unterseite 15 besitzt, welche durch die dem Halbleiterkörper 10 abgewandte Seite der Chipmetallisierung 11 gegeben ist. Die Chipmetallisierung kann sich von konventionellen Metallisierungen derart unterscheiden, dass Schichten, die für herkömmliche Verbindungstechniken verwendet werden, wegfallen oder dass zusätzliche Pufferschichten zum Einsatz kommen, die den Diffusionslötprozess vor Erreichen des Halbleiterchips unterbinden.
  • Auf diese Unterseite 15 der Chipmetallisierung 11 wird, wie in 4B gezeigt ist, eine erste Teilschicht 31 aufgebracht. Danach wird auf die dem Halbleiterkörper 10 abgewandte Seite der ersten Teilschicht 31 eine zweite Teilschicht 41 aufgebracht, was im Ergebnis in 4C gezeigt ist. Dann wird wiederum auf die dem Halbleiterkörper 10 abgewandte Seite der zweiten Teilschicht 41 eine weitere erste Teilschicht 32 aufgebracht, was im Ergebnis in 4D gezeigt ist. Nun folgt wiederum eine weitere zweite Teilschicht 42, die auf die dem Halbleiterkörper 10 abgewandte Seite der weiteren ersten Teilschicht 32 aufgebracht wird, was im Ergebnis in 4E gezeigt ist, usw.
  • Auf diese Weise werden abwechselnd jeweils eine erste Teilschicht, eine zweite Teilschicht, eine erste Teilschicht, eine zweite Teilschicht usw. aufeinander folgend aufeinander aufgebracht, so dass ein Schichtstapel 5 entsteht, wie er in 4F gezeigt ist. Der auf diese Weise gebildete, modifizierte Halbleiterchip 1' ist identisch mit dem in 3 gezeigten Halbleiterchip 1'. Zum Aufbringen der ersten Teilschichten 31-36 und der zweiten Teilschichten 41-46 auf die Chipmetallisierung 11 können verschiedene Verfahren, auch in beliebigen Kombinationen miteinander, eingesetzt werden. Geeignete Verfahren sind beispielsweise Sputtern, Bedampfen, Abscheidung aus der Gasphase, Galvanisieren oder stromloses Abscheiden.
  • Bei dem gezeigten Beispiel ist die der Chipmetallisierung 11 nächstgelegene der Teilschichten des Schichtstapels 5 eine erste Teilschicht 31. Alternativ dazu könnte es sich jedoch bei der ersten auf die Chipmetallisierung 11 aufgebrachte Teilschicht um eine zweite Teilschicht 41 handeln, was beispielhaft in 5 gezeigt ist.
  • Unabhängig davon, ob es sich bei der dem Halbleiterchip 1 nächstgelegenen der Teilschichten 31-36, 41-46 des Schichtstapels 5 um eine erste Teilschicht 31 oder um eine zweite Teilschicht 41 handelt, weist eine jede der ersten Teilschichten 31-36 sowie eine jede der zweiten Teilschichten 41-46, senkrecht zur Unterseite 15 der Chipmetallisierung 11 gemessen, eine Dicke auf, die während des Herstellungsprozesses eingestellt werden kann. In den 4F und 5 sind lediglich beispielhaft die Dicken d31 und d34 der ersten Teilschichten 31 bzw. 34 sowie die Dicken d41 und d44 der zweiten Teilschichten 41 bzw. 44 eingezeichnet. Die Dicken der ersten Teilschichten 31-36 untereinander, der zweiten Teilschichten 41-46 untereinander, sowie die Dicken der ersten Teilschichten 31-36 im Verhältnis zu den Dicken der zweiten Teilschichten 41-46 können grundsätzlich unabhängig voneinander gewählt werden. So kann beispielsweise die Dicke einer jeden der ersten Teilschichten 31-36 kleiner oder gleich 10 µm oder kleiner oder gleich 5 µm sein. Unabhängig davon kann eine jede der zweiten Teilschichten 41-46 eine Dicke von kleiner oder gleich 10 µm oder von kleiner oder gleich 5 µm aufweisen. Außerdem kann die Summe der Dicken d31-d36 sämtlicher erster Teilschichten 31-36 des Schichtstapels 5 kleiner oder gleich 20 µm sein. Unabhängig davon kann die Summe d5 der Dicken d31-d36 sämtlicher erster Teilschichten 31-36 und sämtlicher zweiter Teilschichten 41-46 des Schichtstapels 5, d.h. die Dicke d5 des Schichtstapels 5, mindestens 0,5 µm und/oder kleiner oder gleich 20 µm betragen.
  • Die Dicken d31-d36 sämtlicher erster Teilschichten 31-36 des Schichtstapels 5 und die Dicken sämtlicher zweiter Teilschichten 41-46 des Schichtstapels 5 können so aufeinander abgestimmt sein, dass sie beim Diffusionslöt-Prozess in optimaler Weise und minimaler Zeit zu intermetallischen Phasen legieren.
  • Die Gesamtdicke d5 des fertigen Schichtstapels 5 kann an die Oberflächenrauheit angepasst werden, die die Chipmontagefläche 27 der oberen Metallisierung 21 aufweist. Außerdem beträgt diese Dicke d5 höchstens das 2-fache der Oberflächenrauheit der Chipmontagefläche 27, um zu vermeiden, dass die Dicke der hergestellten Verbindungsschicht 5 signifikant größer ist, als es zum Ausgleich der Oberflächenrauheit der Chipmontagefläche 27 erforderlich ist.. Sämtliche Angaben zur Oberflächenrauheit des Chipmontagebereichs 27 beziehen sich dabei auf die gemittelte Rautiefe Rz nach EN ISO 4287.
  • Sämtliche ersten Teilschichten sind aus demselben Material hergestellt. Entsprechend kann es vorteilhaft sein, sämtliche zweiten Teilschichten 41-46 aus demselben Material herzustellen, welches sich jedoch von dem Material der ersten Teilschichten unterscheidet. Grundsätzlich können jedoch verschiedene zweite Teilschichten 41-46 aus unterschiedlichen Materialien bestehen. Die Anzahl N2 der zweiten Teilschichten 41-46 des Schichtstapels 5 kann beispielsweise wenigstens 2 oder wenigstens 3 betragen. Da mit einer sehr hohen Zahl von Teilschichten die Herstellungskosten steigen, kann es außerdem sinnvoll sein, wenn die Anzahl N1 +N2 sämtlicher erster und zweiter Teilschichten 31-36, 41-46 kleiner oder gleich 11 gewählt wird.
  • Bei einer jeden der ersten Teilschichten 31-36 des Schichtstapels 5 ist das Legierungsmetall Kupfer (Cu), Nickel (Ni) oder Silber (Ag) .
  • Weiterhin kann das Lot von einer, mehr als einer oder einer jeden der zweiten Teilschichten 41-46 des Schichtstapels 5 eines der folgenden Materialien aufweisen oder aus einem der folgenden Materialien bestehen: Zinn (Sn); Zinn-Silber (SnAg) oder Gold-Zinn (AuSn) oder weiteren Zinn-, Zink- oder Blei-Legierungen.
  • Das Verlöten des modifizierten Halbleiterchips 1' mit der oberen Metallisierung 21 kann beispielsweise dadurch erfolgen, dass während des Lötprozesses nur die zweiten Teilschichten 41-46, nicht aber der ersten Teilschichten 31-36 aufgeschmolzen werden. Hierzu kann eine jede der zweiten Teilschichten einen Schmelzpunkt aufweisen, der geringer ist als der Schmelzpunkt einer jeden der ersten Teilschichten 31-36. Beispielsweise kann eine jede der zweiten Teilschichten einen Schmelzpunkt von kleiner oder gleich 250°C bei Sn-Loten bzw. kleiner als 300°C bei AuSn-Lot aufweisen. Die Prozesstemperatur kann dabei kleiner gewählt werden als der Schmelzpunkt von derjenigen der sich bildenden intermetallischen Phasen, welche den niedrigsten Schmelzpunkt aufweist. Diese Prozesstemperatur kann beispielsweise geringer gewählt werden als 450°C.

Claims (15)

  1. Verfahren zum Verlöten eines Halbleiterchips (1') mit einem Träger (2) umfassend die Schritte: Bereitstellen des Trägers (2), der eine Metallisierung (21) mit einem Oberflächenabschnitt (27), der eine gemittelte Rautiefe nach EN ISO 4287 besitzt, aufweist; Bereitstellen des Halbleiterchips (1'), der aufweist: einen Halbleiterkörper (10); eine auf den Halbleiterkörper (10) aufgebrachte Chipmetallisierung (11), die eine dem Halbleiterkörper (10) abgewandte Unterseite (15) aufweist; einen auf die Unterseite (15) aufgebrachten Schichtstapel (5), der eine Anzahl N1 ≥ 2 erste Teilschichten (31-36) aufweist, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten (41-46), wobei die ersten Teilschichten (31-36) und die zweiten Teilschichten (41-46) abwechselnd aufeinanderfolgend angeordnet sind, so dass zwischen den ersten Teilschichten (31-36) eines jeden ersten Paares, das sich aus den ersten Teilschichten (31-36) bilden lässt, wenigstens eine der zweiten Teilschichten (41-46) angeordnet ist, und dass zwischen den zweiten Teilschichten (41-46) eines jeden zweiten Paares, das sich aus den zweiten Teilschichten (41-46) bilden lässt, wenigstens eine der ersten Teilschichten (31-36) angeordnet ist, wobei eine jede der ersten Teilschichten (31-36) ein Legierungsmetall aufweist oder aus einem Legierungsmetall besteht; das Legierungsmetall einer jeden der ersten Teilschichten (31-36) eines der folgenden Metalle ist: Kupfer; Nickel; Silber; und eine jede der zweiten Teilschichten (41-46) ein Lot aufweist oder aus einem Lot besteht, das mit dem Legierungsmetall einer an die betreffende zweite Teilschicht (41-46) angrenzenden ersten Teilschicht (31-36) eine intermetallische Phase ausbilden kann, und der Schichtstapel (5) eine Dicke (d5) aufweist, die höchstens das 2-fache der gemittelten Rautiefe beträgt; Verbinden der Chipmetallisierung (11) mit dem Oberflächenabschnitt (27) durch Herstellen einer zwischen der Chipmetallisierung (11) und dem Oberflächenabschnitt (27) angeordneten Verbindungsschicht, die zu wenigstens 90 Volumen% aus einer oder mehreren intermetallischen Phasen besteht, indem sämtliche zweite Teilschichten (41-46) aufgeschmolzen werden.
  2. Verfahren nach Anspruch 1, bei dem das Verbinden der Chipmetallisierung (11) mit dem Oberflächenabschnitt (27) derart erfolgt, dass die Verbindungsschicht mindestens einen Pfad aufweist, der sich durchgehend zwischen der Chipmetallisierung (11) und dem Oberflächenabschnitt (27) der Metallisierung (27) erstreckt und der vollständig aus einer oder mehreren intermetallischen Phasen besteht.
  3. Verfahren nach einem der Ansprüche 1 oder 2, bei dem der Oberflächenabschnitt (27) eine gemittelte Rautiefe nach EN ISO 4287 von wenigstens 0,5 µm aufweist.
  4. Verfahren nach einem der vorangehenden Ansprüche, bei dem eine maximale zum Aufschmelzen sämtlicher zweiter Teilschichten (41-46) angewendete Löttemperatur geringer ist als ein Schmelzpunkt der einen intermetallischen Phase, oder geringer als ein Schmelzpunkt einer jeden der zwei oder mehr intermetallischen Phasen.
  5. Verfahren nach einem der vorangehenden Ansprüche, bei dem die dem Halbleiterkörper (10) nächstgelegene der ersten und zweiten Teilschichten (31-36, 41-46) eine der ersten Teilschichten (31-36) ist.
  6. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die dem Halbleiterkörper (10) nächstgelegene der ersten und zweiten Teilschichten (31-36, 41-46) eine der zweiten Teilschichten (41-46) ist.
  7. Verfahren nach einem der vorangehenden Ansprüche, bei dem eine jede der ersten Teilschichten (31-36) eine Dicke (d31, d34) von kleiner oder gleich 10 µm oder kleiner oder gleich 5 µm aufweist.
  8. Verfahren nach einem der vorangehenden Ansprüche, bei dem eine jede der zweiten Teilschichten (41-46) eine Dicke (d41-d44) von kleiner oder gleich 10 µm oder kleiner oder gleich 5 µm aufweist.
  9. Verfahren nach einem der vorangehenden Ansprüche, bei dem eine jede der zweiten Teilschichten (41-46) einen Schmelzpunkt von kleiner oder gleich als 300°C oder von kleiner oder gleich 250°C aufweist.
  10. Verfahren nach einem der vorangehenden Ansprüche, bei dem N2 wenigstens 3 ist.
  11. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Lot von einer, mehr als einer oder einer jeden der zweiten Teilschichten (41-46) eines der folgenden Materialien aufweist oder aus einem der folgenden Materialien besteht: Zinn; Zinn-Silber; Gold-Zinn; oder weiteren Legierungen mit oder aus einem, zwei beliebigen oder dreien der Metalle Zinn, Zink und Blei.
  12. Verfahren nach einem der vorangehenden Ansprüche, bei dem eine jede der zweiten Teilschichten (41-46) einen Schmelzpunkt aufweist, der geringer ist als ein Schmelzpunkt der der betreffenden zweiten Teilschicht (41-46) nächstgelegenen ersten Teilschicht (31-36).
  13. Verfahren nach einem der vorangehenden Ansprüche, bei dem sämtliche der ersten Teilschichten (31-36) aus demselben Material bestehen.
  14. Verfahren nach einem der vorangehenden Ansprüche, bei dem sämtliche der zweiten Teilschichten (41-46) aus demselben Material bestehen.
  15. Verfahren nach einem der vorangehenden Ansprüche, bei dem der Schichtstapel (5) eine Dicke (d5) von wenigstens 0,5 µm und/oder von kleiner oder gleich 20 µm aufweist.
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