SE512906C2 - Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav - Google Patents

Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav

Info

Publication number
SE512906C2
SE512906C2 SE9803350A SE9803350A SE512906C2 SE 512906 C2 SE512906 C2 SE 512906C2 SE 9803350 A SE9803350 A SE 9803350A SE 9803350 A SE9803350 A SE 9803350A SE 512906 C2 SE512906 C2 SE 512906C2
Authority
SE
Sweden
Prior art keywords
gold
material composition
capsule
layer
chip
Prior art date
Application number
SE9803350A
Other languages
English (en)
Other versions
SE9803350D0 (sv
SE9803350L (sv
Inventor
Lars-Anders Olofsson
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Priority to SE9803350A priority Critical patent/SE512906C2/sv
Publication of SE9803350D0 publication Critical patent/SE9803350D0/sv
Priority to TW087120940A priority patent/TW410537B/zh
Priority to DE69923337T priority patent/DE69923337T2/de
Priority to CNB998117056A priority patent/CN1196389C/zh
Priority to EP99970263A priority patent/EP1121840B1/en
Priority to KR1020017003906A priority patent/KR100713114B1/ko
Priority to PCT/SE1999/001669 priority patent/WO2000021346A1/en
Priority to AU11932/00A priority patent/AU1193200A/en
Priority to ES99970263T priority patent/ES2237207T3/es
Priority to CA002343823A priority patent/CA2343823A1/en
Priority to JP2000575348A priority patent/JP2002527892A/ja
Priority to US09/410,034 priority patent/US6206269B1/en
Publication of SE9803350L publication Critical patent/SE9803350L/sv
Publication of SE512906C2 publication Critical patent/SE512906C2/sv
Priority to US09/610,471 priority patent/US6255002B1/en

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • H01L2224/83805Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01056Barium [Ba]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01059Praseodymium [Pr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/1579Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528Semiconductor component

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Description

(Il 10 |,.,1 Uï 20 25 30 512 9062 flyter ut och väter bra, utan får en trögflytande konsistens.
Dessa kiselkristaller kommer effektivt att stänga inne eventuella luftbubblor som har ràkat bildas mellan chippet och kapseln. Dessa bubblor kommer att drastiskt försämra värmeledningen mellan chip och kapsel. Den totala tjockleken för en AuSi~legeringsfog som bildas av guldet pà kapseln och kislet i chipet kan aldrig bli mer än cirka 50% mer än guldets tjocklek. Vid en guldtjocklek pà 4um så blir fogen alltså enbart cirka 6um. Detta ställer stora krav på kapselns planhet, eftersom det annars kan uppkomma brist på lod mellan chip och kapsel.
Det är allmänt känt att man kan tillföra extra AuSi-lod i form av en preform som läggs mellan chipet och kapseln.
Detta är oftast mycket svårt och dyrt att utföra på grund av de små dimensionerna av en sådan preform. Det är inte praktiskt möjligt att hantera preformer med en tunnare godstjocklek än cirka 25um. En så tjock fog kommmer dock att öka den termiska resistansen mellan chip och kapsel oacceptabelt mycket.
REnoGöRELsE FöR UPPFINNINGEN Ett problem: med känd teknik för lödning av halvledarchip till ett substrat, såsom exempelvis en kapsel i en RE-power transistor, är att det krävs ett manuellt arbetstempo för fastlegering av varje chip var för sig.
Ett annat problem med känd teknik är att bildandet av Si- kristaller försämrar lodets utflytning och innestänger bubblor. värme från chipet.
Nämnda bubblor kan försämra borttransportering av Ännu ett problem med känd teknik är att SiAu lodets höga stelningstemperatur ger stora mekaniska spänningar mellan 10 15 20 25 30 512 9063 chip och kapsel, vilket sätter en övre gräns för chipets storlek. Om denna gräns överskrids spricker chipen. Ännu ett problem med känd teknik är att montering av flera små chip krävs i stället för ett större chip för att de mekaniska spänningarna inte skall spräcka chipet vilket ger ökad monteringskostnad. Ännu ett teknik är att en hög problem med känd (400-450°C) atomer från ett nickelskikt under guldskiktet kan diffundera arbetstemperatur vid chipmontering innebär att upp genom guldet och oxideras och förorsaka bondnings- och Detta pläteringsteknik för nicklet och ett tjockt guldskikt pà måste motverkas speciell lödningsproblem. genom ytor som ej behöver tjockt guldskikt för AuSi lödningen. känd teknik är att den höga arbetstemperaturen vid chipmonteringen innebär att Ännu ett problem med själva kapselns delar måste sammanfogas med ett hàrdlod med en ännu högre smältpunkt exempelvis AgCu vid 790°C. En sammanfogning av metaller och keramer vid denna höga temperaturinnebär att det uppkommer stora mekaniska spänningar efter nerkylningen, på grund av att de metaller och keramer som är lämpliga ej lika utformningen på kapseln begränsas. har identisk termisk expansion. Detta gör att Det är ej möjligt att i mest optimala metallen koppar och kapseln använda den keramen AlN eftersom deras expansionskoefficienter är alltför olika. Ännu ett problem med känd teknik är att den relativt tunna lodfog som bildas ställer stora krav pà kapslarnas planhet, eftersom det eljest uppkommer brist på lod så att inte hela chipet löds fast. Detta försämrar drastiskt värmeledningen mellan chip och kapsel.
Föreliggande uppfinning angriper ovan nämnda problem genom ett förfarande vid lödning av ett halvledarchip till ett substrat, såsom exempelvis en kapsel i en RF-power 10 ,_| LP 30 512 906 4 transistor. Halvledarchipet förses först med ett vidhäftningsskikt av en första materialsammansättning. På nämnda vidhäftningsskikt anordnas ett lödbart skikt av en andra materialsammansättning. På nämnda lödbara skikt anordnas ett oxidationsskydsskikt av en tredje material- sammansättning. Oxidationsskyddsskiktet beläggs därefter med ett lager lödlod av guld-tennlegering. Chipet anordnas till en lödbar yta på en kapsel via nämnda guld-tenn lod. Kapseln och chipet utsätts för en inert miljö till vilken en reducerande gas tillförs, där ett tryck utövas pà nämnda kapsel och chip som är väsentligen under en atmosfär samtidigt som guld-tennlegeringen i lodet upphettas över dess smälttemperatur. Gastrycket ökas medan guld-tennlodet är smält, och vid överskridande av en förutbestämt gastryck sänks temperaturen så att guld-tenn lodet stelnar.
I ett föredraget utföringsexempel av det uppfinningsenliga förfarandet är den första materialsammansättningen Titan- Wolfram (Tiw), den andra materialsammansättningen Nickel (Ni) och den tredje materialsammansättningen Guld (Au). i ett annat föredraget utföringsexempel av det uppfinnings- enliga förfarandet är den första materialsammansättningen I Titan den andra materialsammansättningen Platina (Pt) och den tredje materialsammansättningen Guld (Au).
I ännu ett föredraget utföringsexempel av det uppfinningsenliga förfarande kompenseras guld-tenn lodets sammansättning av guldet från kapseln så att en slutlig legeringssammmansättning ligger så nära den eutektiska smältpunkten som möjligt.
I ännu ett föredraget utföringsexempel av det uppfinnings- enliga förfarandet har guld-tennlegeringen i lodet en sammansättning av 75% Au och 25% Sn då kapseln innefattar ett 3-4 um tjockt lager med guld till vilket chipet skall lödas fast. 10 15 20 25 30 512 9056 I ännu ett föredraget utföringsexempel av det uppfinnings- enliga förfarandet är den reducerande gasen myrsyraànga.
Ett utföringsexempel enligt uppfinningen av en RF-power transistor innefattar minst ett RF-power halvledarchip och en kapsel. Halvledarchipet är anordnat med ett vidhäftningsskikt av en första materialsammansättning, pà nämnda vidhäftningsskikt är anordnat med ett lödbart skikt av en andra materialsammansättning och pá nämnda lödbara skikt är anordnat ett oxidationsskydsskikt av en tredje materialsammansättning. Chipet är anordnat till en lödbar yta pà kapsel via ett lod med guld-tennlegering med en legeringssammansättning nära den eutektiska smältpunkten. erhålla en Avsikten med föreliggande uppfinning är att porfri lödfog mellan ett halvledarchip och ett substrat, såsom exempelvis en kapsel i en RF-power transistor, där en låg stelningstemperatur eftersträvas pà lodet som gör det möjligt att i vissa kapseltyper använda aluminiumnitrid som keramisk isolator i stället för berylliymoxid som är giftig.
En fördel med föreliggande uppfinning är att hela proceduren från placering av chipen till fastlödning av dessa till kapseln kan automatiseras. fördel med tjockleken pà en lödfog kan bestämmas exakt för att anpassas En annan föreliggande uppfinning är att mot kapslarnas krökning och minimera lödfogens termiska resistans.
Ytterligare en fördel med föreliggande uppfinning är att guld-tennlegeringen i lödfogen har ungefär dubbelt sà bra värmeledningsförmága som en lödfog med guld-kisellegering. Ännu en fördel med föreliggande uppfinning är att den relativt làga lödtemperaturen ger minimal risk för nickeldiffusion genom guldet. Det är därför möjligt att reducera guldtjockleken pà kapslarna fràn 3-Sum till de 0.5- (11 20 f\) LT' 30 512 906 lum som krävs vid trådbondning. Denna tunnare guldbeläggnind ger lägre kostnad samt minskar betydligt risken för dåliga lödfogar mellan kasplarna och mönsterkort, pà grund; av guldsmitta i tenn-bly lodet. Det är även möjligt att selektivt plätera ett mycket tunt guldskikt på de delar av änslutningsblecken som skall lödas mot mönsterkorten. Ännu en fördel med föreliggande uppfinning är att guld tenn lödningen är en batchoperation vilket medför att ett stort antal kapslar kan processas samtidigt. Detta är speciellt fördelaktigt för de kapseltyper som kan hanteras i en arrayform eftersom det minskar tillverkningskostnaden avsevärt. Ännu. en fördel med föreliggande uppfinning är att lödning med lod av guld-tennlegering sker vid endast cirka 300°C så är det möjligt att tillverka själva kapslarna på ett radikalt annorlunda sätt. Den nuvarande hårdlödningen av kapseldelarna vid 790°C kan ersättas med en hårdlödning vid en betydligt lägre temperatur, som till exempel lödning med lod av guld- kisellegering vid 380°C. Detta innebär att det uppkommer mycket mindre termodynamiska spänningar mellan keramerna och metallen i kapseln, vilket då kan möjliggöra användning av material som har en sämre termisk matchning aluminiumnitrid och därigenom sonm till exempel koppar och erhålla fördelar såsom bättre värmeledning och giftfrihet.
Uppfinningen kommer nu att beskrivas närmare med hjälp av föredragna utföringsformer och med hänvisning till bifogade ritningar.
FÖREDRAGNA UTFöRrNGsFommR Guld-tennlödning erfordrar lödbara ytor på både substrat och nalvledarchip. På halvledarchipen àstadkoms detta genom att belägga de i. för övrigt färdigprocessade halvledarskivorna med ett vidhäftningsskikt mot halvledaren, som exempelvis 10 15 20 25 30 512 906 kan vara kisel, på vidhäftningsskiktet anordnas ett lödbart detta lödbara skikt anordnas ett Vidhäftningsskiktet kan till det lödbara skiktet kan då (Guld).
Vidhäftningsskiktet kan också utgöras av ren titan, då kan skikt och på oxidationsskikt. exempel utgöras av TiW (titan-wolfram), utgöras av Ni (nickel) och oxidationsskyddet av Au det lödbara skiktet utgöras av platina och oxidationsskyddet av guld.
Tjockleken pà vidhäftningsskiktet kan ligga mellan 1000- lsooÅ, iooo-lsooÅ för det iödbara skiktet och sooo-ioooozä för oxidationsskyddet. På oxidationsskiktet eller i samband med att oxidationsskiktet beläggs så läggs ett tjockt lager av lodlegeringen av guld-tenn. På så sätt finns lodmetallen tillgänglig på varje chip och man undviker därmed hanteringen av lodpreforms.
Guld-tennlod kan tillföras på ett flertal olika sätt som till exempel genom selektiv plätering, deponering i form av lodpasta medelst stenciltryckning eller screentryckning.
Företrädesvis sputtras eller pläteras baksidan av en halvledarskiva eller så kan ett mycket tunt folie av guld- baksidan av halvledarskivan genom att tenn fästas mot smältas fast eller genom termokompressionsbondning.
Eftersom de kapslar där chipen skall placeras ej är absolut plana, så måste mängden lodmaterial anpassas så att volymen mellan chip och kapseln alltid utfylls av guld-tennlodet.
Med chip av en längd av exempelvis 5mm och med kapslar med en krökning av 5 promille så erfordras en guld-tenn tjocklek på l0pm.
På de kapslar där chipen monteras finns alltid en guldbeläggning. Detta guld kommer att legera sig med guld- tennlodet och förhöja smältpunkten om lodet ursprungligen legeringssammansättning som exakt på den För att undvika detta har en ligger eutektiska smältpunkten. så beläggs lG *vi (11 20 30 512 906 chipen med en guld-tennlegering med en sammansättning som är kompenserad för det guld som kommer från kapseln. En lämplig sammansättning kan till exempel vara 75% Au och 25% Sn på en kapsel med 3-êum guld. Därigenom uppnås en slutlig legeringssammansättning som ligger mycket nära den eutektiska smältpunkten på 280°C.
Vid Lödning av chip mot kapslar så uppkommer ofta blåsbildning i lödfogen. Uppkomsten av dessa gasblåsor kan ej förhindras eftersom deras uppkomst styrs av hur lodet väter de två lödytorna. Dessa gasblåsor är mycket skadliga i lödfogar ingående i. högeffektkomponenter, såsom exempelvis RF-power transistorer, eftersom de orsakar överhettning av komponenten. Om Lödning sker vid ett så lågt gastryck som möjligt, exempelvis l-lO torr kan detta problem nünimeras.
När lödningen är fullbordad så ökas det omgivande trycket på lödfogen, exempelvis till normalt atmosfärstryck, innan komponenten kyls ner så att lodet stelnar. De gasblåsor som nar uppkommit under smältprocessen av lodet kommer därmed att komprimeras så att de blir i det närmaste harmlösa.
Volymen på en sådan gasblåsa kommer att reduceras i förhållande till tryckskillnaden, med ovan angivna tryckskillnad kommer gasblàsornas volym att minska med cirka en faktor 100.
Den aktuella guld-tennlegeringen oxideras lätt och denna oxid (tenn-oxid) förhindrar fullgod vätning och utflytning av lodet. Vid lödoperationen är det ej lämpligt att använda konventionella flussmedel eftersom dessa ger svårlösliga sönderfallsprodukter vid lödtemperaturen i fråga (300-350°C) och dessutonl är det Inycket svårt opraktiskt och dyrt att försöka tvätta bort nämnda flussrester. Vid lödning kan därför ett gasformigt flussmedel användas och i detta fall används en liten mängd myrsyraånga som tillsatts i en inert gas som an'änds vid lödningen. Den inerta gas som används kan exempelvis vara kvävgas. Kvävgasen kan anordnas att 10 512 906 9 passera en behållare med myrsyra innan denna förs in i den kammare där lödning skall ske. Kvävgasen för pà så sätt med sig myrsyramolekyler in i kammaren. Nämnda myrsyraånga reducerar tennets oxid till nætalliskt tenn samtidigt som det bildas gasformiga restprodukter. Det är därför ej helt nödvändigt att rengöra komponenterna efter denna lödoperation.
Uppfinningen är naturligtvis inte begränsad till de ovan beskrivna och de på ritningarna visade utföringsformerna, utan kan modifieras inom ramen för de bifogade patentkraven.

Claims (9)

10 15 20 25 512 906 10 PATENTKRÄV
1. l. Förfarande vid lödning av ett halvledarchip till ett substrat, såsom exempelvis en kapsel i en RF-power transistor, k ä n n e t e c k n a t av -att halvledarchipet förses med ett vidhäftningsskikt av en första mäterialsammansättning, -att på nämnda vidhäftningsskikt anordnas ett lödbart skikt av en andra materialsammansättning, -att på nämnda lödbara skikt anordnas ett oxidationsskydsskikt av en tredje materialsammansättning, -att oxidationsskyddsskiktet beläggs med ett lager av guld- tennlod, -att chipet anordnas till en lödbar yta på en kapsel via nämnda guld-tennlod, -att kapsel och chip utsätts för en inert miljö till vilken en reducerande gas tillförs, där ett tryck utövas på nämnda kapsel och chip som är väsentligen under en atmosfär samtidigt som guld-tennlodet upphettas över dess smälttemperatur, -att gastrycket ökas medan guld-tennlodet är smält, och -att vid överskridande av en förutbestämt gastryck sänks temperaturen så att guld-tennlodet stelnar.
2. Förfarande enligt patentkrav 1, k ä n n e t e c k n a t av att den forsta materialsammansättningen är Titan-Wolfram (Tiw), den andra materialsammansättningen är Nickel (Ni) och den tredje materialsammansättningen är Guld (Au).
3. Forfarande enligt patentkrav 1, k ä n n e t e c k n a t av att den första materialsammansättningen är Titan (Ti), 10 15 20 25 30 512 906 ll den andra materialsammansättningen är Platina (Pt) och den tredje materialsammansättningen är Guld (Au).
4. Förfarande enligt patentkrav 1, k ä n n e t e c k n a t av att guld-tennlodets sammansättning kompenseras av guldet fràn kapseln så att en slutlig legeringssammmansättning ger en eutektisk smältpunkt eller en därtill närliggande smältpunkt.
5. Förfarande enligt patentkrav 4, k ä n n e t e c k n a t av att guld-tennlodets sammansättning är 75% Au och 25% Sn då kapseln innefattar ett 3-4 pm tjockt lager med guld.
6. Förfarande enligt patentkrav 1, k ä n n e t e c k n a t av att den reducerande gasen är myrsyraànga.
7. RF-power transistor innefattande minst ett RF-power halvledarchip och en kapsel, k ä n n e t e c k n a d av att halvledarchipet är anordnat med ett vidhäftningsskikt av en första materialsammansättning, pà nämnda vidhäftningsskikt är anordnat med ett lödbart skikt av en andra materialsammansättning, pà nämnda lödbara skikt är anordnat ett oxidationsskydsskikt av en tredje materialsammansättning och där chipet är anordnat till en lödbar yta pà kapseln via ett guld-tennlod med en legeringssammansättning som ger en eutektisk smältpunkt eller en därtill närliggande smältpunkt.
8. RF-power transistor enligt patentkrav 7, k ä n n e t e c k n a d av att den första materialsamman- sättningen är Titan-Wolfram (TiW), den andra materialsamman- sättningen är Nickel (Ni) och den tredje materialsamman- sättningen är Guld (Au).
9. RF-power transistor enligt patentkrav 7, k ä n n e t e c k n a d av att den första materialsamman- sättningen är Titan (Ti), den andra materialsammansättningen är Platina (Pt) och den tredje materialsammansättningen är 5'i2 906 12 Guld (Au).
SE9803350A 1998-10-02 1998-10-02 Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav SE512906C2 (sv)

Priority Applications (13)

Application Number Priority Date Filing Date Title
SE9803350A SE512906C2 (sv) 1998-10-02 1998-10-02 Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav
TW087120940A TW410537B (en) 1998-10-02 1998-12-16 Soldering of a semiconductor chip to a substrate
JP2000575348A JP2002527892A (ja) 1998-10-02 1999-09-23 基板に半導体チップを半田付けする方法と、この方法によって製造されるデバイス
PCT/SE1999/001669 WO2000021346A1 (en) 1998-10-02 1999-09-23 Soldering of a semiconductor chip to a substrate
CNB998117056A CN1196389C (zh) 1998-10-02 1999-09-23 半导体芯片与衬底的焊接
EP99970263A EP1121840B1 (en) 1998-10-02 1999-09-23 Soldering of a semiconductor chip to a substrate
KR1020017003906A KR100713114B1 (ko) 1998-10-02 1999-09-23 기판에 반도체 칩을 땜납하는 방법 및 장치
DE69923337T DE69923337T2 (de) 1998-10-02 1999-09-23 Löten eines halbleiterchips auf ein substrat
AU11932/00A AU1193200A (en) 1998-10-02 1999-09-23 Soldering of a semiconductor chip to a substrate
ES99970263T ES2237207T3 (es) 1998-10-02 1999-09-23 Soldadura de un chip semiconductora a un sustrato.
CA002343823A CA2343823A1 (en) 1998-10-02 1999-09-23 Soldering of a semiconductor chip to a substrate
US09/410,034 US6206269B1 (en) 1998-10-02 1999-10-01 Soldering of a semiconductor chip to a substrate
US09/610,471 US6255002B1 (en) 1998-10-02 2000-07-05 Soldering of a semiconductor chip to a substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE9803350A SE512906C2 (sv) 1998-10-02 1998-10-02 Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav

Publications (3)

Publication Number Publication Date
SE9803350D0 SE9803350D0 (sv) 1998-10-02
SE9803350L SE9803350L (sv) 2000-04-03
SE512906C2 true SE512906C2 (sv) 2000-06-05

Family

ID=20412803

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9803350A SE512906C2 (sv) 1998-10-02 1998-10-02 Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav

Country Status (12)

Country Link
US (2) US6206269B1 (sv)
EP (1) EP1121840B1 (sv)
JP (1) JP2002527892A (sv)
KR (1) KR100713114B1 (sv)
CN (1) CN1196389C (sv)
AU (1) AU1193200A (sv)
CA (1) CA2343823A1 (sv)
DE (1) DE69923337T2 (sv)
ES (1) ES2237207T3 (sv)
SE (1) SE512906C2 (sv)
TW (1) TW410537B (sv)
WO (1) WO2000021346A1 (sv)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020076910A1 (en) * 1999-12-15 2002-06-20 Pace Benedict G. High density electronic interconnection
JP2001176999A (ja) * 2000-11-27 2001-06-29 Tanaka Kikinzoku Kogyo Kk 電子部品の気密封止方法
JP3989254B2 (ja) * 2002-01-25 2007-10-10 日本碍子株式会社 異種材料接合体及びその製造方法
CN1445049A (zh) * 2002-03-19 2003-10-01 日本胜利株式会社 焊锡膏、焊接成品及焊接方法
DE10314876B4 (de) 2003-04-01 2008-02-14 Infineon Technologies Ag Verfahren zum mehrstufigen Herstellen von Diffusionslötverbindungen und seine Verwendung für Leistungsbauteile mit Halbleiterchips
JP2005205418A (ja) * 2004-01-20 2005-08-04 Denso Corp 接合構造体の製造方法
US7407083B2 (en) * 2004-08-19 2008-08-05 Thermal Corp. Bonded silicon, components and a method of fabricating the same
DE102005006281B4 (de) * 2005-02-10 2014-07-17 Infineon Technologies Ag Hochfrequenzleistungsbauteil mit Goldbeschichtungen und Verfahren zur Herstellung desselben
US7239517B2 (en) * 2005-04-11 2007-07-03 Intel Corporation Integrated heat spreader and method for using
DE102005024430B4 (de) * 2005-05-24 2009-08-06 Infineon Technologies Ag Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips
DE102006034600B4 (de) * 2006-07-26 2010-01-14 Infineon Technologies Ag Verfahren zur Herstellung einer Lötverbindung
CN101641785B (zh) * 2006-11-09 2011-07-13 怡得乐Qlp公司 具有延展层的微电路封装体
US20080136019A1 (en) * 2006-12-11 2008-06-12 Johnson Michael E Solder Bump/Under Bump Metallurgy Structure for High Temperature Applications
US8753983B2 (en) * 2010-01-07 2014-06-17 Freescale Semiconductor, Inc. Die bonding a semiconductor device
CN101819076B (zh) * 2010-04-21 2011-07-27 中国电子科技集团公司第二十四研究所 基于金锡共晶的谐振型压力传感器芯片局部真空封装方法
DE102012216546B4 (de) 2012-09-17 2023-01-19 Infineon Technologies Ag Verfahren zum verlöten eines halbleiterchips mit einem träger
CN107820642B (zh) * 2015-05-21 2021-01-08 巴斯夫欧洲公司 锂-硫电池组用玻璃-陶瓷电解质
CN105244755B (zh) * 2015-10-24 2018-04-03 长沙青波光电科技有限公司 半导体激光单管芯片封装方法
CN106825825B (zh) * 2017-03-26 2018-11-13 中国电子科技集团公司第十六研究所 一种用于微波毫米波器件组装的高焊透率焊接方法
TWI703646B (zh) * 2019-05-09 2020-09-01 樂鑫材料科技股份有限公司 背晶薄膜結構、包含其之功率模組封裝體、及背晶薄膜結構的製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212349A (en) * 1979-01-02 1980-07-15 International Business Machines Corporation Micro bellows thermo capsule
DE3421672A1 (de) * 1984-06-09 1985-12-12 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Wechsellastbestaendiges, schaltbares halbleiterbauelement
US4772935A (en) * 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4786569A (en) * 1985-09-04 1988-11-22 Ciba-Geigy Corporation Adhesively bonded photostructurable polyimide film
US5156322A (en) * 1988-07-22 1992-10-20 Hoechst Ceramtec Aktiengesellschaft Process for the production of a solder coating on metallized materials
DD276760A1 (de) * 1988-11-04 1990-03-07 Liebknecht Mikroelektron Abdeckueberzug zum schutz von unkontaktierten halbleiterkoerpern
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
JPH0682750B2 (ja) * 1989-08-30 1994-10-19 日東電工株式会社 ウエハ保護シートの剥離方法
CA1309510C (en) * 1989-09-29 1992-10-27 Vincent Scarnecchia Carrier continuous film for heat fusible materials
JPH07101736B2 (ja) * 1990-06-28 1995-11-01 日本電装株式会社 半導体装置およびその製造方法
US5270571A (en) * 1991-10-30 1993-12-14 Amdahl Corporation Three-dimensional package for semiconductor devices
US5197654A (en) * 1991-11-15 1993-03-30 Avishay Katz Bonding method using solder composed of multiple alternating gold and tin layers
US5234153A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method
US5234149A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5965278A (en) * 1993-04-02 1999-10-12 Ppg Industries Ohio, Inc. Method of making cathode targets comprising silicon
US5454929A (en) * 1994-06-16 1995-10-03 National Semiconductor Corporation Process for preparing solderable integrated circuit lead frames by plating with tin and palladium
US5503286A (en) * 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
JP3439275B2 (ja) * 1994-11-25 2003-08-25 エヌイーシートーキン株式会社 光アイソレータの製造方法
US5622305A (en) * 1995-05-10 1997-04-22 Lucent Technologies Inc. Bonding scheme using group VB metallic layer
US6062461A (en) * 1998-06-03 2000-05-16 Delphi Technologies, Inc. Process for bonding micromachined wafers using solder

Also Published As

Publication number Publication date
WO2000021346A1 (en) 2000-04-13
US6206269B1 (en) 2001-03-27
JP2002527892A (ja) 2002-08-27
EP1121840A1 (en) 2001-08-08
KR100713114B1 (ko) 2007-05-02
SE9803350D0 (sv) 1998-10-02
DE69923337T2 (de) 2006-04-06
SE9803350L (sv) 2000-04-03
TW410537B (en) 2000-11-01
KR20010073192A (ko) 2001-07-31
EP1121840B1 (en) 2005-01-19
CN1196389C (zh) 2005-04-06
CA2343823A1 (en) 2000-04-13
ES2237207T3 (es) 2005-07-16
DE69923337D1 (de) 2005-02-24
CN1321409A (zh) 2001-11-07
AU1193200A (en) 2000-04-26
US6255002B1 (en) 2001-07-03

Similar Documents

Publication Publication Date Title
SE512906C2 (sv) Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav
EP0055378A2 (en) A method of brazing adjoining surfaces of elements
JP2004115337A (ja) アルミニウム−セラミックス接合体
US11257735B2 (en) Heat sink-equipped power module substrate and manufacturing method for heat sink-equipped power module substrate
EP2980048A1 (en) Apparatus and method for producing (metallic plate)-(ceramic plate) laminate, and apparatus and method for producing substrate for power modules
JP5031677B2 (ja) 接合構造体の製造方法
JP2011243752A (ja) 半導体装置の製造方法、半導体内部接続部材および半導体内部接続部材群
TW201615314A (zh) 焊料膏
JP2006167735A (ja) 機器、構造材等の製造法
JP6509469B1 (ja) 接合構造体、半導体装置及びその製造方法
JP2008227055A (ja) 回路基板
JP2008016813A (ja) パワー素子搭載用基板およびパワー素子搭載用基板の製造方法並びにパワーモジュール
JP4332047B2 (ja) 電子装置
JP2006054227A (ja) 半導体パワーモジュール及び半導体装置
JP2005177842A (ja) ろう材、これを用いた半導体装置の製造方法並びに半導体装置
JP3832414B2 (ja) ハーメチックシール用キャップ
JP2007096250A (ja) 蓋体、電子部品収納用パッケージおよびこれを用いた電子装置
JP2004207539A (ja) 電子部品収納用容器および電子装置
JP2003094194A (ja) はんだ材及び電子部品における部材の固定方法
JP4328462B2 (ja) はんだコートリッド
JP4364023B2 (ja) 蓋体およびこれを用いた電子装置
US20170323801A1 (en) Method of generating a power semiconductor module
CN115609102A (zh) 一种芯片热沉组件低空洞率焊接方法
JP2005138174A (ja) ろう材、これを用いた半導体装置の製造方法並びに半導体装置
JPH02244530A (ja) 基板型温度ヒューズ及びその製造方法

Legal Events

Date Code Title Description
NUG Patent has lapsed