ES2237207T3 - Soldadura de un chip semiconductora a un sustrato. - Google Patents
Soldadura de un chip semiconductora a un sustrato.Info
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Abstract
Un método para soldar un chip semiconductor a un sustrato, por ejemplo a una cápsula en un transistor de potencia de RF, caracterizado por: - revestir el chip semiconductor con una capa de adhesión, compuesta de una primera composición de material; - cubrir la capa de adhesión con una capa soldable, compuesta de una segunda composición de material; - cubrir la capa soldable con una capa antioxidación, compuesta de una tercera composición de material; - cubrir la capa antioxidación con una capa de soldadura de oro-estaño; - situar el chip sobre una superficie soldable de un sustrato, por vía de la mencionada soldadura de oro- estaño; - exponer el sustrato y el chip a un entorno inerte, en el que se distribuye un gas reductor, y someter los mencionados sustrato y chip, a una presión que está sustancialmente por debajo de la presión atmosférica, mientras que se calienta la aleación de oro-estaño, a una temperatura por encima de su temperatura de fusión; - incrementar la presión del gas, mientras que la soldadura de oro-estaño se funde; y - reducir la temperatura, cuando se excede una presión de gas predeterminada, de forma que la soldadura de oro-estaño solidifique.
Description
Soldadura de un chip semiconductor a un
sustrato.
La presente invención se refiere, en general, a
un método, y a un dispositivo producido por el mencionado método,
para la soldadura de un chip semiconductor a un sustrato, y en
particular para soldar el mencionado chip semiconductor, a una
cápsula en un transistor de potencia de RF.
En el momento actual, se monta chips en
transistores de potencia de RF, y en módulos de potencia de RF, por
medio de un proceso de soldadura de oro-silicio
eutéctico. Las cápsulas son metalizadas, a menudo con níquel y una
capa relativamente gruesa de oro (2-5 \mum). Los
chips (transistores, resistencias y condensadores) que se va a
disponer en las cápsulas, están provistos con una capa de oro muy
fina en sus superficies inferiores. Esta capa de oro sirve para
impedir la oxidación de la superficie inferior del chip. Cuando se
usa oro-silicio, la cápsula se calienta a una
temperatura de 400 - 450ºC, y los chips se sitúan entonces
individualmente contra la cápsula y son frotados o rozados hacia
adelante y atrás, hasta que se forma una aleación, entre el silicio
en el chip y el oro en la cápsula. No es posible determinar de forma
precisa el punto en el que esta aleación comienza a formarse. Este
paso en el proceso es, por lo tanto, normalmente llevado a cabo
manualmente, de modo que un operador será capaz de observar cuando
se ha formado una aleación, y se ha conseguido la soldadura
efectiva.
Aunque todo el oro presente en la cápsula (por
debajo del chip) se consume en este proceso de soldadura, permanece
un buen excedente de silicio en el chip. Este excedente de silicio
puede migrar en la aleación de AuSi fundido, y precipitar fuera en
forma de cristales de Si. Este proceso se acelera a temperaturas
elevadas y también cuando el frotamiento, o rozamiento, mecánico es
vigoroso. Por consiguiente, no es adecuado/posible llevar a cabo
este proceso de frotamiento mecánicamente o con ultrasonidos,
puesto que se recogerá una cantidad excesivamente grande de
cristales de Si en la aleación de AuSi fundida. Los inconvenientes
de una cantidad excesivamente grande de cristales de Si, en la
aleación de AuSi fundido, es que la colada obtiene una consistencia
viscosa, y por lo tanto no fluirá hacia fuera y ni mojará
eficazmente la superficie.
Estos cristales de silicio encerrarán eficazmente
cualesquiera burbujas de aire, que puedan haberse formado entre el
chip y la cápsula. Tales burbujas perjudican drásticamente la
conductividad térmica entre el chip y la cápsula. El grosor total
de una unión por aleación de AuSi, formada por el oro sobre la
cápsula y el silicio en el chip, nunca puede ser más de un 50% mayor
que el grosor del oro. Así, cuando el oro tiene un grosor de 4
\mum, la unión solo tendrá un grosor de unos 6 \mum. Esto
genera elevadas demandas, en relación con el carácter plano y suave
de la cápsula, puesto que de otro modo pueden entrar en juego las
deficiencias de la soldadura entre el chip y la
cápsula.
cápsula.
Es del dominio público el que se pueda aplicar
una soldadura adicional AuSi, entre el chip y la cápsula, mediante
una preforma. Muy a menudo es difícil, y costoso, conseguir esto
debido a las pequeñas dimensiones de tales preformas. No es posible
en la práctica trabajar con preformas que tienen un grosor material
menor que unos 25 \mum. Una unión de este grosor, no obstante,
incrementará la resistencia térmica entre el chip y la cápsula en
una medida inaceptable.
Otras técnicas para soldar un chip semiconductor
son mostradas en los documentos
US-A-5 614 291, y
US-A-4 734 755.
Un problema existente con las técnicas conocidas
para la soldadura de chips de semiconductor a un sustrato, por
ejemplo una cápsula en un transistor de potencia de RF, es que el
proceso de soldadura necesita una etapa de trabajo manual, en la
soldadura de cada chip per se.
Otro problema existente con las técnicas
conocidas, es que la formación de cristales de Si perjudica el
flujo de la soldadura, y tiene como resultado atrapar burbujas.
Estas burbujas son responsables de perjudicar el transporte de
calor a lo lejos del chip.
Otro problema más, existente con las técnicas
conocidas, es que la alta temperatura de solidificación de la
soldadura de SiAu, tiene como resultado altas tensiones mecánicas
entre el chip y la cápsula limitando más, con ello, el tamaño del
chip. El chip se rompe si este límite se rebasa.
Aún otro problema existente con las técnicas
conocidas, es que para impedir que las tensiones mecánicas partan
un chip, es necesario montar diversos pequeños chips en su lugar,
con lo que se incrementa los costes a este respecto.
Otro problema existente con las técnicas
conocidas, es que una alta temperatura de trabajo
(400-450ºC) cuando se monta los chips, supone que
los átomos son capaces de difundirse desde una capa de níquel, por
debajo de la capa de oro, hacia arriba a través del mencionado oro,
y ser oxidados, lo que causa problemas de enlaces y soldaduras. Esto
debe ser contrarrestado con una técnica especial de recubrimiento
electrolítico del níquel, y una gruesa capa de oro en las
superficies que no necesitan realmente una gruesa capa de oro a los
efectos de la soldadura AuSi.
Aun otro problema existente con las técnicas
conocidas, es que la alta temperatura de trabajo que se alcanza con
el proceso de montaje del chip, supone que las partes de la cápsula
real deben ser unidas entre sí, con una soldadura fuerte o
soldadura recocida, que sigue teniendo un alto punto de fusión, por
ejemplo AgCu a 790ºC. La unión de metales y cerámicas a esta elevada
temperatura, tendrá como resultado la aparición de altas tensiones
mecánicas, después de enfriar las uniones, debido al hecho de que
aquellos metales y cerámicas que son adecuados en este contexto, no
tiene respectivamente los mismos coeficientes de expansión térmica.
Esto limita el diseño de la cápsula. Por ejemplo, no es posible
usar los óptimos materiales cobre y cerámica AIN en la cápsula,
puesto que los coeficientes de expansión de estos materiales son
demasiado diferentes uno respecto de otro.
Aun otro problema existente con las técnicas
conocidas, es que la junta soldada, relativamente fina, formada,
genera elevadas demandas en relación con la suavidad de la
superficie o la lisura de las cápsulas, puesto que de otro modo se
producirá una deficiencia en la soldadura, de forma que no todos los
chips serán soldados de forma eficaz. Esto perjudica drásticamente
la conductividad térmica, entre el chip y la cápsula.
La presente invención se ocupa de estos
problemas, proporcionando un método para soldar un chip
semiconductor a un sustrato, tal como una cápsula en un transistor
de potencia de RF, por ejemplo. Primero se proporciona al chip
semiconductor una capa de adhesión, que consiste en una primera
composición de material. Después se dispone una capa soldable de una
segunda composición de material, sobre esta capa de adhesión. A
continuación se dispone, sobre la capa soldable, una capa
antioxidación que consiste en una tercera composición de material.
Después, se recubre la capa antioxidación con una capa de soldadura,
que consiste en una aleación oro-estaño. El chip se
sitúa en una superficie soldable de la cápsula, por vía de la
mencionada soldadura oro-estaño. La cápsula y el
chip se exponen a un entorno inerte, al que se ha añadido un gas de
reducción, y la cápsula y el chip se someten a una presión, que está
sustancialmente por debajo de la presión atmosférica, mientras que
se calienta la aleación oro-estaño en la soldadura,
a una temperatura por encima de su temperatura de fusión. La
presión del gas se incrementa, mientras que la soldadura de
oro-estaño está en un estado fundido, y la
temperatura se reduce hasta rebasar una presión del gas
predeterminada, de forma que la aleación de
oro-estaño solidificará.
De acuerdo con una realización preferida del
método inventivo, la primera composición de material es una
composición de titanio - tungsteno (TiW), la segunda composición de
material es níquel (Ni), y la tercera composición de material es
oro (Au).
En otra realización preferida del método
inventivo, la primera composición de material es titanio (Ti), la
segunda composición de material es platino (Pt), y la tercera
composición de material es oro (Au).
De acuerdo con otra realización preferida del
método inventivo, la composición de la soldadura de
oro-estaño se compensa con oro de la cápsula, de
forma que la composición de la aleación final caerá tan cerca como
sea posible del punto de fusión eutéctico.
En otra realización preferida del método
inventivo, la aleación de oro-estaño en la
soldadura tiene una composición de un 75% de Au y un 25% de Sn,
cuando la cápsula incluye 3-4 \mum de grosor de
oro, al que el chip debe ser soldado.
De acuerdo con otra realización preferida más,
del método inventivo, el gas reductor es ácido fórmico en estado
vapor.
En una realización de un transistor de potencia
de RF acorde con la invención, el transistor incluye, por lo menos,
un chip semiconductor de potencia de RF, y una cápsula. Se
proporciona al chip semiconductor una capa de adhesión, que
consiste en una primera composición de material, una capa soldable
de una segunda composición de material, dispuesta sobre la
mencionada capa de adhesión, y una capa antioxidación de una
tercera composición de material, dispuesta sobre la mencionada capa
soldable. El chip está dispuesto sobre una superficie soldable de
la cápsula, por vía de una soldadura que contiene una aleación de
oro-estaño, que tiene una composición de la aleación
igual, o parecida, a la del punto de fusión eutéctico.
El objetivo de la presente invención es facilitar
que se obtenga una junta soldada libre de poros, entre un chip
semiconductor y un sustrato, tal como una cápsula en un transistor
de potencia de RF, por ejemplo, donde se desea una baja temperatura
de solidificación de soldadura, que permitirá que el nitruro de
aluminio se use como un aislante cerámico en ciertas clases de
cápsula, en lugar del óxido de berilio, que es altamente
tóxico.
Una ventaja proporcionada por la presente
invención, es que todo el procedimiento, desde la etapa de
posicionar los chips hasta la etapa de soldar firmemente los chips
a la cápsula, puede ser automatizado.
Otra ventaja proporcionada por la presente
invención, es que el grosor de una junta soldada puede ser
determinado de forma precisa, de modo que se adapte a la curvatura
de las cápsulas, y para minimizar la resistencia térmica de la junta
soldada.
Otra ventaja proporcionada por la presente
invención, es que la conductividad térmica de la aleación
oro-estaño en la junta soldada, es aproximadamente
el doble de una junta soldada consistente en una aleación
oro-silicio.
Aun otra ventaja más proporcionada por la
presente invención, es que la relativamente baja temperatura de
soldadura, reduce el riesgo de una difusión del níquel a través del
oro, al mínimo. Por consiguiente, el grosor del oro en las cápsulas
puede reducirse desde 3 - 5 \mum hasta los 0,5 - 1 \mum que se
necesita en la unión por hilo. Además de reducir costes, este
revestimiento de oro, más fino, reduce también sensiblemente el
riesgo de juntas pobremente soldadas, entre las cápsulas y las
placas de circuito impreso, como resultado de la contaminación de
oro en la soldadura de estaño-plomo. También es
posible metalizar de forma selectiva una capa de oro muy fina, en
aquellas partes de las lengüetas de conexión que han de ser
soldadas sobre placas de circuito impreso.
Aun otra ventaja proporcionada por la presente
invención, es que el proceso para soldar oro-estaño
es un proceso por lotes, que permite que se procese un gran número
de cápsulas a la vez. Esto es particularmente beneficioso en
relación con aquellos tipos de cápsula que pueden ser manipulados
en series, puesto que los costes de fabricación se reducen
sensiblemente.
Otra ventaja proporcionada por la presente
invención, es que la suelda con una soldadura que consiste en una
aleación de oro-estaño, se lleva a cabo a una
temperatura de solo en torno a 300ºC, con lo que se permite que el
método de fabricación de las auténticas cápsulas sea radicalmente
modificado. La soldadura fuerte, o soldadura recocida, actual de las
partes de la cápsula a 790ºC, puede ser sustituida por un proceso
de soldadura fuerte, a una temperatura mucho menor, por ejemplo
suelda con una soldadura que comprende una aleación de
oro-silicio a 380ºC. Este último proceso tiene por
resultado tensiones termodinámicas mucho menores, entre las
cerámicas y el metal en la cápsula, con lo que se permite el uso de
materiales que tienen propiedades térmicas más pobres, tales como
cobre y nitruro de aluminio, por ejemplo, para así obtener
beneficios como son la conductividad térmica mejorada y la no
toxicidad.
La invención se describirá ahora, con mayor
detalle, con referencia a las realizaciones ejemplares preferidas
de esta, y también con referencia a los dibujos anexos.
La soldadura de oro-estaño
necesita la presencia de superficies soldables, tanto en el
sustrato, como en el chip semiconductor. Con respecto a los chips
semiconductores, esto se consigue revistiendo a los chips
semiconductores, que han sido finalmente procesados en otros
aspectos, con una capa adhesiva contra los semiconductores, que
puede ser de silicio por ejemplo. Una capa soldable se dispone en
la capa de adhesión, y una capa antioxidante se dispone sobre la
mencionada capa soldable. La capa de adhesión puede, por ejemplo,
componerse de TiW (titanio - tungsteno), mientras que la capa
soldable puede componerse de Ni (níquel) y la capa antioxidación
puede componerse de Au (oro). La capa de adhesión puede consistir,
alternativamente, en titanio puro, en cuyo caso la capa soldable
puede componerse de platino, y la capa antioxidación puede
componerse de oro.
La capa de adhesión puede tener un grosor que
varía entre 1.000 -1.500 \oplus, mientras que la capa soldable
puede tener un grosor de 1.000 - 1.500 \oplus, y la capa
antioxidación un grosor de 5.000 - 10.000 \oplus (1 \oplus =
0,1 nm). Una capa gruesa de aleación de soldadura de
oro-estaño, se aplica a la capa antioxidación, o se
aplica junto con la aplicación de la mencionada capa antioxidación.
Esto asegura que la soldadura de metal estará disponible para cada
chip, y con esto se evita la necesidad de manipular preformas de
soldadura.
La soldadura de oro-estaño se
puede aplicar en una serie de diferentes formas, por ejemplo
mediante metalización selectiva, deposición en forma de pasta de
soldadura, por medio de impresión por clisé o serigrafía. La
soldadura es preferentemente metalizada, o galvanizada, en la parte
trasera de un chip semiconductor, o se puede fijar una lámina muy
fina de oro-estaño a la parte trasera de un chip
semiconductor, bien mediante fusión de la mencionada lámina sobre
la mencionada placa, o mediante unión por compresión térmica.
Debido a que las cápsulas en las que el chip o
los chips deben ser situados, no son completamente planas, la
cantidad de soldadura usada debe ser adaptada, de forma que asegure
que el volumen entre el chip y la cápsula, se rellenará siempre con
la soldadura de oro-estaño. Se necesita un grosor de
oro-estaño de 10 \mum, en el caso de un chip que
tenga una longitud de 5 mm, por ejemplo, y en el caso de cápsulas
que tengan 5 partes por mil.
Siempre se encuentra un revestimiento de oro en
las cápsulas en las que se monta el chip. Este oro aleará con la
soldadura de oro-estaño, y elevará el punto de
fusión, si la soldadura originalmente tenía una composición de
aleación que cae exactamente en el punto de fusión eutéctico.
Para evitar esto, el chip es revestido con una
soldadura de oro-estaño, que tiene una composición
que tiene en cuenta el oro que llega procedente de la cápsula. Una
composición adecuada puede, por ejemplo, ser 75% de Au y 25% de Sn,
en una cápsula que contiene 3 - 4 \mum de oro. Esto tiene como
resultado una composición en la aleación final, que está muy cerca
del punto de fusión eutéctico de 280ºC.
Frecuentemente se formará burbujas en la junta
soldada, cuando se suelda chips sobre cápsulas. Debido a que la
aparición de tales burbujas se controla a través de como la
soldadura moja las dos superficies a soldar, no es posible impedir
la formación de tales burbujas. Estas burbujas de gas son muy
perjudiciales, en las juntas soldadas presentes en componentes de
alta potencia, tales como en transistores de potencia de RF, por
ejemplo, puesto que provocan el sobrecalentamiento de los
componentes. Este problema se puede minimizar, soldando a la mínima
presión de gas posible, por ejemplo una presión de 133 - 1.330 Pa
(1 - 10 torr). Cuando se completa la soldadura, la presión de
ambiente en la junta soldada se incrementa, por ejemplo a la presión
atmosférica normal, previamente al enfriamiento de los componentes,
de forma que la soldadura solidificará. Cualesquiera burbujas de gas
que se haya formado durante el proceso de fusión de la soldadura,
se comprimirán de este modo, haciéndose prácticamente inofensivas.
El volumen de una semejante burbuja de gas, se reducirá en relación
con la diferencia de presión y en el caso de la diferencia de
presión mencionada, el volumen de las burbujas de gas se reducirá en
aproximadamente un factor 100.
La aleación de oro-estaño
afectada es inmediatamente oxidada, y el óxido (óxido de estaño)
obstruye el desparramado satisfactorio y el flujo de la soldadura.
El uso de flujo convencional no es adecuado en la operación de
soldadura, puesto que los flujos convencionales tienen por
resultado productos de descomposición, no inmediatamente disueltos
a la temperatura de soldadura en cuestión (300 - 350ºC). Además, es
muy difícil, poco práctico y costoso, intentar eliminar los
residuos. Por consiguiente, se puede usar un flujo gaseoso en el
proceso de soldadura. En el caso actual, se usa un pequeño volumen
de vapor de ácido fórmico, al que se añade un gas inerte. El gas
inerte usado puede ser, por ejemplo, nitrógeno gaseoso. Se puede
hacer que el nitrógeno gaseoso pase a través de un recipiente que
contiene ácido fórmico, previamente a su distribución a la cámara
en la que tendrá lugar la soldadura. El nitrógeno gaseoso arrastra
moléculas de ácido fórmico a la cámara. El vapor de ácido fórmico
reduce el óxido del estaño, para proporcionar estaño metálico y
también productos de restos gaseosos. Esto evita la necesidad de
limpiar los componentes después de la mencionada operación de
soldadura.
Se comprenderá que la invención no se limita a
las realizaciones de esta, descritas e ilustradas más arriba, y que
puede hacerse modificaciones dentro del alcance de las siguientes
reivindicaciones.
Claims (9)
1. Un método para soldar un chip semiconductor a
un sustrato, por ejemplo a una cápsula en un transistor de potencia
de RF, caracterizado por:
- revestir el chip semiconductor con una capa de
adhesión, compuesta de una primera composición de material;
- cubrir la capa de adhesión con una capa
soldable, compuesta de una segunda composición de material;
- cubrir la capa soldable con una capa
antioxidación, compuesta de una tercera composición de
material;
- cubrir la capa antioxidación con una capa de
soldadura de oro-estaño;
- situar el chip sobre una superficie soldable de
un sustrato, por vía de la mencionada soldadura de
oro-estaño;
- exponer el sustrato y el chip a un entorno
inerte, en el que se distribuye un gas reductor, y someter los
mencionados sustrato y chip, a una presión que está sustancialmente
por debajo de la presión atmosférica, mientras que se calienta la
aleación de oro-estaño, a una temperatura por encima
de su temperatura de fusión;
- incrementar la presión del gas, mientras que la
soldadura de oro-estaño se funde; y
- reducir la temperatura, cuando se excede una
presión de gas predeterminada, de forma que la soldadura de
oro-estaño solidifique.
2. Un método acorde con la reivindicación 1,
caracterizado porque la primera composición de material es
titanio - tungsteno (TiW), la segunda composición de material es
níquel (Ni), y la tercera composición de material es oro (Au).
3. Un método acorde con la reivindicación 1,
caracterizado porque la primera composición de material es
titanio (Ti), la segunda composición de material es platino (Pt), y
la tercera composición de material es oro (Au).
4. Un método acorde con la reivindicación 1,
caracterizado porque la composición de la soldadura de
oro-estaño está adaptada para compensar el oro que
se obtiene del sustrato, de forma que se obtiene una composición
final de la aleación, que tiene un punto de fusión eutéctico, o un
punto de fusión cercano al mencionado punto de fusión eutéctico.
5. Un método acorde con la reivindicación 4,
caracterizado porque la soldadura de
oro-estaño comprende un 75% de Au y un 25% de Sn,
cuando el sustrato incluye una capa de oro de 3 - 4 \mum de
grosor.
6. Un método acorde con la reivindicación 1,
caracterizado porque el gas reductor es vapor de ácido
fórmico.
7. Un transistor de potencia de RF, que incluye
por lo menos un chip semiconductor de potencia de RF y una cápsula,
caracterizado porque el chip semiconductor incluye una capa
de adhesión, compuesta de una primera composición de material, una
capa soldable compuesta de una segunda composición de material,
provista sobre la mencionada capa de adhesión, una capa de
antioxidación compuesta de una tercera composición de material,
provista sobre la mencionada capa soldable, donde el chip está
dispuesto sobre una superficie de cápsula soldable, por vía de una
soldadura de oro-estaño, que tiene una composición
de aleación que proporciona un punto de fusión eutéctico, o un
punto de fusión cercano al mencionado punto de fusión eutéctico.
8. Un transistor de potencia de RF acorde con al
reivindicación 7, caracterizado porque la primera
composición de material es titanio - tungsteno (TiW), la segunda
composición de material es níquel (Ni), y la tercera composición de
material es oro (Au).
9. Un transistor de potencia de RF acorde con al
reivindicación 7, caracterizado porque la primera
composición de material es titanio (Ti), la segunda composición de
material es platino (Pt), y la tercera composición de material es
oro (Au).
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9803350 | 1998-10-02 | ||
SE9803350A SE512906C2 (sv) | 1998-10-02 | 1998-10-02 | Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav |
Publications (1)
Publication Number | Publication Date |
---|---|
ES2237207T3 true ES2237207T3 (es) | 2005-07-16 |
Family
ID=20412803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
ES99970263T Expired - Lifetime ES2237207T3 (es) | 1998-10-02 | 1999-09-23 | Soldadura de un chip semiconductora a un sustrato. |
Country Status (12)
Country | Link |
---|---|
US (2) | US6206269B1 (es) |
EP (1) | EP1121840B1 (es) |
JP (1) | JP2002527892A (es) |
KR (1) | KR100713114B1 (es) |
CN (1) | CN1196389C (es) |
AU (1) | AU1193200A (es) |
CA (1) | CA2343823A1 (es) |
DE (1) | DE69923337T2 (es) |
ES (1) | ES2237207T3 (es) |
SE (1) | SE512906C2 (es) |
TW (1) | TW410537B (es) |
WO (1) | WO2000021346A1 (es) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1998
- 1998-10-02 SE SE9803350A patent/SE512906C2/sv not_active IP Right Cessation
- 1998-12-16 TW TW087120940A patent/TW410537B/zh not_active IP Right Cessation
-
1999
- 1999-09-23 EP EP99970263A patent/EP1121840B1/en not_active Expired - Lifetime
- 1999-09-23 WO PCT/SE1999/001669 patent/WO2000021346A1/en active IP Right Grant
- 1999-09-23 KR KR1020017003906A patent/KR100713114B1/ko not_active IP Right Cessation
- 1999-09-23 DE DE69923337T patent/DE69923337T2/de not_active Expired - Fee Related
- 1999-09-23 JP JP2000575348A patent/JP2002527892A/ja active Pending
- 1999-09-23 ES ES99970263T patent/ES2237207T3/es not_active Expired - Lifetime
- 1999-09-23 AU AU11932/00A patent/AU1193200A/en not_active Abandoned
- 1999-09-23 CA CA002343823A patent/CA2343823A1/en not_active Abandoned
- 1999-09-23 CN CNB998117056A patent/CN1196389C/zh not_active Expired - Fee Related
- 1999-10-01 US US09/410,034 patent/US6206269B1/en not_active Expired - Fee Related
-
2000
- 2000-07-05 US US09/610,471 patent/US6255002B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6206269B1 (en) | 2001-03-27 |
SE9803350D0 (sv) | 1998-10-02 |
KR100713114B1 (ko) | 2007-05-02 |
JP2002527892A (ja) | 2002-08-27 |
EP1121840A1 (en) | 2001-08-08 |
EP1121840B1 (en) | 2005-01-19 |
TW410537B (en) | 2000-11-01 |
CA2343823A1 (en) | 2000-04-13 |
US6255002B1 (en) | 2001-07-03 |
SE512906C2 (sv) | 2000-06-05 |
SE9803350L (sv) | 2000-04-03 |
KR20010073192A (ko) | 2001-07-31 |
DE69923337D1 (de) | 2005-02-24 |
CN1321409A (zh) | 2001-11-07 |
CN1196389C (zh) | 2005-04-06 |
DE69923337T2 (de) | 2006-04-06 |
WO2000021346A1 (en) | 2000-04-13 |
AU1193200A (en) | 2000-04-26 |
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