DE69923337T2 - Löten eines halbleiterchips auf ein substrat - Google Patents

Löten eines halbleiterchips auf ein substrat Download PDF

Info

Publication number
DE69923337T2
DE69923337T2 DE69923337T DE69923337T DE69923337T2 DE 69923337 T2 DE69923337 T2 DE 69923337T2 DE 69923337 T DE69923337 T DE 69923337T DE 69923337 T DE69923337 T DE 69923337T DE 69923337 T2 DE69923337 T2 DE 69923337T2
Authority
DE
Germany
Prior art keywords
gold
material composition
layer
chip
capsule
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69923337T
Other languages
English (en)
Other versions
DE69923337D1 (de
Inventor
Lars-Anders Olofsson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE69923337D1 publication Critical patent/DE69923337D1/de
Application granted granted Critical
Publication of DE69923337T2 publication Critical patent/DE69923337T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528—Semiconductor component

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft allgemein ein Verfahren und eine durch das Verfahren produzierte Einrichtung zum Löten eines Halbleiterchips auf ein Substrat und insbesondere zum Löten des Halbleiterchips auf eine Kapsel in einem HF-Leistungstransistor.
  • ALLGEMEINER STAND DER TECHNIK
  • Gegenwärtig werden Chips mit Hilfe eines eutektischen Gold-Silizium-Lötprozesses auf HF-Leistungstransistoren und HF-Leistungsmodulen angebracht. Die verwendeten Kapseln sind, oftmals mit Nickel und einer relativ dicken Schicht aus Gold (2–5 μm), metallisiert. Die in den Kapseln anzuordnenden Chips (Transistoren, Widerstände und Kondensatoren) sind auf ihren Bodenflächen mit einer sehr dünnen Goldschicht versehen. Die Funktion dieser Goldschicht besteht darin, eine Oxidation der Bodenfläche des Chips zu verhindern. Bei Verwendung von Gold-Silizium wird die Kapsel auf eine Temperatur von 400–450°C erhitzt und Chips werden dann individuell gegen die Kapsel plaziert und so lange vor und zurück gerieben oder gezogen, bis zwischen dem Silizium in dem Chip und dem Gold auf der Kapsel eine Legierung entstanden ist. Es ist unmöglich, den Punkt, bei dem diese Legierung zu entstehen beginnt, präzise zu bestimmen. Dieser Schritt in dem Prozeß wird deshalb normalerweise von Hand durchgeführt, so daß ein Bediener beobachten kann, wann eine Legierung entstanden ist und eine effektive Lötung erzielt worden ist.
  • Wenngleich alles an der Kapsel (unter dem Chip) vorliegende Gold bei diesem Lötprozeß verbraucht wird, bleibt in dem Chip ein großer Siliziumüberschuß zurück. Dieser Siliziumüberschuß kann in die geschmolzene AuSi-Legierung migrieren und dort in Form von Si-Kristallen ausgefällt werden. Dieser Prozeß wird bei höheren Temperaturen beschleunigt und auch bei kräftigem mechanischem Reiben oder Ziehen. Es ist infolge dessen ungeeignet/unmöglich, diesen Ziehprozeß mechanisch oder mit Ultraschall zu bewirken, da sich dann in der geschmolzenen AuSi-Legierung eine zu große Menge von Si-Kristallen ansammelt. Bei einer zu großen Menge von Si-Kristallen in der geschmolzenen Legierung bestehen die Nachteile darin, daß die Schmelze eine Viskosekonsistenz annimmt und deshalb nicht nach außen fließt und die Oberfläche effektiv benetzt.
  • Diese Siliziumkristalle umschließen effektiv etwaige Luftblasen, die sich möglicherweise zwischen Chip und Kapsel ausgebildet haben. Solche Blasen beeinträchtigen die Wärmeleitfähigkeit zwischen dem Chip und der Kapsel auf drastische Weise. Die Gesamtdicke einer AuSi-Legierungsverbindung, die durch das Gold auf der Kapsel und das Silizium im Chip entstanden ist, kann nie mehr als etwa 50% größer sein als die Dicke des Goldes. Wenn das Gold eine Dicke von 4 μm aufweist, weist die Verbindung somit nur eine Dicke von etwa 6 μm auf. Dies stellt hohe Anforderungen an die Flachheit der Oberfläche oder die Glattheit der Kapsel, da es ansonsten zu Lötdefiziten zwischen Chip und Kapsel kommen kann.
  • Es ist allgemein bekannt, daß zusätzliches AuSi-Lot zwischen Chip und Kapsel über eine Vorform aufgetragen werden kann. Aufgrund der geringen Abmessungen von derartigen Vorformen ist es oftmals sehr schwierig und aufwendig, dies zu erzielen. In der Praxis kann nicht mit Vorformen gearbeitet werden, die eine Materialdicke unter etwa 25 μm aufweisen. Eine Verbindung dieser Dicke erhöht jedoch den Wärmewiderstand zwischen Chip und Kapsel in einem unannehmbaren Ausmaß.
  • Weitere Halbleiterchiplöttechniken sind in US-A-5,614,291 und US-A-4,734,755 gezeit.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Ein Problem bei bekannten Techniken zum Löten von Halbleiterchips auf ein Substrat, beispielsweise eine Kapsel in einem HF-Leistungstransistor, besteht darin, daß der Lötprozeß einen Handbearbeitungsschritt erfordert, wenn jeder Chip für sich gelötet wird.
  • Ein weiteres Problem bei bekannten Techniken besteht darin, daß die Ausbildung von Si-Kristallen den Lotfluß beeinträchtigt und zum Einschluß von Blasen führt. Diese Blasen beeinträchtigen im allgemeinen den Wärmetransport vom Chip weg.
  • Noch ein weiteres Problem bei bekannten Techniken besteht darin, daß die hohe Verfestigungstemperatur des SiAu-Lots zu starken mechanischen Beanspruchungen zwischen Chip und Kapsel führt und dadurch der Größe des Chips eine Obergrenze auferlegt. Der Chip reißt, wenn diese Grenze überschritten wird.
  • Noch ein weiteres Problem bei bekannten Techniken besteht darin, daß statt dessen mehrere kleine Chips montiert werden müssen, um zu verhindern, daß die mechanischen Beanspruchungen einen Chip reißen lassen, wodurch die Kosten in dieser Hinsicht zunehmen.
  • Ein weiteres Problem bei bekannten Techniken besteht darin, daß beim Montieren von Chips eine hohe Arbeitstemperatur (400–450°C) bedeutet, daß Atome aus einer Nickelschicht unter der Goldschicht nach oben durch das Gold diffundieren und oxidiert werden können und Bonding- und Lötprobleme verursachen. Diesem muß mit einer speziellen Vernickelungstechnik und einer dicken Goldschicht auf Oberflächen entgegengewirkt werden, die zu AuSi-Lötzwecken eigentlich keine dicke Goldschicht erfordern.
  • Noch ein weiteres Problem bei bekannten Techniken besteht darin, daß die sich mit dem Chipmontageprozeß ergebende hohe Arbeitstemperatur bedeutet, daß die Teile der eigentlichen Kapsel mit einem Hartlot miteinander verbunden werden müssen, das einen noch höheren Schmelzpunkt ausweist, beispielsweise AgCu bei 790°C. Wenn Metalle und Keramiken bei dieser hohen Temperatur verbunden werden, führt dies zu starken mechanischen Beanspruchungen nach dem Abkühlen der Verbindungen aufgrund der Tatsache, daß jene Metalle und Keramiken, die sich in diesem Kontext eignen, nicht gegenseitig den gleichen Wärmeausdehnungskoeffizienten aufweisen. Dies schränkt das Design der Kapsel ein. Beispielsweise ist es unmöglich, in der Kapsel die optimalen Metalle Kupfer und die Keramik AlN zu verwenden, da die Ausdehnungskoeffizienten dieser Materialien zu sehr voneinander verschieden sind.
  • Noch ein weiteres Problem bei bekannten Techniken besteht darin, daß die ausgebildete relativ dünne Lötverbindung an die Glattheit oder Flachheit der Oberfläche der Kapseln große Anforderungen stellt, da es ansonsten zu einem Lotdefizit derart kommt, daß nicht alle Chips effektiv gelötet werden. Dies beeinträchtigt die Wärmeleitfähigkeit zwischen Chip und Kapsel auf drastische Weise.
  • Die vorliegende Erfindung geht diese Probleme an durch die Bereitstellung eines Verfahrens zum Löten eines Halbleiterchips auf ein Substrat, wie etwa. beispielsweise eine Kapsel in einem HF-Leistungstransistor. Der Halbleiterchip wird zuerst mit einer Haftschicht versehen, die aus einer ersten Materialzusammensetzung besteht. Eine lötbare Schicht aus einer zweiten Materialzusammensetzung wird dann auf dieser Haftschicht abgeschieden. Auf der lötbaren Schicht wird dann eine Antioxidationsschicht abgeschieden, die aus einer dritten Materialzusammensetzung besteht. Eine aus einer Gold- Zinn-Legierung bestehende Lotschicht wird dann auf die Antioxidationsschicht aufgetragen. Der Chip wird über das Gold-Zinn-Lot auf einer lötbaren Kapseloberfläche plaziert. Die Kapsel und der Chip werden einer inerten Umgebung ausgesetzt, der ein Reduktionsgas zugesetzt ist, und die Kapsel und der Chip werden Druck ausgesetzt, der wesentlich unter atmosphärischem Druck liegt, wobei gleichzeitig die Gold-Zinn-Legierung im Lot auf eine Temperatur über ihrem Schmelzpunkt erhitzt wird. Der Gasdruck wird erhöht, während sich das Gold-Zinn-Lot in einem geschmolzenen Zustand befindet, und die Temperatur wird bei Übersteigen eines vorbestimmten Gasdrucks abgesenkt, so daß die Gold-Zinn-Legierung erstarrt.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist die erste Materialzusammensetzung eine Titan-Wolfram-Zusammensetzung (TiW), die zweite Materialzusammensetzung ist Nickel (Ni) und die dritte Materialzusammensetzung ist Gold (Au).
  • Bei einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist die erste Materialzusammensetzung Titan (Ti), die zweite Materialzusammensetzung ist Platin (Pt) und die dritte Materialzusammensetzung ist Gold (Au).
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Zusammensetzung des Gold-Zinn-Lots durch das Gold von der Kapsel kompensiert, so daß eine Legierungsendzusammensetzung so nahe wie möglich bei dem eutektischen Schmelzpunkt liegt.
  • Bei einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens weist die Gold-Zinn-Legierung im Lot eine Zusammensetzung aus 75% Au und 25% Sn auf, wenn die Kapsel eine 3–4 μm dicke Goldschicht enthält, auf die der Chip gelötet werden soll.
  • Gemäß noch einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist das reduzierende Gas Ameisensäure im Dampfzustand.
  • Bei einer Ausführungsform eines HF-Leistungstransistors gemäß der Erfindung enthält der Transistor mindestens einen HF-Leistungshalbleiterchip und eine Kapsel. Der Halbleiterchip wird mit einer Haftschicht versehen, die aus einer ersten Materialzusammensetzung besteht, einer lötbaren Schicht aus einer zweiten Materialzusammensetzung, die auf der Haftschicht angeordnet ist, und einer Antioxidationsschicht aus einer dritten Materialzusammensetzung, die auf der lötbaren Schicht angeordnet ist. Der Chip ist über ein Lot, das eine Gold-Zinn-Legierung mit einer Legierungszusammensetzung enthält, die gleich dem eutektischen Schmelzpunkt ist oder in dessen Nähe liegt, auf einer lötbaren Kapseloberfläche angeordnet.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine porenfreie Lötverbindung zwischen einem Halbleiterchip und einem Substrat erhalten zu können, wie etwa beispielsweise einer Kapsel in einem HF-Leistungstransistor, wenn eine niedrige Loterstarrungstemperatur gewünscht wird, die es gestattet, in bestimmten Kapselarten anstelle von Berylliumoxid, das hochgiftig ist, Aluminiumnitrid als einen keramischen Isolator zu verwenden.
  • Ein von der vorliegenden Erfindung gelieferter Vorteil besteht darin, daß die ganze Prozedur von dem Schritt des Positionierens der Chips bis zu dem Schritt des Festlötens der Chips auf die Kapsel automatisiertwerden kann.
  • Ein weiterer, von der vorliegenden Erfindung gelieferter Vorteil besteht darin, daß die Dicke einer Lötverbindung präzise bestimmt werden kann, um die Krümmung der Kapseln anzupassen und den Wärmewiderstand der Lötverbindung auf ein Minimum zu reduzieren.
  • Ein weiterer, von der vorliegenden Erfindung gelieferter Vorteil besteht darin, daß die Wärmeleitfähigkeit der Gold-Zinn-Legierung in der Lötverbindung etwa das doppelte der einer aus einer Gold-Silizium-Legierung bestehenden Lötverbindung ist.
  • Noch ein weiterer, von der vorliegenden Erfindung gelieferter Vorteil besteht darin, daß die relativ niedrige Löttemperatur das Risiko einer Nickeldiffusion durch das Gold auf ein Minimum reduziert. Infolge dessen kann die Golddicke auf den Kapseln von 3–5 μm auf die 0,5–1 μm reduziert werden, die für das Drahtbonden erforderlich sind. Zusätzlich zu der Reduzierung der Kosten reduziert diese dünnere Goldbeschichtung stark das Risiko von schlechten Lötverbindungen zwischen den Kapseln und einer Leiterplatte infolge einer Verunreinigung des Zinn-Blei-Lots durch Gold. Es ist auch möglich, diejenigen Teile der verbindenden Fahnen, die auf Leiterplatten gelötet werden sollen, selektiv mit einer sehr dünnen Goldschicht zu plattieren.
  • Noch ein weiterer, von der vorliegenden Erfindung gelieferter Vorteil besteht darin, daß der Gold-Zinn-Lötprozeß ein Chargenvorgang ist, mit dem eine große Anzahl von Kapseln zu ein und derselben Zeit verarbeitet werden können. Dies ist insbesondere bezüglich jener Kapselarten günstig, die in Arrayform gehandhabt werden können, da die Herstellungskosten damit stark reduziert werden.
  • Ein weiterer, von der vorliegenden Erfindung gelieferter Vorteil besteht darin, daß das Löten mit einem aus einer Gold-Zinn-Legierung bestehenden Lot bei einer Temperatur von nur etwa 300°C durchgeführt wird, wodurch das Verfahren zur Herstellung der eigentlichen Kapseln radikal geändert werden kann. Das gegenwärtige Hartlöten der Kapselteile bei 790°C kann durch einen Hartlötprozeß bei einer viel niedrigeren Temperatur ersetzt werden, beispielsweise Löten mit eine Gold-Silizium-Legierung umfassendem Lot bei 380°C. Dieser letztere Prozeß führt zu viel geringeren thermodynamischen Beanspruchungen zwischen der Keramik und dem Metall in der Kapsel, wodurch die Verwendung von Materialien ermöglicht wird, die schlechtere Wärmeanpassungseigenschaften aufweisen, wie etwa beispielsweise Kupfer und Aluminiumnitrid, um Vorteile wie verbesserte Wärmeleitfähigkeit und Ungiftigkeit zu erhalten.
  • Die Erfindung wird nun unter Bezugnahme auf ihre bevorzugten exemplifizierenden Ausführungsformen und auch unter Bezugnahme auf die beiliegenden Zeichnungen näher beschrieben.
  • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Das Gold-Zinn-Löten erfordert, daß sowohl auf dem Substrat als auch dem Halbleiterchip lötbare Oberflächen vorliegen. Dies erreicht man bezüglich der Halbleiterchips, indem man die Halbleiterchips, die in anderer Sicht eine Endbearbeitung erfahren haben, mit einer Haftschicht gegen die Halbleiter beschichtet, wobei es sich beispielsweise um Silizium handeln kann. Eine lötbare Schicht wird auf der Haftschicht angeordnet, und eine Antioxidationsschicht wird auf der lötbaren Schicht angeordnet. Die Haftschicht kann beispielsweise TiW (Titan-Wolfram) umfassen, während die lötbare Schicht Ni (Nickel) und die Antioxidationsschicht Au (Gold) umfassen kann. Die Haftschicht kann alternativ aus reinem Titan bestehen, wobei die lötbare Schicht dann aus Platin und die Antioxidationsschicht aus Gold bestehen kann.
  • Die Haftschicht kann eine Dicke im Bereich zwischen 1000–1500 Å aufweisen, während die lötbare Schicht eine Dicke von 1000–1500 Å und die Antioxidationsschicht eine Dicke von 5000–10 000 Å aufweisen kann (1 Å = 0,1 nm). Eine dicke Schicht aus einer Gold-Zinn-Lotlegierung wird auf die Antioxidationsschicht oder in Verbindung mit dem Auftragen der Antioxidationsschicht aufgetragen. Dies stellt sicher, daß Metallot für jeden Chip zur Verfügung steht, weshalb sich die Notwendigkeit zum Handhaben von Lotvorformen erübrigt.
  • Es gibt eine Reihe verschiedener Möglichkeiten, wie Gold-Zinn-Lot aufgetragen werden kann, beispielsweise durch selektives Plattieren, Abscheidung in Form von Lötpaste mit Hilfe von Schablonendruck oder Siebdruck. Das Lot wird bevorzugt auf die Rückseite eines Halbleiterchips gesputtert oder plattiert oder sehr dünne Gold-Zinn-Folie kann auf der Rückseite des Halbleiterchips angebracht werden, entweder durch Schmelzen der Folie auf die Platte oder durch Thermokompressionsbonden.
  • Weil die Kapseln, in denen der Chip oder die Chips plaziert werden sollen, nicht absolut flach sind, muß die verwendete Lotmenge angepaßt werden, um sicherzustellen, daß das Volumen zwischen Chip und Kapsel immer mit dem Gold-Zinn-Lot gefüllt ist. Bei einem Chip mit einer Länge von beispielsweise 5 mm und im Fall von Kapseln mit einem Promillesatz von 5 ist eine Gold-Zinn-Dicke von 10 μm erforderlich.
  • Eine Goldbeschichtung findet sich immer auf den Kapseln, wo der Chip montiert wird. Dieses Gold legiert das Gold-Zinn-Lot und hebt den Schmelzpunkt an, wenn das Lot ursprünglich eine Legierungszusammensetzung aufwies, die exakt auf dem eutektischen Schmelzpunkt lag. Um dies zu vermeiden, wird der Chip mit einer Gold-Zinn-Legierung mit einer Zusammensetzung beschichtet, die das von der Kapsel kommende Gold berücksichtigt. Eine geeignete Zusammensetzung kann auf einer 3–4 μm Gold enthaltenden Kapsel beispielsweise 75% Au und 25% Sn betragen. Dies führt zu einer Legierungsendzusammensetzung, die sehr nahe bei dem eutektischen Schmelzpunkt von 280°C liegt.
  • In der Lötverbindung entstehen oftmals Blasen beim Löten von Chips auf Kapseln. Weil das Auftreten von solchen Blasen dadurch gesteuert wird, wie das Lot die beiden Lötoberflächen benetzt, ist es unmöglich, die Entstehung derartiger Blasen zu verhindern. Diese Gasblasen sind in Lötverbindungen in Hochleistungskomponenten wie etwa beispielsweise in HF-Leistungstransistoren sehr schädlich, weil sie eine Überhitzung der Komponenten hervorrufen. Dieses Problem kann dadurch minimiert werden, daß bei dem niedrigsten möglichen Gasdruck, beispielsweise einem Druck von 133–1330 Pa (1–10 Torr), gelötet wird. Wenn der Lötvorgang. abgeschlossen ist, wird der Umgebungsdruck auf die Lötverbindung vor dem Abkühlen der Komponenten beispielsweise auf normalen atmosphärischen Druck angehoben, so daß das Lot erstarrt. Etwaige Gasblasen, die während des Lötschmelzprozesses entstanden sind, werden damit komprimiert und werden praktisch harmlos. Das Volumen einer derartigen Gasblase wird relativ zu der Druckdifferenz reduziert, und bei der oben erwähnten Druckdifferenz wird das Volumen der Gasblasen um einen Faktor von etwa 100 reduziert.
  • Die betreffende Gold-Zinn-Legierung oxidiert leicht und das Oxid (Zinnoxid) behindert das zufriedenstellende Benetzen und den Fluß des Lots. Die Verwendung eines herkömmlichen Flußmittels ist beim Lötvorgang ungeeignet, da herkömmliche Flußmittel zu Zerlegungsprodukten bei der in Frage kommenden Löttemperatur (300–350°C) führen, die sich nicht ohne weiteres auflösen. Es ist zudem sehr schwierig, unpraktisch und teuer zu versuchen, Flußreste abzuwaschen. Folglich kann bei dem Lötprozeß ein gasförmiges Flußmittel verwendet werden. In dem vorliegenden Fall wird ein geringes Volumen Ameisensäuredampf verwendet, dem ein inertes Gas zugesetzt wird. Das inerte Gas kann beispielsweise Stickstoffgas sein. Das Stickstoffgas kann veranlaßt werden, durch ein Gefäß hindurchzutreten, das Ameisensäure enthält, bevor es der Kammer zugeführt wird, in der das Löten stattfinden soll. Das Stickstoffgas reißt somit Ameisensäuremoleküle in die Kammer mit. Der Ameisensäuredampf reduziert das Oxid des Zinns, damit man metallisches Zinn erhält, und auch gasförmige Restprodukte. Dadurch erübrigt sich die Notwendigkeit, die Komponenten nach dem Lötvorgang zu reinigen.
  • Es versteht sich, daß die Erfindung nicht auf ihre oben beschriebenen und dargestellten exemplifizierenden Ausführungsformen beschränkt ist und daß innerhalb des Schutzbereichs der folgenden Ansprüche Modifikationen vorgenommen werden können.

Claims (9)

  1. Verfahren zum Löten eines Halbleiterchips auf ein Substrat, beispielsweise eine Kapsel in einem HF-Leistungstransistor, gekennzeichnet durch: – Beschichten des Halbleiterchips mit einer Haftschicht, die aus einer ersten Materialzusammensetzung besteht; – Bedecken der Haftschicht mit einer lötbaren Schicht, die aus einer zweiten Materialzusammensetzung besteht; – Bedecken der lötbaren Schicht mit einer Antioxidationsschicht, die aus einer dritten Materialzusammensetzung besteht; – Bedecken der Antioxidationsschicht mit einer Schicht aus Gold-Zinn-Lot; – Plazieren des Chips auf einer lötbaren Oberfläche eines Substrats über das Gold-Zinn-Lot; – Aussetzen des Substrats und des Chips einer inerten Umgebung, der ein reduzierendes Gas zugeführt wird, und Aussetzen des Substrats und des Chips einem Druck, der wesentlich unter atmosphärischem Druck liegt, wobei gleichzeitig die Gold-Zinn-Legierung auf eine Temperatur über ihrer Schmelztemperatur erhitzt wird; – Erhöhen des Gasdrucks, während das Gold-Zinn-Lot geschmolzen ist; und – Senken der Temperatur, wenn ein vorbestimmter Gasdruck überschritten wird, so daß das Gold-Zinn-Lot erstarrt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Materialzusammensetzung Titan-Wolfram (TiW), die zweite Materialzusammensetzung Nickel (Ni) und die dritte Materialzusammensetzung Gold (Au) ist.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Materialzusammensetzung Titan (Ti), die zweite Materialzusammensetzung Platin (Pt) und die dritte Materialzusammensetzung Gold (Au) ist.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Zusammensetzung des Gold-Zinn-Lots darauf ausgerichtet ist, das aus dem Substrat erhaltene Gold zu kompensieren, um eine Legierungsendzusammensetzung zu erhalten, die einen eutektischen Schmelzpunkt oder einen Schmelzpunkt in der Nähe des eutektischen Schmelzpunkts aufweist.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Gold-Zinn-Lot 75% Au und 25% Sn umfaßt, wenn das Substrat eine 3–4 μm dicke Goldschicht enthält.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das reduzierende Gas Ameisensäuredampf ist.
  7. HF-Leistungstransistor, der mindestens einen HF-Leistungshalbleiterchip und eine Kapsel enthält, dadurch gekennzeichnet, daß der Halbleiterchip eine Haftschicht enthält, die aus einer ersten Materialzusammensetzung besteht, eine lötbare Schicht, die aus einer zweiten Materialzusammensetzung besteht, die auf der Haftschicht vorgesehen ist, eine Antioxidationsschicht, die aus einer dritten Materialzusammensetzung besteht, die auf der lötbaren Schicht vorgesehen ist, wobei der Chip über ein Gold-Zinn-Lot mit einer Legierungszusammensetzung, die einen eutektischen Schmelzpunkt oder einen Schmelzpunkt in der Nähe des eutektischen Schmelzpunkts liefert, auf einer lötbaren Kapseloberfläche angeordnet ist.
  8. HF-Leistungstransistor nach Anspruch 7, dadurch gekennzeichnet, daß die erste Materialzusammensetzung Titan-Wolfram (TiW), die zweite Materialzusammensetzung Nickel (Ni) und die dritte Materialzusammensetzung Gold (Au) ist.
  9. HF-Leistungstransistor nach Anspruch 7, dadurch gekennzeichnet, daß die erste Materialzusammensetzung Titan (Ti), die zweite Materialzusammensetzung Platin (Pt) und die dritte Materialzusammensetzung Gold (Au) ist.
DE69923337T 1998-10-02 1999-09-23 Löten eines halbleiterchips auf ein substrat Expired - Fee Related DE69923337T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9803350 1998-10-02
SE9803350A SE512906C2 (sv) 1998-10-02 1998-10-02 Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav
PCT/SE1999/001669 WO2000021346A1 (en) 1998-10-02 1999-09-23 Soldering of a semiconductor chip to a substrate

Publications (2)

Publication Number Publication Date
DE69923337D1 DE69923337D1 (de) 2005-02-24
DE69923337T2 true DE69923337T2 (de) 2006-04-06

Family

ID=20412803

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69923337T Expired - Fee Related DE69923337T2 (de) 1998-10-02 1999-09-23 Löten eines halbleiterchips auf ein substrat

Country Status (12)

Country Link
US (2) US6206269B1 (de)
EP (1) EP1121840B1 (de)
JP (1) JP2002527892A (de)
KR (1) KR100713114B1 (de)
CN (1) CN1196389C (de)
AU (1) AU1193200A (de)
CA (1) CA2343823A1 (de)
DE (1) DE69923337T2 (de)
ES (1) ES2237207T3 (de)
SE (1) SE512906C2 (de)
TW (1) TW410537B (de)
WO (1) WO2000021346A1 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020076910A1 (en) * 1999-12-15 2002-06-20 Pace Benedict G. High density electronic interconnection
JP2001176999A (ja) * 2000-11-27 2001-06-29 Tanaka Kikinzoku Kogyo Kk 電子部品の気密封止方法
JP3989254B2 (ja) * 2002-01-25 2007-10-10 日本碍子株式会社 異種材料接合体及びその製造方法
CN1445049A (zh) * 2002-03-19 2003-10-01 日本胜利株式会社 焊锡膏、焊接成品及焊接方法
DE10314876B4 (de) 2003-04-01 2008-02-14 Infineon Technologies Ag Verfahren zum mehrstufigen Herstellen von Diffusionslötverbindungen und seine Verwendung für Leistungsbauteile mit Halbleiterchips
JP2005205418A (ja) * 2004-01-20 2005-08-04 Denso Corp 接合構造体の製造方法
US7407083B2 (en) * 2004-08-19 2008-08-05 Thermal Corp. Bonded silicon, components and a method of fabricating the same
DE102005006281B4 (de) * 2005-02-10 2014-07-17 Infineon Technologies Ag Hochfrequenzleistungsbauteil mit Goldbeschichtungen und Verfahren zur Herstellung desselben
US7239517B2 (en) * 2005-04-11 2007-07-03 Intel Corporation Integrated heat spreader and method for using
DE102005024430B4 (de) * 2005-05-24 2009-08-06 Infineon Technologies Ag Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips
DE102006034600B4 (de) * 2006-07-26 2010-01-14 Infineon Technologies Ag Verfahren zur Herstellung einer Lötverbindung
EP2089901A4 (de) * 2006-11-09 2011-05-18 Interplex Qlp Inc Mikroschaltungsgehäuse mit duktiler schicht
US20080136019A1 (en) * 2006-12-11 2008-06-12 Johnson Michael E Solder Bump/Under Bump Metallurgy Structure for High Temperature Applications
US8753983B2 (en) * 2010-01-07 2014-06-17 Freescale Semiconductor, Inc. Die bonding a semiconductor device
CN101819076B (zh) * 2010-04-21 2011-07-27 中国电子科技集团公司第二十四研究所 基于金锡共晶的谐振型压力传感器芯片局部真空封装方法
DE102012216546B4 (de) * 2012-09-17 2023-01-19 Infineon Technologies Ag Verfahren zum verlöten eines halbleiterchips mit einem träger
US10847833B2 (en) * 2015-05-21 2020-11-24 Sion Power Corporation Glass-ceramic electrolytes for lithium-sulfur batteries
CN105244755B (zh) * 2015-10-24 2018-04-03 长沙青波光电科技有限公司 半导体激光单管芯片封装方法
CN106825825B (zh) * 2017-03-26 2018-11-13 中国电子科技集团公司第十六研究所 一种用于微波毫米波器件组装的高焊透率焊接方法
TWI703646B (zh) * 2019-05-09 2020-09-01 樂鑫材料科技股份有限公司 背晶薄膜結構、包含其之功率模組封裝體、及背晶薄膜結構的製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212349A (en) * 1979-01-02 1980-07-15 International Business Machines Corporation Micro bellows thermo capsule
DE3421672A1 (de) * 1984-06-09 1985-12-12 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Wechsellastbestaendiges, schaltbares halbleiterbauelement
US4772935A (en) * 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4786569A (en) * 1985-09-04 1988-11-22 Ciba-Geigy Corporation Adhesively bonded photostructurable polyimide film
US5156322A (en) * 1988-07-22 1992-10-20 Hoechst Ceramtec Aktiengesellschaft Process for the production of a solder coating on metallized materials
DD276760A1 (de) * 1988-11-04 1990-03-07 Liebknecht Mikroelektron Abdeckueberzug zum schutz von unkontaktierten halbleiterkoerpern
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
JPH0682750B2 (ja) * 1989-08-30 1994-10-19 日東電工株式会社 ウエハ保護シートの剥離方法
CA1309510C (en) * 1989-09-29 1992-10-27 Vincent Scarnecchia Carrier continuous film for heat fusible materials
JPH07101736B2 (ja) * 1990-06-28 1995-11-01 日本電装株式会社 半導体装置およびその製造方法
US5270571A (en) * 1991-10-30 1993-12-14 Amdahl Corporation Three-dimensional package for semiconductor devices
US5197654A (en) * 1991-11-15 1993-03-30 Avishay Katz Bonding method using solder composed of multiple alternating gold and tin layers
US5234149A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5234153A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method
US5965278A (en) * 1993-04-02 1999-10-12 Ppg Industries Ohio, Inc. Method of making cathode targets comprising silicon
US5454929A (en) * 1994-06-16 1995-10-03 National Semiconductor Corporation Process for preparing solderable integrated circuit lead frames by plating with tin and palladium
US5503286A (en) * 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
JP3439275B2 (ja) * 1994-11-25 2003-08-25 エヌイーシートーキン株式会社 光アイソレータの製造方法
US5622305A (en) * 1995-05-10 1997-04-22 Lucent Technologies Inc. Bonding scheme using group VB metallic layer
US6062461A (en) * 1998-06-03 2000-05-16 Delphi Technologies, Inc. Process for bonding micromachined wafers using solder

Also Published As

Publication number Publication date
KR20010073192A (ko) 2001-07-31
WO2000021346A1 (en) 2000-04-13
KR100713114B1 (ko) 2007-05-02
ES2237207T3 (es) 2005-07-16
US6255002B1 (en) 2001-07-03
DE69923337D1 (de) 2005-02-24
SE512906C2 (sv) 2000-06-05
US6206269B1 (en) 2001-03-27
SE9803350D0 (sv) 1998-10-02
CN1196389C (zh) 2005-04-06
SE9803350L (sv) 2000-04-03
AU1193200A (en) 2000-04-26
CA2343823A1 (en) 2000-04-13
JP2002527892A (ja) 2002-08-27
EP1121840B1 (de) 2005-01-19
EP1121840A1 (de) 2001-08-08
TW410537B (en) 2000-11-01
CN1321409A (zh) 2001-11-07

Similar Documents

Publication Publication Date Title
DE69923337T2 (de) Löten eines halbleiterchips auf ein substrat
DE60210858T2 (de) Elektronische Vorrichtung mit einem Al- oder Co-Teilchen enthaltenden Lot aus einer Zn-Al-Ge-Mg Legierung
DE69837224T2 (de) Mit bleifreiem Lötmittel verbundene elektronische Vorrichtung
DE4110373C2 (de) Elektronische Schaltungsanordnung und Verfahren zum Herstellen derselben
DE102006011232B4 (de) Substrat zum Montieren eines elektronischen Bauteils sowie elektronisches Bauteil
DE19827014B4 (de) Belotungsverfahren
DE10208635B4 (de) Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle
EP3303259B1 (de) Verfahren zur herstellung eines verbundmaterials
DE102005042780A1 (de) Halbleiteranordnung mit einer Lotschicht auf Zinnbasis und Verfahren zum Herstellen derselben
DE102006004788A1 (de) Halbleiterbauelement und Fertigungsverfahren für dieses
DE112017000184T5 (de) Lotverbindung
DE112014002345T5 (de) Halbleitervorrichtung und Herstellungsverfahren für die Halbleitervorrichtung
DE102005058654B4 (de) Verfahren zum flächigen Fügen von Komponenten von Halbleiterbauelementen
WO2015051473A1 (de) Verfahren zur herstellung einer metall-keramiklötverbindung
DE102009034483A1 (de) Bleifreie Hochtemperaturverbindung für die AVT in der Elektronik
EP1027728A1 (de) Bauelement und verfahren zum herstellen des bauelements
DE102008046724B4 (de) Halbleitervorrichtung
DE102008011265B4 (de) Verfahren zum Herstellen eines Substrats zum Bonden von Vorrichtungen mit einer Lötschicht
DE60305119T2 (de) Auslaugbeständige Lötlegierungen für elektrisch leitende Dickfilme auf Silberbasis
DE102008041873A1 (de) LTCC-Substratstruktur und Verfahren zur Herstellung derselben
DE10124141B4 (de) Verbindungseinrichtung für eine elektronische Schaltungsanordnung und Schaltungsanordnung
DE102011076774A1 (de) Baugruppe mit einem Träger und einem Kühlkörper
DE19730118A1 (de) Verfahren und Vorrichtung zur Herstellung einer Chip-Substrat-Verbindung
DE102006053146A1 (de) Goldhaltiges Lotdepot, Verfahren zu dessen Herstellung, Lötverfahren und Verwendung
DE19542043A1 (de) Bleifreie Niedertemperaturlegierung und Verfahren zur Bildung einer mechanisch überlegenen Verbindung unter Verwendung dieser Legierung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee