DE102006011232B4 - Substrat zum Montieren eines elektronischen Bauteils sowie elektronisches Bauteil - Google Patents

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Abstract

Substrat zum Montieren eines elektronischen Bauteils, mit: einem Trägermaterial (1), einer Metallisierungsschicht (2) auf dem Trägermaterial, einem Sn-Lot (3) auf einem Teil der Oberfläche der Metallisierungsschicht, einem Ag-Film (4) auf einer dem Montieren des elektronischen Bauteils dienenden Oberfläche des Sn-Lots, und einem auf dem Ag-Film ausgebildeten Au-Film (60).

Description

  • Hintergrund der Erfindung
  • Die Erfindung betrifft ein Substrat zum Montieren eines elektronischen Bauteils, in dem ein Lotfilm auf Metallisierungsschichten ausgebildet ist, und sie betrifft ein elektronisches Bauteil, in dem ein Lötfilm auf einem Verbindungspunkt oder einer Leiterfläche ausgebildet ist.
  • Bei sehr vielen Erzeugnissen wird eine Verlötung auf einem Substrat, einer Elektrode eines elektronischen Teils oder einer Leitung eines solchen hergestellt. Genauer gesagt, werden beim Montieren eines elektronischen Teils häufig die folgenden Maßnahmen ergriffen: (1) Herstellen von Metallisierungsschichten, die als Elektrode dienen sollen, auf einem Substrat, Herstellen eines Lötfilms auf den Metallisierungsschichten, und Verwendung des Substrats fur eine Verbindung mit dem elektronischen Teil; (2) Herstellen von Metallisierungsschichten auf einer Elektrode eines elektronischen Teils; Herstellen eines Lötfilms auf den Metallisierungsschichten, und Verwenden desselben für eine Verbindung mit einem anderen elektronischen Teil; und (3) Herstellen eines Lötfilms auf einer Leiterfläche eines elektronischen Teils, die über eine Leitung verfügt, und auch Aufschmelzen des Lötfilms zum Ausführen eines Verbindungsvorgangs beim Verbinden mit einer gedruckten Leiterplatte.
  • Metallisierungsschichten einer Elektrode und eines Lötfilms werden beispielhaft durch Folgendes hergestellt: (1) Auftragen eines Lötfilms auf einer Kupferfolie einer gedruckten Leiterplatte durch das Plattierungsverfahren; und (2) Herstellen von Metallisierungsschichten auf einem Keramiksubstrat, und Herstellen eines dünnen Lotfilms auf den Metallisierungsschichten durch Sputtern oder Dampfabscheidung. Ein mit Metallisierungsschichten einer Elektrode und eines Lötfilms versehenes elektronisches Teil ist beispielsweise so aufgebaut, dass ein Schaltungselement auf einem Halbleiterwafer ausgebildet ist und Lötkontakthöcker auf Elektroden-Metallisierungsschichten eines zugehorigen Verbindungsabschnitts ausgebildet sind. Ein elektronisches Teil, bei dem eine Plattierungsschicht aus Sn, oder eine solche aus einer Sn-Legierung, auf einer Leiterfläche eines elektronischen Teils hergestellt ist, ist ein Beispiel, bei dem ein Lötfilm auf einer Leiterfläche eines elektronischen Teils hergestellt ist.
  • Nachfolgend wird eine Rolle beschrieben, die ein Lötfilm auf einem Substrat oder einem elektronischen Teil spielt.
  • Wenn vorab ein Lötfilm auf einem Substrat hergestellt wird, wird ein elektronisches Teil so montiert, dass ein Verbindungsabschnitt desselben am Lötfilm anliegt, das Halberzeugnis wird einem Rückschmelzvorgang unterzogen, um fur ein Aufschmelzen des auf dem Substrat vorhandenen Lotfilms zu sorgen, und das Lot benetzt die Metallisierungsschichten, die in einem Verbindungsabschnitt des elektronischen Teils usw. vorhanden sind, und breitet sich uber diese aus, um fur eine Verbindung des Substrats und des elektronischen Teils zu sorgen.
  • Bei einem Hilfsträgerteil, bei dem Metallisierungsschichten auf einem Substrat, das eine Keramik, Si usw. enthält, hergestellt sind und ein Lötfilm durch Dünnschicht-Herstelltechniken auf den Metallisierungsschichten hergestellt ist, wird ein elektronisches Teil wie ein optisches Element gegen den Lötfilm gedrückt, und es erfolgt ein Erwärmen in einem Zustand ohne Flussmittel, um ein Dünnschichtlot aufzuschmelzen, um dafür zu sorgen, dass das Lot die Metallisierungsschichten des elektronischen Teils zur Verbindungsherstellung benetzt und sich über sie ausbreitet.
  • In einem Teil, in dem auf Elektroden-Metallisierungsschichten eines elektronischen Teils Lötkontakthocker ausgebildet werden, werden diese in vielen Fällen dadurch hergestellt, dass Lotkugeln aufgeschmolzen werden und dafur gesorgt wird, dass das Lot die Metallisierungsschichten des elektronischen Teils benetzt und sich uber sie ausbreitet, wenn, nach einem Unterteilen durch Spalten, Lotkontakthöcker vor dem Zerteilen in Chips auszubilden sind. In diesem Fall erfolgt die Verbindungsherstellung durch Montieren des elektronischen Teils auf einer gedruckten Leiterplatte, einem Keramiksubstrat usw. und Ausführen eines Ruckschmelzvorgangs, um die Lötkontakthöcker aufzuschmelzen und dafur zu sorgen, dass das Lot die Metallisierungsschichten des Substrats benetzt und sich über sie ausbreitet. Auch wird in den letzten Jahren ein Schaltungselement in einigen Fällen auf einem Si-Wafer hergestellt, und es wird ein Verfahren wie Plattieren dazu verwendet, in einem Prozess im Wafer-Stadium vor dem Zerteilen durch Spalten einen Lotfilm auszubilden.
  • Für ein Leitungen enthaltendes elektronisches Teil wird Lotpaste auf ein Substrat gedruckt, die Leitungen des elektronischen Teils werden auf der Paste montiert, und das Ganze wird einem Rückschmelzen unterzogen, um das Lot aufzuschmelzen, um das Substrat und die Leitungen des elektronischen Teils miteinander zu verbinden.
  • Häufig wird für Leiterrahmen eines elektronischen Teils ein Plattierungsfilm aus Ag oder ein solcher aus Sn verwendet. Ein aus Ag bestehender Plattierungsfilm oxidiert an seiner Oberflache nicht und ist hinsichtlich der Benetzbarkeit hervorragend. Indessen wird ein aus Sn bestehender Plattierungsfilm an seiner Oberfläche oxidiert, jedoch wird ein Teil des oxidierten Films irgendwo unterbrochen, und das Lot auf einer Seite eines Substrats und der Sn-Plattierungsfilm schmelzen auf, um sich miteinander zu vereinigen, wodurch eine Verbindung erzielt wird.
  • JP 5-190 973 A offenbart einen Hilfsträger für einen Halbleiterlaser, der ein Beispiel fur ein Substrat zum Montieren eines elektronischen Teils ist. Bei diesem Hilfstrager ist Ti/Pt/Au für die Metallisierungsschichten verwendet, und es sind eine Pt-Schicht und eine Au-Sn-Lotschicht in einem Bereich vorhanden, in dem ein Halbleiterlaser zu montieren ist. Metallisierungsschichten sind auch an der Rückseite des Halbleiterlasers ausgebildet, und dieser wird dadurch sicher fixiert, dass das Au-Sn-Lot auf dem Hilfsträger aufgeschmolzen wird, um ihn mit den Metallisierungsschichten zu verbinden.
  • Der Grund, weswegen auf diesem Gebiet ein Au-Sn-Lot verwendet wurde, besteht darin, dass ein solches über hohe Harte verfügt und kaum Kriechverformung auftritt. Dies, da dann, wenn der Halbleiterlaser bei der Lichtemission Wärme erzeugt, so dass eine Temperaturerhohung auftritt, die bewirkt, dass das Lot eine Kriechverformung erleidet, wodurch sich die Position des Halbleiterlasers verschiebt und so keine optische Kopplung erzielt werden kann.
  • In den letzten Jahren wurde als Lichtquelle für optisches Aufzeichnen häufig ein Halbleiterlaser usw. mit einem GaAs-Halbleiter verwendet. Ein derartiger Halbleiterlaser wird durch Restspannungen auf Grund einer Lotverbindung beeinflusst, wenn ein Au-Sn-Lot verwendet wird, was in einigen Fallen zu verringerter Zuverlässigkeit fuhrt. Derartige Restspannungen werden erzeugt, wenn der Halbleiterlaser und der Hilfsträger beim Schmelzpunkt des Lots fixiert werden und sie bis ungefähr auf die Raumtemperatur abgekühlt werden, da hinsichtlich des Wärmeexpansionskoeffizienten zwischen einem Halbleiterlaser und einem Hilfsträger eine Differenz besteht. Wenn das Lot weich ist, verformt es sich, um die Restspannungen abzubauen. Wenn jedoch das Lot hart ist, ist der Effekt eines Abbauens der Restspannungen klein.
  • Demgemäß wird, wenn ein Au-Sn-Lot dazu verwendet wird, eine Verbindung eines Halbleiterlasers herzustellen, bei dem ein Element eine große Gesamtlänge aufweist, im Halbleiterlaser eine relativ große Restspannung erzeugt, was in einigen Fällen seine Lebensdauer verkurzt.
  • Angesichts dieses Hintergrunds wurde die Verwendung eines Lots, das Sn enthält, das weich ist, als Hauptkomponente zum Montieren eines Halbleiterlasers überlegt.
  • Jedoch wird ein Lötfilm, der Sn als Hauptkomponente enthält auf einem Substrat, Metallisierungsschichten eines elektronischen Teils oder einer Leiterfläche eines elektronischen Teils hergestellt wird, in vielen Fallen auf einer Oberfläche eines derartigen Gegenstands hergestellt, die mit einem Oxidfilm versehen ist. Dies, da ein Lot normalerweise Sn als Hauptkomponente enthalt und Sn an der Atmosphäre oxidiert.
  • Um sicher eine Verbindung zu erzielen, ist es zweckdienlich, ein Hilfsmittel zu verwenden, um einen Oxidfilm zu verringern, der an der Oberflache des Lötfilms vorhanden ist, um die Verbindungseigenschaften stark zu verbessern. Jedoch ist es in den letzten Jahren häufig nicht zulässig, ein Flussmittel zu verwenden.
  • Beispielsweise kommt es zu einem Fehler beim Montieren eines optischen Elements, wenn Flussmittelreste in einem Lichtemissionsabschnitt des optischen Elements vorhanden sind, wodurch ein optischer Pfad unterbrochen wird. Auch kann durch das Flussmittel selbst oder ein organisches Lösungsmittel, das zum Reinigen von Flussmittelresten verwendet wird, ein Schaden an einem optischen Element hervorgerufen werden.
  • Wenn ein Lötfilm auf einer gedruckten Leiterplatte oder einem Keramiksubstrat hergestellt wird, wurde bisher beim Herstellen von Lötkontakthöckern an einer Seite eines elektronischen Teils, und beim Herstellen eines Lötfilms auf einer Leiterplatte eines elektronischen Teils ein Flussmittel verwendet, um einen nachteiligen Einfluss zu verringern, wie er durch einen Oxidfilm hervorgerufen wird, der an der Oberflache des Lotfilms entsteht. In den letzten Jahren wurde es jedoch vorangetrieben, einen Verbindungsabschnitt sehr klein auszubilden und eine Schrittweite klein zu machen, und so konnen das Verdampfen einer Flussmittelkomponente und das Fließen von Flussmittel bei der Verbindungsherstellung zu einer Positionsverschiebung eines sehr kleinen Verbindungsabschnitts fuhren, wodurch es zu einem Ausfall durch einen Kurzschluss kommt. Auch bilden die Materialkosten, der Beschichtungsprozess und der folgenden Reinigungsprozess für das Flussmittel selbst von sich aus Faktoren betreffend eine Kostenerhöhung, und so ist es bevorzugt, es zu ermöglichen, eine Verbindung einfach auf flussmittelfreie Weise zu erzielen.
  • Es wird davon ausgegangen, dass zukunftig ein Verbindungsabschnitt fur Leiterrahmen fur elektronische Teile zunehmend feiner gemacht wird und dass Lotpaste, die auf ein Substrat aufgedruckt wird, sich einer Grenze hinsichtlich der feinen Ausbildung annahert. Das heißt, dass dann, wenn eine Verbindung unter Verwendung eines Plattiervorgangs für Lot auf einer Seite eines elektronischen Teils oder dergleichen erzielt werden kann, ohne dass ein Lotpaste-Durckvorgang auf einem Substrat ausgeführt wird, es möglich ist, einen Fehler hinsichtlich einer Überbrückung zwischen Leitungen stark zu verringern. Auch wird durch die Verwendung eines Flussmittels möglicherweise die Position eines elektronischen Teils, wenn auch nur gering, auf Grund der Erzeugung von Blasen im Flussmittel beim Erwärmen oder dergleichen verschoben. Herkömmlicherweise verhinderte, da eine große Lotmenge verwendet wurde, eine durch die Oberflächenspannung des geschmolzenen Lots verursachte Selbstausrichtung eine Positionsverschiebung eines elektronischen Teils, zu der es möglicherweise durch Flussmittelblasen kommen konnte. Jedoch kann davon ausgegangen werden, dass der Einfluss derartiger Blasen nicht vernachlässigt werden kann, wenn die verwendete Lotmenge verringert wird, wenn die feine Ausgestaltung in der Zukunft weiter gefördert wird. Auch ist, da die Verwendung eines Flussmittels von Natur aus ein Grund fur eine Kostenerhohung hinsichtlich der Materialkosten, des Flussmittel-Beschichtungsprozesses und eines folgenden Reinigungsprozesses ist, ein Verbindungsprozess wunschenswert, bei dem Flussmittel mit möglichst kleiner Menge verwendet wird.
  • Auch besteht bei einem mit Sn plattierten Leiterrahmen immer ein Problem dahingehend, dass ein als Whisker bezeichneter Nadelkristall wachst, der zu einem Kurzschluss zwischen Leitungen führt. Wenn der Leitungsabstand sehr klein gemacht wird, bedeutet dies, dass ein Kurzschluss selbst durch einen noch kurzeren Whisker verursacht werden kann, so dass eine noch strengere Kontrolle erforderlich ist.
  • JP 56 094 663 A offenbart ein Halbleiterbauteil, das auf einem Silizium-Substrat einen Ohmschen Kontakt mit der Schichtenfolge Chrom-Nickel-Zinn-Silber aufweist.
  • JP 2002 190 490 A offenbart ein elektronisches Bauteil mit Lötkontakthockern (bumps), die Zinn enthalten und alternativ mit Silber oder Gold beschichtet sind.
  • US 6 203 931 B1 , JP 01 152 752 A und US 2002/0 104 682 A1 betreffen Leiterrahmen für elektronische Bauteile, die verzinnt und anschließend mit einem Schutzfilm versehen sind, wobei als Materialien für den Schutzfilm unter anderem Gold, Silber oder Legierungen daraus vorgeschlagen werden.
  • Zusammenfassung der Erfindung
  • Der Erfindung liegt die Aufgabe zugrunde, ein Substrat und ein elektronisches Bauteil mit einem Lötfilm bereitzustellen, der vor Oxidation geschützt ist, so dass eine Verlotung auf flussmittelfreie Weise vorgenommen werden kann.
  • Die Lösung dieser Aufgabe gelingt mit einem Substrat nach Anspruch 1 und elektronischen Bauteilen nach Anspruch 2 oder 3. Die abhangigen Anspruche betreffen bevorzugte Ausführungsformen der Erfindung.
  • Während die oben beschriebenen Metallisierungsschichten uber eine Mehrschichtstruktur aus mehreren laminierten Schichten aus jeweils einem Metall oder einer Legierung verfügen, können sie manchmal durch eine Metallisierungsschicht ersetzt sein, die entweder aus einer Metallschicht oder einer Legierungsschicht besteht. Sowohl die Metallisierungsschichten als auch die Metallisierungsschicht sind als Metallisierungsgebiet definiert, das in einer Oberfläche eines isolierenden Materials (wie einer Keramik) oder eines Halbleitermaterials ausgebildet ist, um ein Gebiet innerhalb der Oberfläche zu metallisieren. Anders gesagt, besteht das Metallisierungsgebiet aus mindestens einer Metallisierungsschicht.
  • Nun werden Beispiele zum Verständnis der Erfindung und eine bevorzugte Ausführungsform der Erfindung in Verbindung mit den beigefugten Zeichnungen beschrieben.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Schnittansicht, die einen Verbindungsabschnitt des Substrats zeigt;
  • 2 ist eine Schnittansicht, die den Verbindungsabschnitt des Substrats gemaß einer Ausführungsform zeigt;
  • 3 ist eine Schnittansicht, die den Verbindungsabschnitt des Substrats zeigt;
  • 4 ist eine Teil-Schnittansicht, die Verbindungsabschnitte des elektronischen Bauteils zeigt; und
  • 5 ist eine Schnittansicht, die das elektronische Bauteil zeigt.
  • Ausführliche Beschreibung der Beispiele und bevorzugten Ausführungsform
  • [Beispiel 1]
  • Nachfolgend wird unter Bezugnahme auf die 1 ein Substrat gemäß einem ersten Beispiel beschrieben. 1 ist eine Schnittansicht, die einen Verbindungsabschnitt des Substrats zeigt.
  • Das in der 1 dargestellte Substrat 10 ist mit durch Elektronenstrahlabscheidung hergestellten Metallisierungsschichten (anders gesagt, dem Metallisierungsgebiet) 2 versehen, die auf einmal aus Ti/Pt/Au (Abscheidung in der Reihenfolge Ti → Pt → Au) auf einem Keramiksubstrat 1 hergestellt werden, wobei dann durch Ionenfräsen ein Muster ausgebildet wird und anschließend ein Muster mit einem Resist ausgebildet wird, und wobei dann durch Aufdampfem im Vakuum ein Sn(Zinn)-Lötfilm 3 und ein Oberflachenantioxidationsfilm 4 aus Ag (Silber) auf einmal auf dem Halberzeugnis hergestellt werden, um einen Abhebeprozess auszuführen. Die in den Metallisierungsschichten 2 enthaltene Ti(Titan)-Schicht dient zum Schließen des Kontakts mit dem Keramiksubstrat 1, die Pt(Platin)-Schicht dient als Lotsperrschicht und die Au(Gold)-Schicht dient dazu, für die Drahtbondeigenschaften zu sorgen. Die Metallisierungsschichten 2 verfugen über eine Dicke von 0,1 ¼m/0,2 ¼m, der Reihe nach von der Seite des Keramiksubstrats 1 her. Auch verfügt der Sn-Lötfilm 3 uber eine Dicke von 3 ¼m und der Ag-Film 4 verfugt uber eine Dicke von 0,1 ¼m.
  • Der Sn-Lötfilm 3 dient als Bindemittel, wenn das gesamt Substrat erwarmt wird, um mit ihm elektronische Bauteile usw. zu verbinden. Da der Sn-Lötfilm 3 die Fähigkeit zur Oxidation an der Atmosphäre besitzt, verhindert jedoch der Ag-Film 4 die Oxidation des Sn-Lotfilms. Abschnitte, auf denen der Ag-Film 4 und der Sn-Lötfilm 3 ausgebildet sind, definieren Abschnitte, auf denen elektronische Bauteile zu montieren sind. Im Abschnitt, in dem die Metallisierungsschichten 2 frei liegen, wird ein Drahtbonden ausgeführt.
  • Nachfolgend wird der Effekt der Antioxidation von Sn, der durch Ag erzeugt wird, detailliert beschrieben. Die Oxidationsreaktion von Ag ist durch die folgende Formel (1) repräsentiert: 4Ag + P2 → 2Ag2O (1)
  • Die Temperatur und der Sauerstoffpartialdruck, bei denen die Reaktionsformel nach rechts abläuft, konnen aus der freien Gibbschen Energie der Reaktion berechnet werden.
  • Die freie Gibbsche Energie ΔG wird unter Verwendung der Enthalpie ΔH, der Entropie ΔS und der Absoluttemperatur T wie folgt repräsentiert: ΔG = ΔH – TΔS (2)
  • Gemäß MATERIALS THERMOCHEMISTRY Sixth Edition (Seite 258) von Kubacheswski, werden ΔH0 = 31,1 kJ/mol und ΔS0 = 120,9 J/K/mol im Standardzustand bei 25°C hergeleitet. Demgemäß wird die freie Standardenergie der Bildung von Ag2O im Standardzustand von 25°C die Folgende: ΔG0 = 31,1 – 298 × 0,1209 kJ/mol = –4,9282 kJ/mol
  • Auf Grundlage einer Berechnung wird eine Grenze für den Sauerstoffpartialdruck bei der Bildung/Zersetzung von Ag2O, d. h. der Dissoziationsdruck, aufgefunden: ΔG = ΔG0 + RT1nK (3) K = a(Ag20)/(a2 (Ag) × PO2) (4) wobei R die Gaskonstante kennzeichnet, k die durch die Formel (3) repräsentierte Gleichgewichtskonstante kennzeichnet, a die jeweilige Aktivität kennzeichnet und PO2 den Sauerstoffpartialdruck kennzeichnet. Mit dem Dissoziationsdruck von Ag2O, ΔG = 0 auf der linken Seite der Formel (3) und a(ag20) = 1 und a2 (Ag) = 1 in der Formel (4) ergibt sich: ΔG0 = RT1nPO2 (5)
  • Demgemäß wird PO2 unter Verwendung des bereits aufgefundenen Werts ΔG0, der Gaskonstante R = 8,314 kJ/K/mol und der Temperatur 298 K (25°C) durch Modifizieren der Formel (5) wie folgt berechnet: PO2 = ext(ΔG0/R/T) = 0,998 atm. = 1011 hPa (6)
  • Da die Sauerstoffkonzentration bei 1 atm. 21% beträgt, ergibt sich der Sauerstoffpartialdruck zu 213 hPa (0,21 atm.), was kleiner als der Dissoziationsdruck von Ag2O ist. Daraus kann geschlossen werden, dass Ag bei 25°C an der Atmosphäre nicht oxidiert. Aus dem Obigen ergibt es sich, dass, da Ag bei Raumtemperatur an der Atmosphäre nicht oxidiert, die Ausbildung des Ag-Films 4 auf dem Sn-Lötfilm 3, wie bei der in der 1 dargestellten Struktur, den Effekt des Verhinderns einer Oxidation des Sn-Lötfilms hat.
  • Gemaß der Ausführungsform ist es moglich, die Ausbildung irgendeines Oxidfilms auf im Wesentlichen dem gesamten Bereich bei einem Nassprozess des elektronischen Bauteils 10 zu verhindern. Dies wird nachfolgend beschrieben.
  • Bei der in der 1 dargestellten Struktur stehen Sn und Ag, das edler als Sn ist, miteinander in Kontakt, und Sn liegt an den Seitenflachen frei. Wenn Korrosion auf Grund von Wasser beim Nassprozess fortschreitet, wird Sn, das das Trägermetall bildet und an den Seitenflächen frei liegt, nur durch eine sogenannte Zellenreaktion einseitig ionisiert. Anders gesagt, unterliegt bei einer Zelle, bei der Ag und Sn Elektroden bilden und Wasser als Elektrolyt dient, die Ag-Elektrode keiner Korrosion, solange die Sn-Elektrode, die unedler ist, verbleibt. Das heißt, dass die Seitenflächen nur teilweise Korrosion (Oxidation) unterliegen und eine Oberflache des Ag-Films 4, der beinahe die Gesamtheit der Verbindungsflache belegt, keiner Oxidation unterliegt. Demgemaß ist dann, wenn elektronische Bauteile durch Aufschmelzen des Sn-Lötfilms 3 zu verbinden sind, ein Oxidfilm, der die Verbindung verhindert, nur teilweise an den Seitenflächen vorhanden, und er zeigt geringe nachteilige Einflüsse. Wenn sowohl Oxidation durch normalen Sauerstoff als auch Oxidation durch Wasser sowie die Verbindungseigenschaften durch ein Lot berücksichtigt werden, ist aus dem Obigen die Struktur bevorzugt, bei der die Oberseite des Sn-Lötfilms 3 durch den Ag-Film 4 bedeckt ist, wie es in der 1 dargestellt ist. Wenn Seitenflächen des Sn-Lötfilms ebenfalls durch den Ag-Film bedeckt sind, kann davon ausgegangen werden, dass der Antikorrosionseffekt von Ag auf Grund der Zellenreaktion beim Nassprozess verringert ist, während der Antioxidationseffekt im Vergleich zum Fall, bei dem die Oberfläche des Sn-Films frei liegt, erhalten wird, da Ag im Vergleich zu Sn kaum zu Korrosion neigt.
  • Wenn der Ag-Film auf dem Sn-Lötfilm hergestellt wird, besteht die Möglichkeit, dass sich an einer Sn/Ag-Grenzflache eine Ag3Sn-Verbindung bildet. Jedoch bleibt der Ag-Film für lange Zeit an seiner Oberfläche erhalten. Dies, da die Diffusionsgeschwindigkeit von Ag in Sn langsam ist. Demgemäß bleibt die in der 1 dargestellte Struktur über lange Zeit erhalten, so dass auch der Antioxidationseffekt uber lange Zeit erhalten bleibt.
  • Ein Ag-Film mit einer Dicke von 0,1 ¼m wurde auf einem Sn-Lötfilm mit einer Dicke von 3 ¼m hergestellt, um die Schmelzeigenschaften und die Verbindungseigenschaften zu klären. Dabei konnte geklärt werden, dass der Ag-Film gleichzeitig mit dem Schmelzen des Sn-Lötfilms zu einem Sn-Lot aufschmolz und dass der Ag-Film keinerlei nachteiligen Einfluss auf die Benetzbarkeit und die Verbindungseigenschaften des Lots hatte.
  • Ein Filmparameter des Sn-Lötfilms und des Halbleiterlasers wird hinsichtlich der Verbindungseigenschaften vorgeschrieben. Das heißt, dass eine Legierung von Sn und Ag eine Ag-Konzentration von 73 Gew.-% aufweist und die gesamte Legierung Ag3Sn bildet. Bei weniger Ag verbleibt sicher eine Flussigphasenkomponente bei einer Sn-Ag-Eutektikumstemperatur von 221°C oder höher, so dass eine Verbindung moglich ist. Demgemaß sollten die Dicken des Sn-Lotfilms 3 und des Ag-Films 4 so bestimmt werden, dass die Ag-Konzentration beim Aufschmelzen 73 Gew.-% oder weniger wird.
  • Beispielsweise wird, da Speiseutensilien aus Silber schwärzlich werden, allgemein davon ausgegangen, dass Silber im Vergleich zu Gold zu Oxidation neigt. Da Ag nicht für Oberflachenoxidation durch Sauerstoff anfällig ist, wird davon ausgegangen, dass das Schwarzwerden von Silber Oxidation durch Feuchtigkeit in der Atmosphäre zuzuschreiben ist. Jedoch werden Substrate und elektronische Bauteile normalerweise in einem Reinraum hergestellt und in einem Desiccator aufbewahrt, in dem die Feuchtigkeit sehr niedrig gehalten wird. Demgemäß sind die Einflüsse von Feuchtigkeit in der Atmosphare vernachlässigbar.
  • Wie oben beschrieben, ist es möglich, ein Substrat bereitzustellen, bei dem Oberflächenoxidation durch Sauerstoff sowie Oxidation durch Feuchtigkeit über einen Hauptteil einer Verbindungsfläche verhindert werden können, und das über einen Lötfilm (hier als Ag enthaltender Lötfilm bezeichnet) hervorragenden Verbindungseigenschaften verfügt. Die Struktur verwendet Ag zu Antioxidationszwecken, wobei Ag das billigste Metall ist, das an der Atmosphare frei von Oxidation ist, so dass sich ein Vorteil hinsichtlich der Kosten ergibt.
  • Außerdem wurde bei dem oben beschriebenen Beispiel zwar Keramik als Substrat verwendet, jedoch können auch ein Glassubstrat, ein Glasepoxidsubstrat, ein Halbleitersubstrat usw. verwendet werden. Während bei dem Beispiel Ti/Pt/Au als Metallisierungsschichten verwendet wurden, besteht keine Beschränkung hierauf, sondern beispielsweise konnen auch Cr/Cu/Au/, Ti/Ni/Au usw. verwendet werden. Während das Metallisierungsgebiet aus den so auf das Substrat auflaminierten Metallisierungsschichten 2 besteht (d. h. einer Mehrschichtstruktur), kann das Metallisierungsgebiet möglicherweise durch eine einzelne Metallisierungsschicht (z. B. aus einer Ni(Nickel)-Cu(Kupfer)-Legierung oder aus Ti(Titan)), abhängig vom Material des Substrats 1 ersetzt werden. Auch wurde zwar bei dem Beispiel ein Sn-Lot als Lot verwendet, jedoch besteht keine Beschrankung hierauf, sondern es kann ein Legierungslot, wie ein Sn-Ag-Lot, ein Sn-Ag-Cu-Lot, ein Sn-Zn-Lot, ein Sn-Pb-Lot, mit Sn als Hauptkomponente (wobei diese Komponente den größten Anteil bildet) verwendet werden. Ein Lot, einschließlich eines Sn-Lots und eines Legierungslots, das Sn als Hauptkomponente enthalt, wird als Sn-Lot bezeichnet. Fur Ag besteht keine Beschränkung auf reines Silber, sondern dazu gehört auch eine Legierung, die Ag als Hauptkomponente enthält. Für das Abscheidungsverfahren besteht keine Beschränkung auf Dampfabscheidung, sondern es kann auch eine Dünnschicht-Herstelltechnik wie Sputtern verwendet werden. Außerdem gelten die oben beschriebenen Modifizierungen auch für andere Ausführungsformen, wie sie unten beschrieben sind.
  • [Ausführungsform]
  • Nun wird eine Ausfuhrungsform für das Substrat gemäß der Erfindung unter Bezugnahme auf die 2 beschrieben. Hierbei ist die 2 eine Schnittansicht, die einen Verbindungsabschnitt des Substrats zeigt.
  • Das in der 2 dargestellte Substrat 20 wird so hergestellt, dass ein Au-Film 60 auf dem Ag-Film 4 des bei Beispiel 1 beschriebenen Substrats 10 hergestellt wird. Das Substrat unterscheidet sich von dem bei Beispiel 1 dadurch, dass ein Sn-Lötfilm 3, der Ag-Film 4 und ein Au-Film 60 durch Vakuumaufdampfung zusammenhängend auf einem Abheberesist hergestellt werden, der mit einem Muster versehen ist.
  • Da Au ein Metall ist, das frei von Oxidation ist, wird es häufig für Oberflächenbeschichtungsfilme auf Metallisierungsschichten, beim Drahtbonden oder dergleichen verwendet. Au wird manchmal beim Löten als Antioxidationsfilm verwendet. Wenn jedoch ein Au-Film direkt auf einem Lotfilm hergestellt wird, der Sn als Hauptkomponente enthält, diffundiert Au in Sn, und in einigen Fällen wird der Antioxidationseffekt durch Au nur für eine kurze Zeitperiode erzeugt, da die wechselseitige Diffusion von Au und Sn sehr schnell ist. Bei der in der 2 dargestellten Struktur fungiert jedoch der Ag-Film 4 als Sperre für wechselseitige Diffusion von Au und Sn, was die Diffusion von Au und Sn verhindern kann. Demgemäß werden die Lotoberflächen nicht oxidiert, und es kann hervorragende Benetzbarkeit erzielt werden.
  • Außerdem ist das Anbringen einer Au-Schicht auf einem Ag-Film bei den nachfolgend beschriebenen Beispielen bzw. Ausführungsformen anwendbar. Wenn in diesem Fall ein Ag-Film durch die Dünnschichttechnik hergestellt wird, wird eine Au-Schicht zusammenhangend mittels dieser Dünnschichttechnik hergestellt. Wenn ein Ag-Film durch Plattieren hergestellt wird, wird eine Au-Schicht zusammenhängend durch Plattieren hergestellt.
  • [Beispiel 2]
  • Nun wird unter Bezugnahme auf die 3 noch ein Substrat beschrieben. Hierbei ist die 3 eine Schnittansicht, die einen Verbindungsabschnitt des Substrats zeigt.
  • Das in der 3 dargestellte Substrat 30 wird so hergestellt, dass dafür gesorgt wird, dass sich eine flexible Polyimidfolie 5 und eine Kupferfolie miteinander verbinden, wobei Lötkontakthocker 7 aus Sn auf Metallisierungsschichten 6 für eine Cu-Elektrode hergestellt werden, die durch Strukturieren der Kupferfolie, durch Elektroplattieren hergestellt werden, und wobei auf den Lötkontakthöckern 7 aus Sn ein Ag-Plattierungsfilm 8 hergestellt wird. Die Zusammensetzung der Lötkontakthöcker 7 kann ein Legierungslot enthalten, wie es bei der Modifizierung des Beispiels 1 beschrieben ist. Außerdem ist eine Polyimidfolie, die an der Oberseite in der Figur angebracht ist und die Kupferfolie einbettet, der Vereinfachung der Darstellung halber weggelassen.
  • Wenn der Ag-Plattierungsfilm 8 dick ausgebildet wird, bedeckt er die gesamten Oberflächen der Lötkontakthocker 7, jedoch werden durch geeignetes Einstellen der Dicke des Films und Ausbilden desselben, dass er nur wenig dunn ist, winzige unplattierte Bereiche erzeugt. Da in diesen Bereichen die Oberflächen der Lötkontakthöcker 7 geringfügig frei liegen, entsteht durch die Zellenreaktion im Nassprozess der Antioxidationseffekt des Ag-Plattierungsfilms 8. Auch wird, in ähnlicher Weise, da der Ag-Plattierungsfilm bei 25°C an der Atmosphäre nicht oxidiert, in den mit Ag plattierten Bereichen keinerlei Oxidfilm ausgebildet, so dass hinsichtlich der Verbindungseigenschaften keinerlei nachteiliger Einfluss entsteht.
  • Wenn ein flexibles Substrat 30 mit solcher Konfiguration verwendet wird, konnen Verbindungsabschnitte elektronischer Bauteile (nicht dargestellt), die mit dem Substrat 30 verbunden werden, auf solche Weise positioniert werden, dass sie mit dem Ag-Plattierungsfilm 8 auf den Lötkontakthöckern 7 in Kontakt stehen, und das Substrat 30 und die elektronischen Bauteile können auf flussmittelfreie Weise durch Ausbilden eines Rückschmelzens miteinander verbunden werden. Zu Vorteilen einer flussmittelfreien Verbindung gehoren eine Kostensenkung fur das Flussmittel selbst, eine Kostensenkung dank einer Verringerung der anschließenden Reinigungsprozesse, eine Verringerung von Schäden an Teilen durch das Flussmittel usw.
  • [Beispiel 3]
  • Nun wird unter Bezugnahme auf die 4 ein elektronisches Bauteil beschrieben. Hierbei ist die 4 eine Teil-Schnittansicht, die einen Verbindungsabschnitt des elektronischen Bauteils zeigt.
  • Das in der 4 dargestellte elektronische Bauteil 40 wird so hergestellt, dass ein Schaltungselement 70 auf einem Si-Wafer 9 ausgebildet wird, dann ein Plattierungsresist (nicht dargestellt) auf der Ebene des Si-Wafers auf die Metallisierungsschichten 11 aufgetragen wird, Lötkontakthöcker 12 durch Plattieren hergestellt werden und nach dem Abziehen des Plattierungsresists ein Ag-Film 13 durch Maskensputtern hergestellt wird.
  • Wie im Fall des Beispiels 1 können die Lötkontakthöcker 12 dadurch hergestellt werden, dass eine Metall-/Legierungsplattierung von Sn, Sn-Ag, Sn-Ag-Cu, Sn-Zn, Sn-Pb, usw. ausgeführt wird. Ferner ermöglicht es die Herstellung des Ag-Films 13, eine Oxidation von Oberflächen des Ag-Films 13 zu verhindern, die durch Sauerstoff und Feuchtigkeit in der Atmosphäre verursacht wird.
  • Außerdem kann, während nach dem Abziehen des Plattierungsresists der Ag-Film 13 bei diesem Beispiel durch Maskensputtern hergestellt wurde, die Ag-Plattierung anschließend nach dem Herstellen der Lötkontakthöcker 12 ausgeführt werden. In diesem Fall unterscheidet sich die Ag-Plattierung hinsichtlich der Form etwas vom Ag-Film 13.
  • In den letzten Jahren wurde die Montage elektronischer Bauteile auf Waferebene untersucht, und so wurde eine Technik zum Herstellen von Lötkontakthöckern an einem elektronischen Bauteil auf Waferebene bedeutend. Da dann bei einem Spaltprozess ein mit Lotkontakthockern versehener Wafer zerteilt wird, sind die Lötkontakthocker beim Spalten sicher Kuhlwasser ausgesetzt. Demgemäß fuhrt die Korrosion von Lotkontakthöcker-Oberflachen, hervorgerufen durch Feuchtigkeit, zu einem erheblichen Problem. Eine Korrosion von Lötkontakthöcker-Oberflächen kann unter Verwendung der Struktur gemaß der Ausfuhrungsform verhindert werden.
  • [Beispiel 4]
  • Nachfolgend wird unter Bezugnahme auf die 5 ein weiteres elektronisches Bauteil beschrieben. Hierbei ist die 5 eine Schnittansicht, die das elektronische Bauteil zeigt.
  • Das in der 5 dargestellte elektronische Bauteil 50 wird so hergestellt, dass ein Halbleiterchip 14 auf einem Leiterrahmen 15 montiert wird, dieser und der Halbleiterchip 14 durch Bonddrahte 18 miteinander verbunden werden und das Ganze durch ein Harz 19 vergossen wird. Auf Leitungsverbindungsabschnitten werden ein Lotplattierungsfilm 16 und ein Ag-Plattierungsfilm 17 hergestellt. Gemäß diesem Beispiel kann der Lotplattierungsfilm 16 aus einem Metall/einer Legierung wie Sn, Sn-Ag, Sn-Ag-Cu, Sn-Zn und Sn-Pb hergestellt werden. Der Antioxidationseffekt des Lotplattierungsfilms 16, wie er durch den Ag-Plattierungsfilm 17 erzeugt wird, ist derselbe wie derjenige bei den oben beschriebenen Beispielen bzw. Ausführungsformen.
  • Außerdem ist es, während im Wesentlichen der gesamte Bereich des Lotplattierungsfilms 16 in der 5 durch den Ag-Plattierungsfilm 17 bedeckt ist, erforderlich, eine Ag-Plattierung nur in einem horizontalen Abschnitt (einem mit einem Substrat verbundenen Abschnitt) von Leitungen eines Small-Outline-Package herzustellen, insoweit es um die Verbindungseigenschaften geht. Der horizontale Abschnitt der Leitungen ist als ein Ende jedes Abschnitts des Leiterrahmens 15, der sich aus dem Harz (dem Harzverguss) 19 in der 5 heraus erstreckt, dargestellt, wobei er sich horizontal erstreckt. Das Substrat (in der 5 nicht dargestellt) ist beispielsweise ein solches mit externen Elementen (externen Schaltkreisen) zum elektronischen Bauteil 50. Auch besteht fur in ein elektronisches Bauteil eingebaute Funktionselemente keine Beschränkung auf Halbleiterchips (wie den in der 5 dargestellten Halbleiterchip 14), sondern sie können Widerstandselemente, kapazitive Elemente usw. sein.
  • So kann ein elektronisches Bauteil geschaffen werden, bei dem eine winzige Menge an Lot, das auf ein elektronisches Bauteil plattiert ist, eine Montage auf einem Substrat ohne Oxidation einer Lotfläche und ohne Verwendung eines Flussmittels ermöglicht.
  • Auch ist im Wesentlichen der gesamte Bereich des Lotplattierungsfilms 16 durch den Ag-Plattierungsfilm 17 bedeckt, so dass ein Effekt entsteht, durch den das Verhindern der Erzeugung von Sn-Whiskern möglich ist.
  • Gemaß der Erfindung ist es möglich, ein elektronisches Bauteil zu schaffen, bei dem ein Antioxidationsfilm zum Verhindern von Oxidation einer Oberflache eines Lots auf einem Lot ausgebildet wird, das auf einem Verbindungsabschnitt des elektronischen Bauteils vorhanden ist, wobei eine Verbindung auf flussmittelfreie Weise erzielt werden kann.

Claims (6)

  1. Substrat zum Montieren eines elektronischen Bauteils, mit: einem Trägermaterial (1), einer Metallisierungsschicht (2) auf dem Trägermaterial, einem Sn-Lot (3) auf einem Teil der Oberfläche der Metallisierungsschicht, einem Ag-Film (4) auf einer dem Montieren des elektronischen Bauteils dienenden Oberfläche des Sn-Lots, und einem auf dem Ag-Film ausgebildeten Au-Film (60).
  2. Elektronisches Bauteil mit: einer Metallisierungsschicht (6, 11) auf einem Trägermaterial (5, 9), einem Sn-Lot (7, 12) auf einem Teil der Oberfläche der Metallisierungsschicht, einem Ag-Film (8, 13) auf einer Oberfläche des Sn-Lots, und einem auf dem Ag-Film ausgebildeten Au-Film.
  3. Elektronisches Bauteil mit: einem Leiterrahmen (15), einem auf dem Leiterrahmen montierten funktionellen Element (14), Bonddrähten (18), die Anschlüsse des funktionellen Elements mit Leitungen des Leiterrahmens verbinden, und einem Harz (19), mit dem das funktionelle Element, die Bonddrähte und ein Teil des Leiterrahmens vergossen sind, wobei aus dem Harz nach außen verlaufende Leitungen mit einer Sn-Plattierung (16) versehen sind, auf mit der Sn-Plattierung versehenen Abschnitten der Leitungen ein Ag-Film (17) und auf dem Ag-Film ein Au-Film ausgebildet ist.
  4. Substrat oder Bauteil nach einem der vorhergehenden Ansprüche, wobei das Sn-Lot bzw. die Sn-Plattierung aus einer Legierung mit Sn als Hauptkomponente zusammengesetzt ist.
  5. Substrat oder Bauteil nach einem der vorhergehenden Ansprüche, wobei der Ag-Film aus einer Legierung mit Ag als Hauptkomponente zusammengesetzt ist.
  6. Substrat oder Bauteil nach einem der vorhergehenden Ansprüche, wobei der Ag-Film bezogen auf die Gesamtmenge des Sn-Lots bzw. der Sn-Plattierung und des Ag-Films einen Ag-Anteil von 73 Gew.-% oder weniger aufweist.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082607B1 (en) 2006-12-14 2015-07-14 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
EP1967312A1 (de) * 2007-03-06 2008-09-10 Siemens Aktiengesellschaft Verfahren zur Lötreparatur eines Bauteils unter Vakuum und einem eingestellten Sauerstoffpartialdruck
US9947605B2 (en) 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US20110311789A1 (en) * 2008-09-12 2011-12-22 Arizona Board of Regents, a body corporate acting for and on behalf of Arizona State University Methods for Attaching Flexible Substrates to Rigid Carriers and Resulting Devices
KR20100060968A (ko) * 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법
US8493746B2 (en) * 2009-02-12 2013-07-23 International Business Machines Corporation Additives for grain fragmentation in Pb-free Sn-based solder
US8128868B2 (en) * 2009-02-12 2012-03-06 International Business Machines Corporation Grain refinement by precipitate formation in PB-free alloys of tin
US9449900B2 (en) * 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
KR101109231B1 (ko) * 2010-07-08 2012-01-30 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 진동모터
CN102064120B (zh) * 2010-10-22 2012-02-15 中国科学院上海微系统与信息技术研究所 一种基于铟凸点的无助焊剂回流工艺方法
JP6165411B2 (ja) * 2011-12-26 2017-07-19 富士通株式会社 電子部品及び電子機器
JP5418738B1 (ja) * 2012-03-30 2014-02-19 Ｄｉｃ株式会社 積層体、導電性パターン、電気回路及び積層体の製造方法
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9397031B2 (en) 2012-06-11 2016-07-19 Utac Thai Limited Post-mold for semiconductor package having exposed traces
US8890301B2 (en) * 2012-08-01 2014-11-18 Analog Devices, Inc. Packaging and methods for packaging
CN102950350A (zh) * 2012-10-05 2013-03-06 中国电子科技集团公司第十研究所 多温度梯级焊接电子微组件的工艺方法
US10032645B1 (en) 2015-11-10 2018-07-24 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
CN109029408B (zh) * 2018-07-04 2021-02-05 中国人民解放军国防科技大学 一种陀螺仪谐振器及其压电电极连接方法
US11228124B1 (en) 2021-01-04 2022-01-18 International Business Machines Corporation Connecting a component to a substrate by adhesion to an oxidized solder surface
CN114420798A (zh) * 2021-12-07 2022-04-29 深圳市思坦科技有限公司 接触电极的制备方法、Mirco-LED阵列器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694663A (en) * 1979-12-27 1981-07-31 Nec Home Electronics Ltd Semiconductor device
JPH01152752A (ja) * 1987-12-10 1989-06-15 Nec Corp 半導体装置
JPH05190973A (ja) * 1992-01-14 1993-07-30 Toshiba Corp 半導体レーザ用サブマウント
US6203931B1 (en) * 1999-02-05 2001-03-20 Industrial Technology Research Institute Lead frame material and process for manufacturing the same
JP2002190490A (ja) * 2000-12-20 2002-07-05 Denso Corp バンプを有する電子部品
US20020104682A1 (en) * 2000-12-08 2002-08-08 Park Se-Chul Ag-pre-plated lead frame for semiconductor package

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4441118A (en) * 1983-01-13 1984-04-03 Olin Corporation Composite copper nickel alloys with improved solderability shelf life
US4529667A (en) 1983-04-06 1985-07-16 The Furukawa Electric Company, Ltd. Silver-coated electric composite materials
JPH0612796B2 (ja) 1984-06-04 1994-02-16 株式会社日立製作所 半導体装置
JPS62219950A (ja) * 1986-03-20 1987-09-28 Shinko Electric Ind Co Ltd リ−ドフレ−ム
JP2596542B2 (ja) * 1986-05-12 1997-04-02 株式会社日立製作所 リードフレームおよびそれを用いた半導体装置
JPS6372895A (ja) * 1986-09-17 1988-04-02 Nippon Mining Co Ltd 電子・電気機器用部品の製造方法
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP4480108B2 (ja) 2000-06-02 2010-06-16 大日本印刷株式会社 半導体装置の作製方法
KR100407448B1 (ko) * 2000-06-12 2003-11-28 가부시키가이샤 히타치세이사쿠쇼 전자 기기 및 반도체 장치
KR100398716B1 (ko) * 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
AU2001271038A1 (en) * 2000-07-12 2002-01-21 Rohm Co., Ltd. Structure for interconnecting conductors and connecting method
JP3395772B2 (ja) * 2000-11-20 2003-04-14 松下電器産業株式会社 錫−銀合金めっき皮膜の製造方法及び錫−銀合金めっき皮膜及びそれを備えた電子部品用リードフレーム
JP2002190544A (ja) * 2000-12-19 2002-07-05 Hitachi Cable Ltd 配線基板、半導体装置、及びその製造方法
JP3878436B2 (ja) * 2001-06-05 2007-02-07 日立電線株式会社 配線基板および半導体装置
JP4073183B2 (ja) * 2001-08-01 2008-04-09 株式会社日立製作所 Ｐｂフリーはんだを用いた混載実装方法及び実装品
JP2003223945A (ja) * 2002-01-30 2003-08-08 Tanaka Kikinzoku Kogyo Kk Ａｕ−Ｇｅ系ろう材付リードピン
JP3792642B2 (ja) * 2002-09-25 2006-07-05 京セラ株式会社 配線基板およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694663A (en) * 1979-12-27 1981-07-31 Nec Home Electronics Ltd Semiconductor device
JPH01152752A (ja) * 1987-12-10 1989-06-15 Nec Corp 半導体装置
JPH05190973A (ja) * 1992-01-14 1993-07-30 Toshiba Corp 半導体レーザ用サブマウント
US6203931B1 (en) * 1999-02-05 2001-03-20 Industrial Technology Research Institute Lead frame material and process for manufacturing the same
US20020104682A1 (en) * 2000-12-08 2002-08-08 Park Se-Chul Ag-pre-plated lead frame for semiconductor package
JP2002190490A (ja) * 2000-12-20 2002-07-05 Denso Corp バンプを有する電子部品

Also Published As

Publication number Publication date
CN100470779C (zh) 2009-03-18
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US20060237231A1 (en) 2006-10-26
TW200644201A (en) 2006-12-16
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JP4490861B2 (ja) 2010-06-30
KR20060112596A (ko) 2006-11-01
US7511232B2 (en) 2009-03-31
CN101510514B (zh) 2011-07-20

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