KR100713114B1 - 기판에 반도체 칩을 땜납하는 방법 및 장치 - Google Patents

기판에 반도체 칩을 땜납하는 방법 및 장치 Download PDF

Info

Publication number
KR100713114B1
KR100713114B1 KR1020017003906A KR20017003906A KR100713114B1 KR 100713114 B1 KR100713114 B1 KR 100713114B1 KR 1020017003906 A KR1020017003906 A KR 1020017003906A KR 20017003906 A KR20017003906 A KR 20017003906A KR 100713114 B1 KR100713114 B1 KR 100713114B1
Authority
KR
South Korea
Prior art keywords
gold
material composition
capsule
chip
layer
Prior art date
Application number
KR1020017003906A
Other languages
English (en)
Other versions
KR20010073192A (ko
Inventor
올로프숀라르스-앤더스
Original Assignee
인피니온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니온 테크놀로지스 아게 filed Critical 인피니온 테크놀로지스 아게
Publication of KR20010073192A publication Critical patent/KR20010073192A/ko
Application granted granted Critical
Publication of KR100713114B1 publication Critical patent/KR100713114B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528—Semiconductor component

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Abstract

본 발명은 예를 들어, RF-전력 트랜지스터의 캡슐과 같은 기판에 반도체 칩을 땜납하는 방법에 관한 것이다. 반도체 칩에는 제 1 재료 조성으로 이루어진 접착층이 제공된다. 제 2 재료 조성으로 이루어진 땜납 가능층이 상기 접착층 상에 배치된다. 제 3 재료 조성으로 이루어진 산화방지층이 상기 땜납 가능층 상에 배치된다. 산화방지층은 골드-주석 땜납으로 코팅된다. 칩은 상기 골드-주석 땜납을 통해 땜납 가능 캡슐 표면상에 위치된다. 캡슐 및 칩은 환원 가스가 전달되는 불활성 환경에 노출되고, 골드-주석 땜납이 자신의 융해점 이상의 온도로 가열되는 동안 실질적으로 대기압 이하의 압력을 받게 된다. 가스 압력은 골드-주석 땜납이 융해되는 동안 증가되고, 온도는 소정의 가스 압력을 초과할 때 낮아져서, 골드-주석 땜납은 응고될 것이다.

Description

기판에 반도체 칩을 땜납하는 방법 및 장치{SOLDERING OF A SEMICONDUCTOR CHIP TO A SUBSTRATE}
본 발명은 일반적으로 기판에 반도체 칩을 땜납하는 방법 및 상기 방법에 의해 생성되는 장치에 관한 것이며, 특히 RF-전력 트랜지스터의 캡슐에 상기 반도체 칩을 땜납하는 방법 및 장치에 관한 것이다.
현재, 칩은 공융 골드-실리콘 땜납 프로세스에 의해 RF-전력 트랜지스터 및 RF-전력 모듈에 장착된다. 사용된 캡슐은 종종 니켈 및 비교적 두꺼운 골드 층(2-5 ㎛)으로 금속화된다. 캡슐에 배열될 칩(트랜지스터, 레지스터 및 커패시터)에는 자신의 하부면에 매우 얇은 골드 층이 제공된다. 이러한 골드 층은 칩의 하부면의 산화를 방지하는 기능을 한다. 골드-실리콘을 사용할 때, 캡슐이 400-500℃로 가열되고 나서, 칩이 캡슐에 대하여 개별적으로 배치되고, 합금이 칩 내의 실리콘 및 캡슐 상의 골드 사이에서 형성될 때까지 앞뒤로 럽(rubbed)되거나 스크럽(scrubbed)된다. 이러한 합금이 형성을 시작하는 포인트를 정확하게 결정하는 것은 불가능하다. 따라서, 프로세스에서의 이러한 단계는 통상적으로 수동으로 실행되어, 조작자(operator)는 합금이 형성되고 효율적인 땜납이 달성되는 때를 관찰할 수 있다.
(칩 아래의) 캡슐 상에 존재하는 모든 골드가 이러한 땜납 프로세스에서 소모되더라도, 칩에는 많은 실리콘 잔여물이 남아있다. 이러한 실리콘 잔여물은 융해된 AuSi 합금으로 이동하여 실리콘-크리스탈의 형태로 침전할 수 있다. 이러한 프로세스는 높은 온도에서 가속되고, 또한 기계적인 러빙(rubbing) 또는 스크러빙(scrubbing) 시에, 강해진다. 결과적으로, 과도하게 많은 양의 실리콘-결정이 융해된 AuSi 합금에 집중되기 때문에, 이러한 스크러빙 프로세스를 기계적으로 또는 초음파를 사용하여 실행하는 것은 부적합/불가능하다. 융해된 합금 내의 과도하게 많은 양의 실리콘-결정에 의한 결점은 융해물이 점성 농도를 얻으므로 외부로 흐르지 않고 효율적으로 표면을 적시지 못한다는 것이다.
이러한 실리콘 결정은 칩 및 캡슐 사이에서 형성될 수 있는 임의의 기포를 효율적으로 둘러쌀 것이다. 이와 같은 기포는 칩 및 캡슐 사이의 열 전도성을 극도로 손상시킨다. 캡슐 상의 골드 및 칩 내의 실리콘에 의해 형성되는 AuSi 합금 접합부의 전체 두께는 골드의 두께보다 약 50% 이상 더 클 수 없다. 따라서, 골드가 4 ㎛의 두께를 가질 때, 접합부는 단지 약 6 ㎛의 두께를 가질 것이다. 이것은 캡슐의 표면 평탄성(flatness) 또는 평활성(smoothness)을 높게 요구하는데, 그 이유는 그렇지 않으면 칩 및 캡슐 사이의 땜납 결함이 생길 수 있기 때문이다.
부가적인 AuSi 땜납이 사전형성물(preform) 방식으로 칩 및 캡슐 사이에 적용될 수 있다는 것이 일반적으로 공지되어 있다. 이와 같은 사전형성물의 작은 치수로 인해, 이것은 종종 달성하기가 매우 어렵고 고가이다. 약 25㎛보다 작은 재료 두께를 갖는 사전형성물로 작업을 한다는 것은 실제로 불가능하다. 그러나, 이러한 두께의 접합부는 허용 불가능한 정도로 칩 및 캡슐 사이의 열 저항을 증가시킬 것이다.
기판, 예를 들어, RF-전력 트랜지스터의 캡슐에 반도체 칩을 땜납하는 공지된 기술에 의한 하나의 문제점은 땜납 프로세스가 본질적으로 각각의 칩을 땜납 시에 수동 작업 단계를 필요로 한다는 것이다.
공지된 기술에 의한 다른 문제점은 실리콘-결정의 구조가 땜납 흐름을 손상시키고 기포의 인트랩먼트(entrapment)를 초래한다는 것이다. 이러한 기포는 칩으로부터의 열 전달을 손상시키기 쉽다.
공지된 기술에 의한 또 다른 문제점은 SiAu 땜납의 높은 응고 온도가 칩 및 캡슐 사이에서 높은 기계적 응력을 초래하고, 그와 함께 칩의 크기에 대한 상한치를 둔다는 것이다. 이러한 한도를 초과하는 경우에 칩은 부서질 것이다.
공지된 기술에 의한 또 다른 문제점은 기계적 응력이 칩을 부수는 것을 방지하기 위해, 여러 개의 소형 칩을 대신 장착하는 것이 필요하고, 이러한 점에서 비용이 증가한다는 것이다.
공지된 기술에 의한 또 다른 문제점은 칩을 장착할 때의 높은 작업 온도(400-450℃)가 원자가 골드 층 아래의 니켈 층으로부터 골드를 통해 위로 확산할 수 있고 산화되어 본딩 및 땜납 문제점을 초래한다는 것을 의미한다는 것이다. 이것은 특수한 니켈 도금 기술 및 AuSi 땜납용의 두꺼운 골드 층을 실제로 필요로 하지 않는 표면상의 두꺼운 골드 층으로 중화되어야 한다.
공지된 기술에 의한 또 다른 문제점은 칩 장착 프로세스로 초래되는 높은 작업 온도가 실제 캡슐의 부분들이 여전히 더 높은 융해점을 갖는 브레이징(braising) 땜납 또는 경질 땜납, 예를 들어, 790℃에서 AgCu와 함께 결합되어야 한다는 것을 의미한다는 것이다. 이러한 상황에 적합할 수 있는 그러한 금속 및 세라믹이 서로 동일한 열 팽창 계수를 갖지 않는다는 사실로 인하여, 이러한 높은 온도에서의 금속 및 세라믹의 결합은 결합의 냉각 후에 높은 기계적인 응력을 발생시킨다. 이것은 캡슐의 설계를 제한한다. 이러한 재료의 팽창 계수가 서로 매우 상이하기 때문에, 예를 들어, 캡슐에 최적의 금속 구리와 세라믹 AlN을 사용하는 것은 불가능하다.
공지된 기술에 의한 또 다른 문제점은 형성된 비교적 얇은 땜납 접합부가 캡슐의 표면 평활성 또는 평탄성을 상당히 필요로 한다는 것인데, 그 이유는 그렇지 않으면, 땜납 결함이 발생되어 모든 칩이 효율적으로 땜납될 수 없기 때문이다. 이것은 칩 및 캡슐 사이의 열 전도성을 극도로 손상시킨다.
본 발명은 예를 들어, RF-트랜지스터의 캡슐과 같이 기판에 반도체 칩을 땜납하는 방법을 제공함으로써 이러한 문제점을 처리한다. 반도체 칩에는 우선 제 1 재료 조성으로 이루어진 접착층이 제공된다. 그 다음에, 제 2 재료 조성의 땜납 가능층이 이러한 접착층 상에 배치된다. 그 다음에, 제 3 재료 조성으로 이루어진 산화방지층이 땜납 가능층 상에 배치된다. 그 다음에, 골드-주석 합금으로 이루어진 땜납층이 산화 방지층 상에 코팅된다. 칩은 상기 골드-주석 땜납을 통해 땜납 가능한 캡슐 표면상에 배치된다. 캡슐 및 칩은 환원 가스가 부가되는 불활성(inert) 환경에 노출되고, 땜납의 골드-주석 합금을 융해 온도 이상의 온도로 가열하면서, 실질적으로 대기압 이하인 압력을 받게 된다. 가스 압력은 골드-주석 땜납이 융해 단계에 있는 동안 증가되고, 온도는 소정의 가스 압력을 초과 시에 낮아져서, 골드-주석 합금이 응고될 것이다.
본 발명의 방법의 하나의 바람직한 실시예에 따르면, 제 1 재료 조성은 티타늄-텅스텐 조성(TiW)이고, 제 2 재료 조성은 니켈(Ni)이고, 제 3 재료 조성은 골드(Au)이다.
본 발명의 방법의 다른 바람직한 실시예에서, 제 1 재료 조성은 티타늄이고, 제 2 재료 재료 조성은 플래티늄(Pt)이고, 제 3 재료 조성은 골드이다.
본 발명의 방법의 다른 바람직한 실시예에 따르면, 골드-주석 땜납의 조성은 캡슐로부터의 골드에 의해 보상되어, 최종적인 합금 조성은 공융 융해점에 가능한 한 가깝게 놓일 것이다.
본 발명의 방법의 다른 바람직한 실시예에서, 땜납의 골드-주석 합금은 캡슐이 칩이 땜납될 3-4㎛의 두께의 골드 층을 포함할 때, 75% Au 및 25% Sn의 조성을 갖는다.
본 발명의 방법의 또 다른 바람직한 실시예에 따르면, 환원 가스는 기체 상태의 포름산이다.
본 발명에 따른 RF-전력 트랜지스터의 하나의 실시예에서, 트랜지스터는 적어도 하나의 RF-전력 반도체 칩 및 캡슐을 포함한다. 반도체 칩에는 제 1 재료 조성으로 이루어진 접착층, 상기 접착층 상에 배치되는 제 2 재료 조성의 땜납 가능층 및 상기 땜납 가능층 상에 배치되는 제 3 재료 조성의 산화 방지층이 제공된다. 상기 칩은 공융 융해점에 근접한 합금 조성을 갖는 골드-주석 합금을 함유하는 땜납을 통해 땜납 가능한 캡슐 표면상에 배치된다.
본 발명의 목적은 반도체 칩 및 예를 들어, RF-전력 트랜지스터의 캡슐과 같은 기판 사이에 무공성(pore-free) 땜납 접합부가 얻어질 수 있도록 하는 것이며, 여기서 높은 유독성의 베릴륨 산화물 대신에 어떤 유형의 캡슐에서 질화 알루미늄을 세라믹 절연체로서 사용될 수 있도록 하는 낮은 땜납 응고 온도가 바람직하다.
본 발명에 의해 제공되는 하나의 장점은 칩 위치결정 단계로부터 캡슐에 견고하게 칩을 땜납하는 단계까지의 전체 절차가 자동화될 수 있다는 것이다.
본 발명에 의해 제공되는 다른 장점은 땜납 접합부의 두께가 캡슐의 곡률에 적응시키고 땜납 접합부의 열 저항을 최소화시키도록 정밀하게 결정될 수 있다는 것이다.
본 발명에 의해 제공되는 다른 장점은 땜납 접합부에서의 골드-주석 합금의 열 전도성이 골드-실리콘 합금으로 이루어진 땜납 접합부의 열 전도성의 대략 2배라는 것이다.
본 발명에 의해 제공되는 또 다른 장점은 비교적 낮은 땜납 온도가 골드를 통한 니켈 확산의 위험을 최소로 감소시킨다는 것이다. 결과적으로, 캡슐상의 골드 두께는 3-5 ㎛에서 와이어 본딩에 필요로 되는 0.5-1 ㎛까지 감소될 수 있다. 비용 절감 이외에, 이러한 더 얇은 골드 코팅은 또한 골드가 주석-납 땜납을 오염시키는 결과로서 캡슐 및 인쇄 회로 기판 사이의 땜납 접합부가 불량하게 될 위험을 매우 감소시킨다. 인쇄 회로 기판상에 땜납될 연결 탭의 부분들 상에 매우 얇은 골드 층을 선택적으로 도금하는 것이 또한 가능하다.
본 발명에 의해 제공되는 또 다른 장점은 골드-주석 땜납 프로세스가 다수의 캡슐이 한번에 및 동시에 프로세싱될 수 있도록 하는 일군 동작이라는 것이다. 이것은 어레이 형태로 핸들링될 수 있는 유형의 캡슐에 대하여 특히 유용한데, 그 이유는 제조 비용이 크게 감소되기 때문이다.
본 발명에 의해 제공되는 다른 장점은 골드-주석 합금으로 이루어진 땜납을 사용하여 땜납하는 것이 약 300℃의 온도에서만 실행되어, 실제 캡슐을 제조하는 방법이 근본적으로 변화될 수 있도록 한다는 것이다. 790℃에서의 캡슐 부분들의 기존의 경질 땜납 또는 브레이징은 매우 낮은 온도에서의 경질 땜납 프로세스, 예를 들어, 380℃에서 골드-실리콘 합금을 함유하는 땜납을 사용한 땜납으로 대체될 수 있다. 이러한 후자의 프로세스는 캡슐에서 세라믹 및 금속 사이의 열역학(thermodynamic) 응력을 훨씬 더 작게 하여, 예를 들어, 구리 및 알루미늄 질화물과 같은 불량한 열 정합 특성을 갖는 재료를 사용할 수 있도록 하여, 향상된 열 전도성 및 무독성과 같은 이러한 이점을 얻는다.
본 발명은 예시한 바람직한 실시예를 참조하여 더욱 상세히 설명될 것이다.
골드-주석 땜납은 기판 및 반도체 칩 둘 모두 상에서 땜납 가능 표면의 존재를 필요로 한다. 이것은 반도체 칩을 코팅함으로써 반도체 칩에 관하여 달성되고, 상기 반도체 칩은 예를 들어, 실리콘일 수 있는 반도체에 대하여 접착층을 사용하여 다른 점(respect)에서 최종적으로 프로세싱된다. 땜납 가능층이 접착층 상에 배치되고, 산화방지층이 상기 땜납 가능층 상에 배치된다. 접착층은 예를 들어, TiW(티타늄-텅스텐)을 포함할 수 있는 반면, 땜납 가능층은 Ni(니켈)을 포함할 수 있고, 산화방지층은 Au(골드)를 포함할 수 있다. 접착층은 대안적으로 순수한 티타늄으로 이루어질 수 있고, 그 경우에, 땜납 가능층은 플래티늄으로 이루어질 수 있고, 산화방지층은 골드로 이루어질 수 있다.
접착층은 1000-1500Å 사이의 범위의 두께를 가질 수 있는 반면, 땜납 가능층이 1000-1500Å의 두께를 가질 수 있고, 산화방지층이 5000-10000Å의 두께를 가질 수 있다. 골드-주석 땜납 합금의 두꺼운 층은 산화방지층에 도포되거나, 상기 산화방지층을 도포하는 것과 함께 도포된다. 이것은 금속 땜납이 각각의 칩에 이용 가능하여 땜납 사전형성물을 핸들링할 필요를 제거하는 것을 보장한다.
골드-주석 땜납은 다수의 상이한 방법으로, 예를 들어, 스텐실(stencil) 인쇄 또는 스크린 인쇄에 의한 땜납 페이스트(paste)의 형태로 선택적인 도금, 증착에 의하여 도포될 수 있다. 땜납은 바람직하게는, 반도체 칩의 배면 상에 스퍼터링(sputtered) 또는 도금되거나, 매우 얇은 골드-주석 포일(foil)이 상기 플레이트 상에 상기 포일을 융합하거나 열 압축(thermocompression) 접합함으로써, 상기 반도체 칩의 배면에 고정될 수 있다.
칩 또는 칩들이 배치되는 캡슐이 완전히 평탄하지 않기 때문에, 사용된 땜납의 양은 칩 및 캡슐 사이의 부피가 항상 골드-주석 땜납으로 충전되는 것을 보장하도록 적응되어야 한다. 10 ㎛의 골드-주석 두께는 예를 들어, 칩이 5 mm의 길이를 갖고, 캡슐이 5의 천분율(permillage)을 갖는 경우에 필요로 된다.
골드 코팅은 칩이 장착되는 캡슐 상에서 항상 발견된다. 땜납이 공융 융해점 상에 정확하게 있는 합금 조성을 원래 갖는 경우, 이러한 골드는 골드-주석 땜납과 함께 합금되어 융해점을 상승시킬 것이다.
이것을 피하기 위해, 칩은 캡슐로부터 도달하는 골드를 고려하는 조성을 갖는 골드-주석 합금으로 코팅된다. 적합한 조성은 예를 들어, 3-4 ㎛ 골드를 함유하는 캡슐 상에서 75% Au 및 25% Sn일 수 있다. 이것은 280℃의 공융 융해점에 매우 가깝게 놓인 최종적인 합금 조성을 발생시킨다.
캡슐상의 칩을 땜납할 때, 기포가 땜납 접합부에서 종종 형성될 것이다. 이와 같은 기포의 발생은 땜납이 두 개의 땜납 표면을 적시는 방법에 의해 제어되기 때문에, 이와 같은 기포의 형성을 방지하는 것은 불가능하다. 이러한 가스 기포는 구성요소의 과열을 초래하기 때문에, 예를 들어, RF-트랜지스터와 같은 높은 전력 구성요소에 존재하는 땜납 접합부에서 매우 유독하다. 이 문제점은 가능한 최저 가스 압력, 예를 들어, 1-10 토르(torr)의 압력에서 땜납함으로써 최소화될 수 있다. 땜납이 완료될 때, 땜납 접합부 상의 주위의 압력은 구성요소를 냉각시키기 전에 예를 들어, 통상적인 대기압으로 증가되어, 땜납은 응고될 것이다. 땜납 용해(smelting) 프로세스 동안 형성되는 임의의 가스 기포는 실제로 무해하게 되도록 압축된다. 이와 같은 가스 기포의 부피는 압력 차이에 비례하여 감소될 것이고, 전술된 압력 차이의 경우에서, 가스 기포의 부피는 대략 100의 팩터로 감소될 것이다.
관련된 골드-주석 합금은 쉽게 산화되고, 산화물(주석-산화물)은 만족스러운 웨팅(wetting) 및 땜납의 흐름을 차단한다. 종래의 플럭스(flux)가 해당 땜납 온도(300-350℃)에서 어렵게 용해된 분해 생성물을 발생시키기 때문에, 종래의 플럭스의 사용은 땜납 작업에 적합하지 않다. 더구나, 플럭스 잔여물을 세척하기 위해 노력하는 것은 매우 어렵고, 비실용적이며 고가이다. 결과적으로, 가스의 플럭스가 땜납 프로세스에서 사용될 수 있다. 이 경우에, 불활성 가스가 부가되는 소량의 후민 산(fumic acid) 증기가 사용된다. 사용된 불활성 가스는 예를 들어, 니트로겐 가스일 수 있다. 니트로겐 가스는 땜납이 행해질 챔버에 전달되기 전에 후민 산을 함유하는 용기를 통과하게 될 수 있다. 따라서, 니트로겐 가스는 챔버로 후민 산 분자를 비말 동반한다(entrain). 후민 산 증기는 주석의 산화물을 감소시켜, 금속 주석 및 가스의 나머지 생성물을 제공한다. 이것은 상기 땜납 작업 다음에 구성요소를 세척할 필요성을 제거한다.
본 발명은 전술되고 도시된 예시적인 실시예에 제한되지 않고, 그것에 의해 변경물이 이하의 청구범위의 유효범위내에서 만들어질 수 있다는 것이 이해될 것이다.

Claims (9)

  1. 반도체 칩을 기판, 예를 들어 RF-전력 트래지스터의 캡슐에 땜납하는 방법에 있어서,
    제 1 재료 조성으로 이루어진 접착층으로 반도체 칩을 코팅하는 단계;
    제 2 재료 조성으로 이루어진 땜납 가능층으로 상기 접착층을 커버하는 단계;
    제 3 재료 조성으로 이루어진 산화방지층으로 상기 땜납 가능층을 커버하는 단계;
    골드-주석 땜납의 층으로 상기 산화방지층을 커버하는 단계;
    상기 골드-주석 땜납을 통해 캡슐의 땜납 가능 표면상에 칩을 배치하는 단계;
    캡슐 및 칩을 환원 가스가 부가되는 불활성 가스 환경에 노출시켜, 골드-주석 합금을 자신의 융해 온도 이상의 온도로 가열하면서 상기 캡슐 및 칩을 실질적으로 대기압 이하의 압력을 받게 하는 단계;
    골드-주석 땜납이 융해되는 동안 가스 압력을 증가시키는 단계; 및
    소정의 가스 압력을 초과할 때 온도를 저하시켜 골드-주석 땜납을 응고시키기는 단계를 포함하는 것을 특징으로 하는 반도체 칩을 기판에 땜납하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 재료 조성은 티타늄-텅스텐(TiW)이고, 상기 제 2 재료 조성은 니켈(Ni)이며, 상기 제 3 재료 조성은 골드(Au)인 것을 특징으로 하는 반도체 칩을 기판에 땜납하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 재료 조성은 티타늄(Ti)이고, 상기 제 2 재료 조성은 플래티늄(Pt)이며, 상기 제 3 재료 조성은 골드(Au)인 것을 특징으로 하는 반도체 칩을 기판에 땜납하는 방법.
  4. 제 1 항에 있어서,
    상기 골드-주석 땜납의 조성은 캡슐로부터 얻어지는 골드를 보상하여, 공융 융해점 또는 상기 공융 융해점에 가까운 융해점을 갖는 최종적인 합금 조성을 얻는 것을 특징으로 하는 반도체 칩을 기판에 땜납하는 방법.
  5. 제 4 항에 있어서,
    상기 골드-주석 땜납은 캡슐이 3-4 ㎛ 두께의 골드 층을 포함할 때, 75% Au 및 25% Sn을 포함하는 것을 특징으로 하는 반도체 칩을 기판에 땜납하는 방법.
  6. 제 1 항에 있어서,
    상기 환원 가스는 후민 산 증기인 것을 특징으로 하는 반도체 칩을 기판에 땜납하는 방법.
  7. 적어도 하나의 RF-전력 반도체 칩 및 캡슐을 포함하는 RF-전력 트랜지스터에 있어서,
    상기 반도체 칩은 제 1 재료 조성으로 이루어진 접착층, 상기 접착층 상에 제공되는 제 2 재료 조성으로 이루어진 땜납 가능층, 상기 땜납 가능층 상에 제공되는 제 3 재료 조성으로 이루어진 산화방지층을 포함하고, 상기 칩은 공융 융해점 또는 상기 공융 융해점에 가까운 융해점을 제공하는 합금 조성을 갖는 골드-주석 땜납을 통하여 땜납 가능 캡슐 표면상에 배치되는 것을 특징으로 하는 RF-전력 트랜지스터.
  8. 제 7 항에 있어서,
    상기 제 1 재료 조성은 티타늄-텅스텐(TiW)이고, 상기 제 2 재료 조성은 니켈(Ni)이며, 상기 제 3 재료 조성은 골드(Au)인 것을 특징으로 하는 RF-전력 트랜지스터.
  9. 제 7 항에 있어서,
    상기 제 1 재료 조성은 티타늄(Ti)이고, 상기 제 2 재료 조성은 플래티늄(Pt)이며, 상기 제 3 재료 조성은 골드(Au)인 것을 특징으로 하는 RF-전력 트랜지스터.
KR1020017003906A 1998-10-02 1999-09-23 기판에 반도체 칩을 땜납하는 방법 및 장치 KR100713114B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE9803350A SE512906C2 (sv) 1998-10-02 1998-10-02 Förfarande vid lödning av ett halvledarchip samt RF-power transistor för genomförande därav
SE9803350-9 1998-10-02

Publications (2)

Publication Number Publication Date
KR20010073192A KR20010073192A (ko) 2001-07-31
KR100713114B1 true KR100713114B1 (ko) 2007-05-02

Family

ID=20412803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017003906A KR100713114B1 (ko) 1998-10-02 1999-09-23 기판에 반도체 칩을 땜납하는 방법 및 장치

Country Status (12)

Country Link
US (2) US6206269B1 (ko)
EP (1) EP1121840B1 (ko)
JP (1) JP2002527892A (ko)
KR (1) KR100713114B1 (ko)
CN (1) CN1196389C (ko)
AU (1) AU1193200A (ko)
CA (1) CA2343823A1 (ko)
DE (1) DE69923337T2 (ko)
ES (1) ES2237207T3 (ko)
SE (1) SE512906C2 (ko)
TW (1) TW410537B (ko)
WO (1) WO2000021346A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020076910A1 (en) * 1999-12-15 2002-06-20 Pace Benedict G. High density electronic interconnection
JP2001176999A (ja) * 2000-11-27 2001-06-29 Tanaka Kikinzoku Kogyo Kk 電子部品の気密封止方法
JP3989254B2 (ja) * 2002-01-25 2007-10-10 日本碍子株式会社 異種材料接合体及びその製造方法
CN1445049A (zh) * 2002-03-19 2003-10-01 日本胜利株式会社 焊锡膏、焊接成品及焊接方法
DE10314876B4 (de) 2003-04-01 2008-02-14 Infineon Technologies Ag Verfahren zum mehrstufigen Herstellen von Diffusionslötverbindungen und seine Verwendung für Leistungsbauteile mit Halbleiterchips
JP2005205418A (ja) * 2004-01-20 2005-08-04 Denso Corp 接合構造体の製造方法
US7407083B2 (en) * 2004-08-19 2008-08-05 Thermal Corp. Bonded silicon, components and a method of fabricating the same
DE102005006281B4 (de) * 2005-02-10 2014-07-17 Infineon Technologies Ag Hochfrequenzleistungsbauteil mit Goldbeschichtungen und Verfahren zur Herstellung desselben
US7239517B2 (en) * 2005-04-11 2007-07-03 Intel Corporation Integrated heat spreader and method for using
DE102005024430B4 (de) * 2005-05-24 2009-08-06 Infineon Technologies Ag Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips
DE102006034600B4 (de) * 2006-07-26 2010-01-14 Infineon Technologies Ag Verfahren zur Herstellung einer Lötverbindung
CN101641785B (zh) * 2006-11-09 2011-07-13 怡得乐Qlp公司 具有延展层的微电路封装体
US20080136019A1 (en) * 2006-12-11 2008-06-12 Johnson Michael E Solder Bump/Under Bump Metallurgy Structure for High Temperature Applications
US8753983B2 (en) * 2010-01-07 2014-06-17 Freescale Semiconductor, Inc. Die bonding a semiconductor device
CN101819076B (zh) * 2010-04-21 2011-07-27 中国电子科技集团公司第二十四研究所 基于金锡共晶的谐振型压力传感器芯片局部真空封装方法
DE102012216546B4 (de) 2012-09-17 2023-01-19 Infineon Technologies Ag Verfahren zum verlöten eines halbleiterchips mit einem träger
KR102602322B1 (ko) * 2015-05-21 2023-11-17 쇼오트 아게 리튬-황 배터리용 유리-세라믹 전해질
CN105244755B (zh) * 2015-10-24 2018-04-03 长沙青波光电科技有限公司 半导体激光单管芯片封装方法
CN106825825B (zh) * 2017-03-26 2018-11-13 中国电子科技集团公司第十六研究所 一种用于微波毫米波器件组装的高焊透率焊接方法
TWI703646B (zh) * 2019-05-09 2020-09-01 樂鑫材料科技股份有限公司 背晶薄膜結構、包含其之功率模組封裝體、及背晶薄膜結構的製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012397A (ko) * 1994-09-30 1996-04-20 가네꼬 히사시 칩 사이즈 패키지형 반도체 장치의 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212349A (en) * 1979-01-02 1980-07-15 International Business Machines Corporation Micro bellows thermo capsule
DE3421672A1 (de) * 1984-06-09 1985-12-12 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Wechsellastbestaendiges, schaltbares halbleiterbauelement
US4772935A (en) * 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4786569A (en) * 1985-09-04 1988-11-22 Ciba-Geigy Corporation Adhesively bonded photostructurable polyimide film
US5156322A (en) * 1988-07-22 1992-10-20 Hoechst Ceramtec Aktiengesellschaft Process for the production of a solder coating on metallized materials
DD276760A1 (de) * 1988-11-04 1990-03-07 Liebknecht Mikroelektron Abdeckueberzug zum schutz von unkontaktierten halbleiterkoerpern
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
JPH0682750B2 (ja) * 1989-08-30 1994-10-19 日東電工株式会社 ウエハ保護シートの剥離方法
CA1309510C (en) * 1989-09-29 1992-10-27 Vincent Scarnecchia Carrier continuous film for heat fusible materials
JPH07101736B2 (ja) * 1990-06-28 1995-11-01 日本電装株式会社 半導体装置およびその製造方法
US5270571A (en) * 1991-10-30 1993-12-14 Amdahl Corporation Three-dimensional package for semiconductor devices
US5197654A (en) * 1991-11-15 1993-03-30 Avishay Katz Bonding method using solder composed of multiple alternating gold and tin layers
US5234149A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5234153A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method
US5965278A (en) * 1993-04-02 1999-10-12 Ppg Industries Ohio, Inc. Method of making cathode targets comprising silicon
US5454929A (en) * 1994-06-16 1995-10-03 National Semiconductor Corporation Process for preparing solderable integrated circuit lead frames by plating with tin and palladium
US5503286A (en) * 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
JP3439275B2 (ja) * 1994-11-25 2003-08-25 エヌイーシートーキン株式会社 光アイソレータの製造方法
US5622305A (en) * 1995-05-10 1997-04-22 Lucent Technologies Inc. Bonding scheme using group VB metallic layer
US6062461A (en) * 1998-06-03 2000-05-16 Delphi Technologies, Inc. Process for bonding micromachined wafers using solder

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012397A (ko) * 1994-09-30 1996-04-20 가네꼬 히사시 칩 사이즈 패키지형 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
ES2237207T3 (es) 2005-07-16
US6206269B1 (en) 2001-03-27
SE9803350D0 (sv) 1998-10-02
JP2002527892A (ja) 2002-08-27
EP1121840A1 (en) 2001-08-08
EP1121840B1 (en) 2005-01-19
TW410537B (en) 2000-11-01
CA2343823A1 (en) 2000-04-13
US6255002B1 (en) 2001-07-03
SE512906C2 (sv) 2000-06-05
SE9803350L (sv) 2000-04-03
KR20010073192A (ko) 2001-07-31
DE69923337D1 (de) 2005-02-24
CN1321409A (zh) 2001-11-07
CN1196389C (zh) 2005-04-06
DE69923337T2 (de) 2006-04-06
WO2000021346A1 (en) 2000-04-13
AU1193200A (en) 2000-04-26

Similar Documents

Publication Publication Date Title
KR100713114B1 (ko) 기판에 반도체 칩을 땜납하는 방법 및 장치
EP0798779B1 (en) Ceramic circuit board
US6444562B1 (en) Nickel alloy films for reduced intermetallic formation in solder
JPH07202063A (ja) セラミックス回路基板
US6485816B2 (en) Laminated radiation member, power semiconductor apparatus, and method for producing the same
JP2007152385A (ja) 高温半田及び高温半田ペースト材、及びそれを用いたパワー半導体装置
US4675243A (en) Ceramic package for semiconductor devices
EP0629463A1 (en) Lead-free, high-temperature, tin based multi-component solder
US6531226B1 (en) Brazeable metallizations for diamond components
US6830780B2 (en) Methods for preparing brazeable metallizations for diamond components
JP7043794B2 (ja) ヒートシンク付パワーモジュール用基板およびヒートシンク付パワーモジュール用基板の製造方法
JPH06297185A (ja) 動的ハンダペースト組成物
JP3012835B2 (ja) 基板とその製造法、基板に好適な金属接合体
JPH08255973A (ja) セラミックス回路基板
KR100374379B1 (ko) 기판
JP3834351B2 (ja) セラミックス回路基板
US8747579B2 (en) Solder layer and device bonding substrate using the same and method for manufacturing such a substrate
JP2011243752A (ja) 半導体装置の製造方法、半導体内部接続部材および半導体内部接続部材群
JPH1133776A (ja) 半田材料及びそれを用いた電子部品
Baggerman et al. Reliable Au-Sn flip-chip bonding on flexible prints
JP2000086368A (ja) 窒化物セラミックス基板
JP2017168635A (ja) パワーモジュール用基板及びパワーモジュールの製造方法
JP2006054227A (ja) 半導体パワーモジュール及び半導体装置
JP2003094194A (ja) はんだ材及び電子部品における部材の固定方法
JP3260222B2 (ja) 回路基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee