JP2004303885A - 実装基板および電子デバイス - Google Patents
実装基板および電子デバイス Download PDFInfo
- Publication number
- JP2004303885A JP2004303885A JP2003093806A JP2003093806A JP2004303885A JP 2004303885 A JP2004303885 A JP 2004303885A JP 2003093806 A JP2003093806 A JP 2003093806A JP 2003093806 A JP2003093806 A JP 2003093806A JP 2004303885 A JP2004303885 A JP 2004303885A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- electronic device
- mounting substrate
- wiring layer
- film carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】配線を簡単に高密度化できるようにした実装基板および電子デバイスを提供する。
【解決手段】フィルムキャリア11と、このフィルムキャリア11のIC取付位置19から所定方向へ延びるように当該フィルムキャリア11の表面11aに設けられたインナーリード13と、このフィルムキャリア11のIC取付位置19から所定方向へ延びるように当該フィルムキャリア11の裏面11bに設けられたインナーリード15とを備え、このフィルムキャリア11のIC取付位置19には、当該フィルムキャリア11の表面11aから裏面11bに至る開口部17が設けられ、インナーリード15はこの開口部17上まで延出している。フィルムキャリア11の裏面11bも配線領域として利用することができる。
【選択図】 図1
【解決手段】フィルムキャリア11と、このフィルムキャリア11のIC取付位置19から所定方向へ延びるように当該フィルムキャリア11の表面11aに設けられたインナーリード13と、このフィルムキャリア11のIC取付位置19から所定方向へ延びるように当該フィルムキャリア11の裏面11bに設けられたインナーリード15とを備え、このフィルムキャリア11のIC取付位置19には、当該フィルムキャリア11の表面11aから裏面11bに至る開口部17が設けられ、インナーリード15はこの開口部17上まで延出している。フィルムキャリア11の裏面11bも配線領域として利用することができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、実装基板および電子デバイスに係り、特に、TAB基板及び、このTAB基板にICチップや抵抗素子等を実装してなる電子デバイスに適用して好適な実装基板および電子デバイスに関するものである。
【0002】
【従来の技術】
近年、電子デバイスの薄型化に伴って、TAB(tape automated bonding)が普及しつつある。TABとは、コマ送りの孔(パーフォレーションホール)を両側縁部に有するテープ状ポリイミドフィルム上に形成された銅箔のリード線(配線)に、ICチップの電極部(バンプ)を接続するようなICチップの実装技術である。
【0003】
このTABによれば、10数[μm]程度のポリイミドフィルムと、銅箔とで実装基板を構成できるので、ガラスエポキシプリプレグ等の実装基板を用いる場合と比べて、電子デバイスを格段に薄型化することができる。また、このTAB基板の配線と、ICチップの電極部を全ピン同時に接続(ギャングボンディング)できるので、ICチップを効率良く実装することができる。このようなTABについては、数多くの文献にその詳細が開示されている(例えば、特許文献1及び2、非特許文献1参照。)。
【0004】
【特許文献1】
特開平8−97251号公報
【特許文献2】
特開平7−307362号公報
【非特許文献1】
福岡義孝著「はじめてのエレクトロニクス実装技術」(株)工業調査会、2000年1月28日、p.148−151
【0005】
【発明が解決しようとする課題】
ところで、ICチップはますます多ピン化する方向にある。このため、TAB基板に対する多配線化の要求は高く、TAB基板における配線の細線化と、高密度化が進んでいる。その一方で、TAB基板における電源やグランド用の配線は、ICチップを高速動作させるために、信号用の配線と比べてその線幅を広くする必要がある。このため、特に電源やグランド用の配線を一定の線幅以下まで細線化することはできず、TAB基板における配線の高密度化は限界に達しつつあった。
【0006】
そこで、この発明はこのような問題を解決したものであって、配線を簡単に高密度化できるようにした実装基板および電子デバイスの提供を目的とする。
【0007】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第1の実装基板は、絶縁性フィルムと、この絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの一方の面に設けられた第1配線層と、この絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの他方の面に設けられた第2配線層とを備え、この絶縁性フィルムの素子取付位置には、当該絶縁性フィルムの一方の面から他方の面に至る開口部が設けられ、第2配線層はこの開口部上まで延出していることを特徴とするものである。
【0008】
本発明に係る第1の実装基板によれば、素子表面からの高さが異なる複数の電極部を備えた素子を絶縁性フィルムの一方の面に取り付ける際に、高さが低い方の電極部を第1配線層に接続し、高さが高い方の電極部を実装基板の開口部を通して第2配線層に取り付けることができる。従って、絶縁性フィルムの他方の面も配線領域として利用することができるので、配線の線幅をある程度確保した状態で配線の本数を増やすことができる。これにより、配線を簡単に高密度化することができる。
【0009】
本発明に係る第2の実装基板は、絶縁性フィルムと、この絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの一方の面に設けられた第1配線層と、この絶縁性フィルムの素子取付位置を通って所定方向へ延びるように当該絶縁性フィルムの他方の面に設けられた第2配線層とを備え、この絶縁性フィルムの素子取付位置には、当該絶縁性フィルムの一方の面から他方の面に至る開口部が設けられ、第2配線層はこの開口部上に架け渡されていることを特徴とするものである。
【0010】
本発明に係る第2の実装基板によれば、上述した第1の実装基板と同様に、配線の線幅をある程度確保した状態で配線の本数を増やすことができ、配線を簡単に高密度化することができる。また、第1の実装基板と比べて、第2配線層が開口部上に架け渡されているので、この第2配線層の安定性を高めることができる。
【0011】
さらに、この絶縁性フィルムの一方の面に複数の素子を取り付ける場合には、第2配線層を素子間の共通配線として用いることができる。例えば、この第2配線層をグランド用、または電源用の共通配線として用いることができ、その線幅を広く確保することができる。
本発明に係る第1の電子デバイスは、上述した第1の実装基板、または第2の実装基板のどちらか一方と、この実装基板の絶縁性フィルムの一方の面に取り付けられた半導体素子とを備え、この半導体素子は当該半導体素子の絶縁性フィルムと向かい合う面に当該半導体素子表面からの高さが異なる複数の電極部を有し、これらの電極部のうち、半導体素子表面からの高さが低い方の電極部は実装基板の第1配線層と接合し、半導体素子表面からの高さが高い方の電極部は、この実装基板の開口部を通して第2配線層と接合していることを特徴とするものである。
【0012】
また、本発明に係る第2の電子デバイスは、上述した第1の実装基板、または第2の実装基板のどちらか一方と、この実装基板の絶縁性フィルムの一方の面に取り付けられた抵抗素子とを備え、この抵抗素子は当該抵抗素子の絶縁性フィルムと向かい合う面に当該抵抗素子表面からの高さが異なる複数の電極部を有し、これらの電極部のうち、抵抗素子表面からの高さが低い方の電極部は実装基板の第1配線層と接合し、抵抗素子表面からの高さが高い方の電極部は、実装基板の開口部を通して第2配線層と接合していることを特徴とするものである。
【0013】
本発明に係る第1、第2の電子デバイスによれば、絶縁性フィルムの他方の面も配線領域として利用することができ、電子デバイスにおける配線の自由度を向上させることができる。従って、従来方式と比べて、半導体素子や抵抗素子の電極部を絶縁性フィルムの他方の面に引き出して任意に配線することができ、配線の線幅をある程度確保した状態で配線の本数を増やすことができる。配線を簡単に高密度化することができる。
【0014】
本発明に係る第3の電子デバイスは、上述した第1の電子デバイスと、上述した第2の電子デバイスとを有し、当該第1、第2の電子デバイスが所定の接着層によって積層されてなることを特徴とするものである。本発明に係る第3の電子デバイスによれば、半導体素子と抵抗素子とを縦方向に電気的に接続することができる。従って、従来のガラスエポキシプリプレグ等を用いた実装基板と比べて、ビアホールなどのホール内めっき処理や導電ペースト充填など複雑な工程を用いることなく実装基板を積層化することができ、積層型の電子デバイスのコストダウンに貢献することができる。
【0015】
【発明の実施の形態】
以下、図面を参照しながら、本発明に係る実装基板及び半導体装置について説明する。
(1)第1実施形態
図1(A)及び(B)は本発明の第1実施形態に係るTAB基板10の構成例を示す平面図及び、A−A´断面図である。この第1実施形態では、TAB基板10の構成例と、このTAB基板10にICチップ1を実装してなる電子デバイス100の構成例について説明し、その後、この電子デバイス100の製造方法について説明する。
【0016】
図1(A)に示すように、TAB基板10は、フィルムキャリア11と、このフィルムキャリア11の表面11aに設けられた第1のインナーリード13と、このフィルムキャリア11の裏面に設けられた第2のインナーリード15等から構成されている。
フィルムキャリア11は、例えば35[mm]、70[mm]、または48[mm]のように、映画用フィルム規格に合致した寸法幅を有し、その長手方向に沿った両側縁部(図示せず)には一定間隔でパーフォレーションホール(図示せず)が設けられている。このフィルムキャリア11は、ポリイミド等の絶縁性素材からなるものであり、その厚みは例えば15[μm]程度である。
【0017】
図1(B)に示すように、このフィルムキャリア11のICチップを取り付ける位置(以下で、IC取付位置という)19には、このフィルムキャリア11の表面11aから裏面11bに至る開口部17が形成されている。図1(A)に示すように、この開口部17の形状は例えば矩形である。
図1(B)に示すように、インナーリード13及び15は、フィルムキャリア11の表面11aと、裏面11bにそれぞれ設けられている。これらのインナーリード13及び15は、例えば銅(Cu)箔と、この銅箔上に形成された金(Au)メッキとから構成されている。インナーリード13及び15の厚みは、例えば12[μm]程度である。また、インナーリード13及び15の線幅は40[μm]、ピッチ(インナーリードの長手方向の中心間距離)は、例えば80[μm]程度である。
【0018】
図1(B)に示すように、このTAB基板10では、インナーリード15の一端が開口部17上まで延設されている(張出している)。例えば、図1(A)において、開口部17の大きさが、縦7[mm]×横1[mm]の場合、インナーリード15の一端は0.5[mm]程度、開口部17上まで延設されている。
また、図2(A)及び(B)はICチップ1の構成例を示す平面図と、X−X´矢視断面図である。図1に示したTAB基板10に実装されるICチップ1は、図2(A)に示すように、シリコン基板2の能動面側にその表面からの高さが異なる2種類のバンプ3及び5を備えている。図2(B)に示すように、バンプ5は、バンプ3よりも、シリコン基板2の表面からの高さが高い。
【0019】
例えば、バンプ3のシリコン基板2表面からの高さが5[μm]程度であるのに対して、バンプ5のシリコン基板2表面からの高さは32[μm]程度である。このようなバンプ3及び5の高さの差は、インナーリード13と、フィルムキャリア11とを合わせた厚みに対応している。
図2(A)において、ICチップ1の大きさは、例えば縦8[mm]×横2[mm]×厚さ250[μm]程度である。また、バンプ3及び5のピッチ(バンプの中心間距離)は、例えば80[μm]程度である。
【0020】
これらのバンプ3及び5は例えば、金(Au)または銀(Ag)等で構成されている。または、中心部が例えばニッケル(Ni)、表面が金や錫(Sn)でメッキされた2層構造でも良い。
図3は電子デバイス100の構成例を示す断面図である。図3に示すように、TAB基板10にICチップ1が実装されている状態では、バンプ3がインナーリード13に接合され、バンプ5がフィルムキャリア11に設けられた開口部17を通ってインナーリード15に接合されている。上述したように、インナーリード13及び15の表面は例えば金でメッキされ、バンプ3及び5は例えば金等で構成されているので、これらの接合は金属接合(Au一Au、またはAu一Sn等)となる。
【0021】
このように、本発明の第1実施形態に係る電子デバイス100によれば、フィルムキャリア11の裏面11bに第2のインナーリード15が設けられている。また、バンプ5は、バンプ3よりもシリコン基板2表面からの高さが高く、この高さの差は第1のインナーリード13と、フィルムキャリア11とを合わせた厚みに対応している。そして、ICチップ1にTAB基板10が実装されている状態で、バンプ3はインナーリード13に接合され、バンプ5はフィルムキャリア11に設けられた開口部17を通ってインナーリード15に接合されている。
【0022】
従って、フィルムキャリア11の裏面11bも配線領域として利用することができ、電子デバイスにおける配線の自由度を向上させることができる。これにより、例えば、ICチップ1の電源用のバンプや、グランド用のバンプをフィルムキャリア11の裏面11bに引き出して任意に配線することができるので、電源用のインナーリードや、グランド用のインナーリードの線幅を広く確保することができる。それゆえ、ICチップ1の高速動作化に貢献することができる。
【0023】
図11(A)〜図12(C)はTAB基板10の製造方法(その1、2)を示す工程図である。次に、上述のTAB基板10の製造方法について説明する。図11(A)に示すように、まず始めに、フィルムキャリア11を用意する。次に、このフィルムキャリア11の表面11aと、裏面11bにそれぞれカバーフィルム112を貼り合せる。このカバーフィルム112は、フィルムキャリア11にキズ等がつかないように、その表面11aと裏面11bをそれぞれ保護するものである。
【0024】
次に、図11(B)に示すように、フィルムキャリア11のうち、IC取付位置19の一部と、フィルムキャリア11の長手方向に沿った両側縁部(図示せず)とをカバーフィルム112の上からパンチングする。これにより、開口部19と、パーフォレーションホール(図示せず)を形成する。開口部19の形成後、このフィルムキャリア11の表面11aからカバーフィルム112を取り除く。
【0025】
次に、図11(C)に示すように、フィルムキャリア11の表面11aに銅箔114を加熱プレスにて貼り合せる。そして、図11(D)に示すように、フォトリソグラフィとドライエッチングを用いて、この銅箔114を配線形状にパターンニングし、フィルムキャリア11の表面11aに第1のインナーリード13を形成する。インナーリード13の形成後、フォトリソグラフィで形成したレジストをフィルムキャリア11の表面11aから除去する。また、フィルムキャリア11の裏面11bからカバーフィルム112を取り除く。
【0026】
次に、図12(A)に示すように、インナーリード13を覆うように、フィルムキャリア11の表面11a上にカバーフィルム116を貼り合せる。このカバーフィルム116は、フィルムキャリア11の表面11aと、インナーリード13にキズ等がつかないように、覆って保護するものである。そして、フィルムキャリア11の裏面11bに銅箔118を加熱プレスにて貼り合せる。
【0027】
次に、図12(B)に示すように、フォトリソグラフィとドライエッチングを用いて、この裏面11bに貼り合せた銅箔を配線形状にパターンニングして、フィルムキャリア11の裏面11bに第2のインナーリード15を形成する。インナーリード15の形成後、フォトリソグラフィで形成したレジストをフィルムキャリア11の裏面11bから除去する。さらに、カバーフィルム116をフィルムキャリア11の表面11aから取り除いて、図12(C)に示すように、TAB基板10を完成させる。
【0028】
次に、ICチップ1(図2(B)参照)のシリコン基板2の能動面側に、高さの異なるバンプ3及び5をそれぞれ形成する方法について説明する。図2(B)に示した高さ違いのバンプ3及び5は、例えば液滴吐出法を用いて形成する。
図13(A)及び(B)は、液滴吐出ヘッド80の構成例を示す図である。この液滴吐出ヘッド80は、液滴吐出法に用いられる液滴吐出装置を構成するものである。図13(A)に示すように、この液滴吐出ヘッド80は、例えばステンレス製のノズルプレート82と振動板83とを備え、両者を仕切部材(リザーパブレート)84を介して接合したものである。
【0029】
ノズルプレート82と振動板83との間には、仕切部材84によって複数の空間85と液溜まり86とが形成されている。各空間85と液溜まり86の内部は液状材料で満たされており、各空間85と液溜まり86とは供給口87を介して運通したものとなっている。また、ノズルプレート82には、空間85から液状材料を噴射するためのノズル孔88が縦横に整列させられた状態で複数形成されている。一方、振動板83には、液溜まり86に液状材料を供給するための孔89が形成されている。
【0030】
また、振動板83の空間85に対向する面と反対側の面上には、図13(B)に示すように、圧電素子(ピエゾ素子)90が接合されている。この圧電素子90は、一対の電極91の間に位置し、通電するとこれが外側に突出するようにして撓曲するよう構成されたものである。そして、このような構成のもとに圧電素子90が接合されている振動板83は、圧電素子90と一体になって同時に外側へ撓曲するようになっており、これによって空間85の容積が増大するようになっている。したがって、空間85内に増大した容積分に相当する液状材料が、液溜まり86から供給口87を介して流入する。また、このような状態から圧電素子90への通電を解除すると、圧電素子90と振動板83はともに元の形状に戻る。したがって、空間85も元の容積に戻ることから、空間85内部の液状材料の圧力が上昇し、ノズル孔88から基板に向けて液状材料の液滴8が吐出される。
【0031】
図14(A)〜(D)は、ICチップ1の製造方法を示す工程図である。次に、図13(A)及び(B)に示した液滴吐出ヘッド80を用いて、シリコン基板2の能動面側にその表面からの高さが違うバンプ3及び5を形成し、ICチップ1を完成させる方法について説明する。
【0032】
まず、図14(A)に示すように、能動面側にパッド(バンプ形成部)6が複数形成されたウエーハ(シリコン基板)2を用意する。パッド6は、例えば50[μm]×50[μm]の大きさのアルミニウム電極6a上に、無電解めっき法によってニッケル(Ni)層と金(Au)層との積層膜6bが形成されてなるものであり、絶縁体膜7よってそれぞれ独立した状態に形成されたものである。なお、積層膜6bにおけるNi層はバリア層として機能するものであり、Au層は接続層として機能するものである。このようなウエーハ2のパッド6上にバンプを形成するには、ウエーハ2を液滴吐出装置のワーク台上に載せ、さらにこのウエーハ2に記録された位置決めマークによって位置決めを行う。
【0033】
次に、図14(B)に示すように、登録された位置情報にしたがって、この液滴吐出ヘッド80から金属分散液(液滴)8を各パッド6上に吐出する。ここで、吐出する金属分散液8は、金属微粒子を分散煤に分散させてなるもので、具体的には金微粒子や銀微粒子を分散煤としてのα−テルピネオールやトルエンに分散させてなるものである。
【0034】
このような金属分散液8を、各パッド6毎に一滴ずつ、複数回吐出する。金属分散液8の一滴は所定量、例えば約10[ng]とする。すると、バッド6上に吐出された金属分散液8は、例えば、外径約40[μm]、高さ約3[μm]程度となる。このようにして、各パッド6毎に金属分散液8を一滴ずつ吐出したら、ー旦乾燥して金属分散液8の表面を固化する。
【0035】
ここでの乾燥方法としては、約100[℃]の熱風を15秒程度あてるといった方法を採用したが、これに限定されることなく、乾燥常温空気等による送風乾燥やランプ、オープンによる乾燥等も採用可能である。このような乾燥を行うことにより、この後さらに金属分散液8を重ね塗りした際、重ね塗りした金属分散液8が下層の金属分散液8に混ざり合ってしまい、バッド2上の金属分散液8の外径が大きくなり過ぎたり、甚だしい場合にはパッド2上から外に流れ出したりしてしまうのを防止することができる。そして、液滴吐出ヘッド80による所定量の吐出、乾燥を予め決めた回数繰り返す。
【0036】
ここで、金属分散液8の吐出の回数と、乾燥の回数をパッド6間で変える。これにより、図14(C)に示すように、金属分散液8とその固形分、すなわち金属分9をパッド2上に所定量設ける。次いで、常温大気中での送風により乾燥し、金属分散液8および金属分9中の分散煤を揮散させる。その後、熱処理として熱風乾燥炉により290〜310[℃]で1時間焼成する。これにより、図14(D)に示すように、高さ違いのバンプ3及び5を形成する。その後、高さ違いのバンプ3及び5を形成したウエーハをスクライブラインに沿って切断し、ウエーハ2を個片化して、ICチップ1を完成させる。
【0037】
図18は、金属分散液8の吐出回数と得られるバンプの高さとの関係の一例を示す図である。図18において、横軸は金属分散液8の液滴吐出ヘッド80からの吐出回数を示す。また、縦軸は、シリコン基板2表面からのバンプの高さを示す。なお、液滴吐出ヘッド80からの一回当りの吐出量は10[ng]とし、得られるバンプについてはその外径が約35[μm]となるようにした。図18に示すように、金属分散液8の吐出回数を変えることにより、得られるバンプの高さを1〜2[μm]程度の範囲で制御することができた。
【0038】
図15は、ICチップ1のTAB基板10への実装方法を示す概念図である。次に、このICチップ1をTAB基板10に実装して、電子デバイス100を製造する方法について説明する。
まず始めに、このICチップ1の実装に用いる熱加圧装置95について説明する。図15に示す熱加圧装置95は、加圧治具96と、加熱ステージ97とからなる。図15において、加熱ステージ97を構成するステージ97Aと、ステージ97Bとではステージ温度が異なる。ステージ97Aの温度をTaとし、ステージ97Bの温度をTbとしたとき、Ta<Tbである。これは、インナーリード13と、ステージ97Bとの間にフィルムキャリア11が介在するため、インナーリード15よりも、インナーリード13の方が加熱されにくいからである。
【0039】
次に、上述の熱加圧装置95を用いて、ICチップ1をTAB基板10に実装する方法について説明する。まず、図15に示したように、TAB基板10上にICチップ1を持ち上げる。次に、このICチップ1のバンプ3がインナーリード13と対向するように、かつ、バンプ5が、開口部17上まで延出したインナーリード15の一端部と対向するように、このICチップ1を位置合わせする。
【0040】
そして、このICチップ1をTAB基板10上に載せて加圧・加熱する。これにより、バンプ3がフィルムキャリア表面11aのインナーリード13と接合・溶着する。また、これと同時に、バンプ5が、開口部17を通ってフィルムキャリア裏面11bのインナーリード15と接合・溶着する。その後、バンプ3及び5を冷却固化して、ICチップ1をTAB基板10上に実装し、電子デバイス100を完成させる。
【0041】
(2)第2実施形態
図4(A)及び(B)は、本発明の第2実施形態に係るTAB基板20の構成例を示す平面図と、B−B´矢視断面図である。また、図4(C)は、第2実施形態に係る電子デバイス200の構成例を示す断面図である。この図4(A)〜(C)において、図1(A)及び(B)並びに、図3と同一の機能を有する部分には同一符号を付し、その詳細説明は省略する。
【0042】
この第2実施形態が上記の第1実施形態と異なる点は、図4(B)に示すように、フィルムキャリア11の裏面11bにあるインナーリード15が、開口部17上に架け渡されている(架設されている)点である。インナーリード15を開口部17上に架設することによって、第1実施形態と比べて、インナーリード15のフィルムキャリア裏面11b上での安定性を高めることができ、その自重や外力等による変形をより一層防止することができる。
【0043】
また、図5(A)に示すように、フィルムキャリア11の表面11aに複数個のICチップ1を配置して、電子デバイス200を構成する場合には、図5(B)に示すように、フィルムキャリア11の裏面11bにおいて、インナーリード15を複数の開口部17上に連続して架設して、例えば、インナーリード15aをグランドに接続し、インナーリード15bを+12[V]電源に接続する。
【0044】
従来方式と比べて、フィルムキャリア11の表面11aに形成していたグランド用のインナーリードや、電源用のインナーリードをフィルムキャリア11の裏面11bに配置できると共に、これらのインナーリードをICチップ1間で共通して使用できるので、グランド用配線や電源用配線を配線幅大きく形成することができ、ICチップの高速動作化に貢献することができる。
【0045】
さらに、図6に示す電子デバイス200´のように、フィルムキャリア11の裏面11bに、4種類のインナーリード15a〜dを形成しても良い。この場合には、例えば、インナーリード15aをグランドに接続し、インナーリード15bを+12[V]電源に接続し、インナーリード15cを+5[V]電源に接続する。また、インナーリード15dをICチップ1の信号入出力用に使用する。このように配線することで、異なる電源仕様のICチップ1を同一のTAB基板に混載した電子デバイス200を提供することができる。
【0046】
(3)第3実施形態
図7(A)及び(B)は、本発明の第3実施形態に係るTAB基板30の構成例を示す平面図と、C−C´矢視断面図である。また、図7(C)は、第3実施形態に係る電子デバイス300の構成例を示す断面図である。この図7(A)〜(C)において、図1(A)及び(B)並びに、図3と同一の機能を有する部分には同一符号を付し、その詳細説明は省略する。
【0047】
この第3実施形態が上記の第1実施形態と異なる点は、図7(A)に示すように、フィルムキャリア11の表面11aにあるインナーリード13が開口部17の右側領域だけでなく、左側領域にも設けられている点である。この左側領域のインナーリード13は、開口部17を間において、右側領域のインナーリード13と電気的に隔てられている。また、図7(B)に示すように、インナーリード13及び15は、絶縁性のフィルムキャリア11を挟んで重なるように配置されている。従って、第1実施形態と比べて、フィルムキャリア表面11aのインナーリード13の本数を増やすことができ、ICチップ1の多ピン化により一層対応することができる。
【0048】
また、図8(A)及び(B)のTAB基板30´、図8(C)の電子デバイス300´のように、フィルムキャリア裏面11bのインナーリード15についても、上記のTAB基板30と同様に、開口部17を間において、右側領域と左側領域のそれぞれに設けても良い。この場合には、フィルムキャリア裏面11bのインナーリード15の本数も増やすことができ、インナーリード15をグランド用や電源用に限らず、信号用としても積極的に用いることができる。第1〜第3実施形態と比べて、配線密度を向上することができる。
【0049】
なお、上述の第1〜3実施形態では、インナーリード13及び15と、バンプ3及び5をそれぞれ金属接合(Au−Au等)する場合について説明したが、インナーリードと、バンプ間の接合は金属接合に限られることはない。例えば、図16(A)に示すように、異方性導電フィルム(ACF)98を用いても良い。この場合でも、図16(B)に示すように、インナーリード13とバンプ3が電気的に接続し、かつ、インナーリード15とバンプ5が電気的に接続した電子デバイス100´を提供することができる。
【0050】
また、図17(A)に示すように、インナーリード13と、バンプ3の接合をクリームはんだ99で行っても良い。この場合には、例えば、インナーリード13上に予めクリームはんだ99を塗布しておく。そして、インナーリード15とバンプ5を熱加圧で金属接合すると共に、インナーリード13とバンプ3をクリームはんだ99を介して接触させる。その後、図17(B)に示すように、このクリームはんだ99をリフロー炉で焼成して、インナーリード13と、バンプ3を接合する。これにより、電子デバイス300´を完成させる。
【0051】
上記の第1〜第3実施形態では、フィルムキャリア11が本発明の絶縁性フィルムに対応し、このフィルムキャリア11のIC取付位置19が本発明の素子取付位置に対応している。また、このフィルムキャリア11の表面11aが本発明の絶縁性フィルムの一方の面に対応し、このフィルムキャリア11の裏面11bが本発明の絶縁性フィルムの他方の面に対応している。さらに、インナーリード13が本発明の第1配線層に対応し、インナーリード15が本発明の第2配線層に対応している。また、ICチップ1が本発明の半導体素子に対応し、バンプ3が本発明の半導体素子表面からの高さが低い方の電極部に対応し、バンプ5が本発明の半導体素子表面からの高さが高い方の電極部に対応している。
【0052】
(4)第4実施形態
図9(A)〜(C)は、本発明の第4実施形態に係る抵抗素子30と、電子デバイス400と、電子デバイス500の構成例を示す断面図である。この図4(A)〜(C)において、図1(B)及び図3と同一の機能を有する部分には同一符号を付し、その詳細説明は省略する。
【0053】
上述の第1〜第3実施形態では、TAB基板10、20、30にICチップ1を実装して、電子デバイス100、200、300を形成する場合について説明した。しかしながら、TAB基板10、20、30に実装する電子部品はICチップに限られることはない。例えば、図9(A)に示すような抵抗素子71でも良い。
【0054】
図9(A)に示すように、この抵抗素子71は、SiO2等からなる絶縁体76と、この絶縁体76の両側に取り付けられた抵抗体72a及び72bと、この抵抗体72aの上面、及び抵抗体72bの上面と下面にそれぞれ設けられた電極部73と、抵抗体72aの下面に設けられた電極部75とから構成されている。ここで、電極部75の抵抗素子30表面からの高さは、電極部73よりも高くなっている。
【0055】
この抵抗素子71とTAB基板10との関係は、上記したICチップ1とTAB基板10との関係と同様である。即ち、電極部73及び75の高さの差は、インナーリード13とフィルムキャリア11とを合わせた厚みに対応している。そして、図9(B)に示すように、フィルムキャリア裏面11bにあるインナーリード15に電極部75を、フィルムキャリア表面11aにあるインナーリード13に電極部73をそれぞれ接合することによって、電子デバイス400を構成することができる。
【0056】
また、図9(C)に示すように、接着層512を介して、電子デバイス400上に電子デバイス100を積層すると共に、この電子デバイス100のインナーリード15を電子デバイス400の抵抗体72a上面の電極部73と接合することにより、積層型の電子デバイス500を構成することも可能である。
この電子デバイス500は、電子デバイス400上に接着層512を塗布した後、電子デバイス400と電子デバイス100を重ね合わせて形成する。この接着層512には、例えば、絶縁性ペースト(non conductive paste)を用いる。また、電子デバイス100のインナーリード15と、電子デバイス400の電極部73との接合は、この電極部73へのクリームはんだの塗布と、焼成によって行う。
【0057】
また、図10(A)及び(B)に示すように、抵抗体72と、この抵抗体72の上面に設けられた電極部73と、この抵抗体72の下面に設けられた電極部75とから構成される抵抗素子71´をTAB基板10に実装して電子デバイス400´を構成しても良い。また、図10(C)に示すように、この電子デバイス400´上に電子デバイス100を積層して、積層型の電子デバイス500´を構成しても良い。これらの場合には、電子デバイス400´と電子デバイス100を抵抗体72を介して縦方向に接続することができ、かつ、電子デバイス400´のインナーリード13及び15を抵抗素子71´を介して横方向に接続することができる。
【0058】
このように、本発明に係る電子デバイス500及び500´によれば、従来のビアホールなどのホール内めっき処理や導電ペースト充填など複雑な工程を用いることなく基板の積層化ができるので、電子デバイスのコストダウンに貢献することができる。この第5実施形態では、電極部73が本発明の抵抗素子表面からの高さが低い方の電極部に対応し、電極部75が本発明の抵抗素子表面からの高さが高い方の電極部に対応している。
【図面の簡単な説明】
【図1】第1実施形態に係るTAB基板10の構成例を示す図。
【図2】第1実施形態に係るICチップ1の構成例を示す図。
【図3】第1実施形態に係る電子デバイス100の構成例を示す図。
【図4】第2実施形態に係るTAB基板20と電子デバイス200の構成例を示す図。
【図5】電子デバイス200の構成例を示す平面図。
【図6】第2実施形態に係る電子デバイス200´の構成例を示す図。
【図7】第3実施形態に係るTAB基板30と電子デバイス300の構成例を示す図。
【図8】第3実施形態に係るTAB基板30´と電子デバイス300´の構成例を示す図。
【図9】第4実施形態に係る抵抗素子71と、電子デバイス400と、積層型の電子デバイス500の構成例を示す図。
【図10】第4実施形態に係る抵抗素子71´と、電子デバイス400´と、積層型の電子デバイス500´の構成例を示す図。
【図11】TAB基板10の製造方法(その1)を示す工程図。
【図12】TAB基板10の製造方法(その2)を示す工程図。
【図13】液滴吐出ヘッド80の構成例を示す図。
【図14】ICチップ1の製造方法を示す工程図。
【図15】ICチップ1の実装例(その1)を示す図。
【図16】ICチップ1の実装例(その2)を示す図。
【図17】ICチップ1の実装例(その3)を示す図。
【図18】金属分散液8の吐出回数とバンプの高さとの関係を示す図。
【符号の説明】
1 ICチップ、2 シリコン基板(ウエーハ)、3 バンプ(低)、5バンプ(高)、6パッド、7 絶縁体膜、8 金属分散液(液滴)、9 金属分、10 TAB基板、11 フィルムキャリア、11a 表面、11b裏面、13、15 インナーリード、17 開口部、19 IC取付位置、20、30、30´ TAB基板、71 抵抗素子、72、72a、72b 抵抗体、73 電極部(低)、75 電極部(高)、76 絶縁体、80 液滴吐出ヘッド、82 ノズルプレート、83 振動板、84 仕切部材、85 空間、86 液溜まり、87 供給口、88 ノズル孔、90 圧電素子、91 電極、100、200、200´、300、300´、400、400´、500、500´ 電子デバイス、112、116 カバーフィルム、114、118 銅箔、512 接着層
【発明の属する技術分野】
本発明は、実装基板および電子デバイスに係り、特に、TAB基板及び、このTAB基板にICチップや抵抗素子等を実装してなる電子デバイスに適用して好適な実装基板および電子デバイスに関するものである。
【0002】
【従来の技術】
近年、電子デバイスの薄型化に伴って、TAB(tape automated bonding)が普及しつつある。TABとは、コマ送りの孔(パーフォレーションホール)を両側縁部に有するテープ状ポリイミドフィルム上に形成された銅箔のリード線(配線)に、ICチップの電極部(バンプ)を接続するようなICチップの実装技術である。
【0003】
このTABによれば、10数[μm]程度のポリイミドフィルムと、銅箔とで実装基板を構成できるので、ガラスエポキシプリプレグ等の実装基板を用いる場合と比べて、電子デバイスを格段に薄型化することができる。また、このTAB基板の配線と、ICチップの電極部を全ピン同時に接続(ギャングボンディング)できるので、ICチップを効率良く実装することができる。このようなTABについては、数多くの文献にその詳細が開示されている(例えば、特許文献1及び2、非特許文献1参照。)。
【0004】
【特許文献1】
特開平8−97251号公報
【特許文献2】
特開平7−307362号公報
【非特許文献1】
福岡義孝著「はじめてのエレクトロニクス実装技術」(株)工業調査会、2000年1月28日、p.148−151
【0005】
【発明が解決しようとする課題】
ところで、ICチップはますます多ピン化する方向にある。このため、TAB基板に対する多配線化の要求は高く、TAB基板における配線の細線化と、高密度化が進んでいる。その一方で、TAB基板における電源やグランド用の配線は、ICチップを高速動作させるために、信号用の配線と比べてその線幅を広くする必要がある。このため、特に電源やグランド用の配線を一定の線幅以下まで細線化することはできず、TAB基板における配線の高密度化は限界に達しつつあった。
【0006】
そこで、この発明はこのような問題を解決したものであって、配線を簡単に高密度化できるようにした実装基板および電子デバイスの提供を目的とする。
【0007】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第1の実装基板は、絶縁性フィルムと、この絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの一方の面に設けられた第1配線層と、この絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの他方の面に設けられた第2配線層とを備え、この絶縁性フィルムの素子取付位置には、当該絶縁性フィルムの一方の面から他方の面に至る開口部が設けられ、第2配線層はこの開口部上まで延出していることを特徴とするものである。
【0008】
本発明に係る第1の実装基板によれば、素子表面からの高さが異なる複数の電極部を備えた素子を絶縁性フィルムの一方の面に取り付ける際に、高さが低い方の電極部を第1配線層に接続し、高さが高い方の電極部を実装基板の開口部を通して第2配線層に取り付けることができる。従って、絶縁性フィルムの他方の面も配線領域として利用することができるので、配線の線幅をある程度確保した状態で配線の本数を増やすことができる。これにより、配線を簡単に高密度化することができる。
【0009】
本発明に係る第2の実装基板は、絶縁性フィルムと、この絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの一方の面に設けられた第1配線層と、この絶縁性フィルムの素子取付位置を通って所定方向へ延びるように当該絶縁性フィルムの他方の面に設けられた第2配線層とを備え、この絶縁性フィルムの素子取付位置には、当該絶縁性フィルムの一方の面から他方の面に至る開口部が設けられ、第2配線層はこの開口部上に架け渡されていることを特徴とするものである。
【0010】
本発明に係る第2の実装基板によれば、上述した第1の実装基板と同様に、配線の線幅をある程度確保した状態で配線の本数を増やすことができ、配線を簡単に高密度化することができる。また、第1の実装基板と比べて、第2配線層が開口部上に架け渡されているので、この第2配線層の安定性を高めることができる。
【0011】
さらに、この絶縁性フィルムの一方の面に複数の素子を取り付ける場合には、第2配線層を素子間の共通配線として用いることができる。例えば、この第2配線層をグランド用、または電源用の共通配線として用いることができ、その線幅を広く確保することができる。
本発明に係る第1の電子デバイスは、上述した第1の実装基板、または第2の実装基板のどちらか一方と、この実装基板の絶縁性フィルムの一方の面に取り付けられた半導体素子とを備え、この半導体素子は当該半導体素子の絶縁性フィルムと向かい合う面に当該半導体素子表面からの高さが異なる複数の電極部を有し、これらの電極部のうち、半導体素子表面からの高さが低い方の電極部は実装基板の第1配線層と接合し、半導体素子表面からの高さが高い方の電極部は、この実装基板の開口部を通して第2配線層と接合していることを特徴とするものである。
【0012】
また、本発明に係る第2の電子デバイスは、上述した第1の実装基板、または第2の実装基板のどちらか一方と、この実装基板の絶縁性フィルムの一方の面に取り付けられた抵抗素子とを備え、この抵抗素子は当該抵抗素子の絶縁性フィルムと向かい合う面に当該抵抗素子表面からの高さが異なる複数の電極部を有し、これらの電極部のうち、抵抗素子表面からの高さが低い方の電極部は実装基板の第1配線層と接合し、抵抗素子表面からの高さが高い方の電極部は、実装基板の開口部を通して第2配線層と接合していることを特徴とするものである。
【0013】
本発明に係る第1、第2の電子デバイスによれば、絶縁性フィルムの他方の面も配線領域として利用することができ、電子デバイスにおける配線の自由度を向上させることができる。従って、従来方式と比べて、半導体素子や抵抗素子の電極部を絶縁性フィルムの他方の面に引き出して任意に配線することができ、配線の線幅をある程度確保した状態で配線の本数を増やすことができる。配線を簡単に高密度化することができる。
【0014】
本発明に係る第3の電子デバイスは、上述した第1の電子デバイスと、上述した第2の電子デバイスとを有し、当該第1、第2の電子デバイスが所定の接着層によって積層されてなることを特徴とするものである。本発明に係る第3の電子デバイスによれば、半導体素子と抵抗素子とを縦方向に電気的に接続することができる。従って、従来のガラスエポキシプリプレグ等を用いた実装基板と比べて、ビアホールなどのホール内めっき処理や導電ペースト充填など複雑な工程を用いることなく実装基板を積層化することができ、積層型の電子デバイスのコストダウンに貢献することができる。
【0015】
【発明の実施の形態】
以下、図面を参照しながら、本発明に係る実装基板及び半導体装置について説明する。
(1)第1実施形態
図1(A)及び(B)は本発明の第1実施形態に係るTAB基板10の構成例を示す平面図及び、A−A´断面図である。この第1実施形態では、TAB基板10の構成例と、このTAB基板10にICチップ1を実装してなる電子デバイス100の構成例について説明し、その後、この電子デバイス100の製造方法について説明する。
【0016】
図1(A)に示すように、TAB基板10は、フィルムキャリア11と、このフィルムキャリア11の表面11aに設けられた第1のインナーリード13と、このフィルムキャリア11の裏面に設けられた第2のインナーリード15等から構成されている。
フィルムキャリア11は、例えば35[mm]、70[mm]、または48[mm]のように、映画用フィルム規格に合致した寸法幅を有し、その長手方向に沿った両側縁部(図示せず)には一定間隔でパーフォレーションホール(図示せず)が設けられている。このフィルムキャリア11は、ポリイミド等の絶縁性素材からなるものであり、その厚みは例えば15[μm]程度である。
【0017】
図1(B)に示すように、このフィルムキャリア11のICチップを取り付ける位置(以下で、IC取付位置という)19には、このフィルムキャリア11の表面11aから裏面11bに至る開口部17が形成されている。図1(A)に示すように、この開口部17の形状は例えば矩形である。
図1(B)に示すように、インナーリード13及び15は、フィルムキャリア11の表面11aと、裏面11bにそれぞれ設けられている。これらのインナーリード13及び15は、例えば銅(Cu)箔と、この銅箔上に形成された金(Au)メッキとから構成されている。インナーリード13及び15の厚みは、例えば12[μm]程度である。また、インナーリード13及び15の線幅は40[μm]、ピッチ(インナーリードの長手方向の中心間距離)は、例えば80[μm]程度である。
【0018】
図1(B)に示すように、このTAB基板10では、インナーリード15の一端が開口部17上まで延設されている(張出している)。例えば、図1(A)において、開口部17の大きさが、縦7[mm]×横1[mm]の場合、インナーリード15の一端は0.5[mm]程度、開口部17上まで延設されている。
また、図2(A)及び(B)はICチップ1の構成例を示す平面図と、X−X´矢視断面図である。図1に示したTAB基板10に実装されるICチップ1は、図2(A)に示すように、シリコン基板2の能動面側にその表面からの高さが異なる2種類のバンプ3及び5を備えている。図2(B)に示すように、バンプ5は、バンプ3よりも、シリコン基板2の表面からの高さが高い。
【0019】
例えば、バンプ3のシリコン基板2表面からの高さが5[μm]程度であるのに対して、バンプ5のシリコン基板2表面からの高さは32[μm]程度である。このようなバンプ3及び5の高さの差は、インナーリード13と、フィルムキャリア11とを合わせた厚みに対応している。
図2(A)において、ICチップ1の大きさは、例えば縦8[mm]×横2[mm]×厚さ250[μm]程度である。また、バンプ3及び5のピッチ(バンプの中心間距離)は、例えば80[μm]程度である。
【0020】
これらのバンプ3及び5は例えば、金(Au)または銀(Ag)等で構成されている。または、中心部が例えばニッケル(Ni)、表面が金や錫(Sn)でメッキされた2層構造でも良い。
図3は電子デバイス100の構成例を示す断面図である。図3に示すように、TAB基板10にICチップ1が実装されている状態では、バンプ3がインナーリード13に接合され、バンプ5がフィルムキャリア11に設けられた開口部17を通ってインナーリード15に接合されている。上述したように、インナーリード13及び15の表面は例えば金でメッキされ、バンプ3及び5は例えば金等で構成されているので、これらの接合は金属接合(Au一Au、またはAu一Sn等)となる。
【0021】
このように、本発明の第1実施形態に係る電子デバイス100によれば、フィルムキャリア11の裏面11bに第2のインナーリード15が設けられている。また、バンプ5は、バンプ3よりもシリコン基板2表面からの高さが高く、この高さの差は第1のインナーリード13と、フィルムキャリア11とを合わせた厚みに対応している。そして、ICチップ1にTAB基板10が実装されている状態で、バンプ3はインナーリード13に接合され、バンプ5はフィルムキャリア11に設けられた開口部17を通ってインナーリード15に接合されている。
【0022】
従って、フィルムキャリア11の裏面11bも配線領域として利用することができ、電子デバイスにおける配線の自由度を向上させることができる。これにより、例えば、ICチップ1の電源用のバンプや、グランド用のバンプをフィルムキャリア11の裏面11bに引き出して任意に配線することができるので、電源用のインナーリードや、グランド用のインナーリードの線幅を広く確保することができる。それゆえ、ICチップ1の高速動作化に貢献することができる。
【0023】
図11(A)〜図12(C)はTAB基板10の製造方法(その1、2)を示す工程図である。次に、上述のTAB基板10の製造方法について説明する。図11(A)に示すように、まず始めに、フィルムキャリア11を用意する。次に、このフィルムキャリア11の表面11aと、裏面11bにそれぞれカバーフィルム112を貼り合せる。このカバーフィルム112は、フィルムキャリア11にキズ等がつかないように、その表面11aと裏面11bをそれぞれ保護するものである。
【0024】
次に、図11(B)に示すように、フィルムキャリア11のうち、IC取付位置19の一部と、フィルムキャリア11の長手方向に沿った両側縁部(図示せず)とをカバーフィルム112の上からパンチングする。これにより、開口部19と、パーフォレーションホール(図示せず)を形成する。開口部19の形成後、このフィルムキャリア11の表面11aからカバーフィルム112を取り除く。
【0025】
次に、図11(C)に示すように、フィルムキャリア11の表面11aに銅箔114を加熱プレスにて貼り合せる。そして、図11(D)に示すように、フォトリソグラフィとドライエッチングを用いて、この銅箔114を配線形状にパターンニングし、フィルムキャリア11の表面11aに第1のインナーリード13を形成する。インナーリード13の形成後、フォトリソグラフィで形成したレジストをフィルムキャリア11の表面11aから除去する。また、フィルムキャリア11の裏面11bからカバーフィルム112を取り除く。
【0026】
次に、図12(A)に示すように、インナーリード13を覆うように、フィルムキャリア11の表面11a上にカバーフィルム116を貼り合せる。このカバーフィルム116は、フィルムキャリア11の表面11aと、インナーリード13にキズ等がつかないように、覆って保護するものである。そして、フィルムキャリア11の裏面11bに銅箔118を加熱プレスにて貼り合せる。
【0027】
次に、図12(B)に示すように、フォトリソグラフィとドライエッチングを用いて、この裏面11bに貼り合せた銅箔を配線形状にパターンニングして、フィルムキャリア11の裏面11bに第2のインナーリード15を形成する。インナーリード15の形成後、フォトリソグラフィで形成したレジストをフィルムキャリア11の裏面11bから除去する。さらに、カバーフィルム116をフィルムキャリア11の表面11aから取り除いて、図12(C)に示すように、TAB基板10を完成させる。
【0028】
次に、ICチップ1(図2(B)参照)のシリコン基板2の能動面側に、高さの異なるバンプ3及び5をそれぞれ形成する方法について説明する。図2(B)に示した高さ違いのバンプ3及び5は、例えば液滴吐出法を用いて形成する。
図13(A)及び(B)は、液滴吐出ヘッド80の構成例を示す図である。この液滴吐出ヘッド80は、液滴吐出法に用いられる液滴吐出装置を構成するものである。図13(A)に示すように、この液滴吐出ヘッド80は、例えばステンレス製のノズルプレート82と振動板83とを備え、両者を仕切部材(リザーパブレート)84を介して接合したものである。
【0029】
ノズルプレート82と振動板83との間には、仕切部材84によって複数の空間85と液溜まり86とが形成されている。各空間85と液溜まり86の内部は液状材料で満たされており、各空間85と液溜まり86とは供給口87を介して運通したものとなっている。また、ノズルプレート82には、空間85から液状材料を噴射するためのノズル孔88が縦横に整列させられた状態で複数形成されている。一方、振動板83には、液溜まり86に液状材料を供給するための孔89が形成されている。
【0030】
また、振動板83の空間85に対向する面と反対側の面上には、図13(B)に示すように、圧電素子(ピエゾ素子)90が接合されている。この圧電素子90は、一対の電極91の間に位置し、通電するとこれが外側に突出するようにして撓曲するよう構成されたものである。そして、このような構成のもとに圧電素子90が接合されている振動板83は、圧電素子90と一体になって同時に外側へ撓曲するようになっており、これによって空間85の容積が増大するようになっている。したがって、空間85内に増大した容積分に相当する液状材料が、液溜まり86から供給口87を介して流入する。また、このような状態から圧電素子90への通電を解除すると、圧電素子90と振動板83はともに元の形状に戻る。したがって、空間85も元の容積に戻ることから、空間85内部の液状材料の圧力が上昇し、ノズル孔88から基板に向けて液状材料の液滴8が吐出される。
【0031】
図14(A)〜(D)は、ICチップ1の製造方法を示す工程図である。次に、図13(A)及び(B)に示した液滴吐出ヘッド80を用いて、シリコン基板2の能動面側にその表面からの高さが違うバンプ3及び5を形成し、ICチップ1を完成させる方法について説明する。
【0032】
まず、図14(A)に示すように、能動面側にパッド(バンプ形成部)6が複数形成されたウエーハ(シリコン基板)2を用意する。パッド6は、例えば50[μm]×50[μm]の大きさのアルミニウム電極6a上に、無電解めっき法によってニッケル(Ni)層と金(Au)層との積層膜6bが形成されてなるものであり、絶縁体膜7よってそれぞれ独立した状態に形成されたものである。なお、積層膜6bにおけるNi層はバリア層として機能するものであり、Au層は接続層として機能するものである。このようなウエーハ2のパッド6上にバンプを形成するには、ウエーハ2を液滴吐出装置のワーク台上に載せ、さらにこのウエーハ2に記録された位置決めマークによって位置決めを行う。
【0033】
次に、図14(B)に示すように、登録された位置情報にしたがって、この液滴吐出ヘッド80から金属分散液(液滴)8を各パッド6上に吐出する。ここで、吐出する金属分散液8は、金属微粒子を分散煤に分散させてなるもので、具体的には金微粒子や銀微粒子を分散煤としてのα−テルピネオールやトルエンに分散させてなるものである。
【0034】
このような金属分散液8を、各パッド6毎に一滴ずつ、複数回吐出する。金属分散液8の一滴は所定量、例えば約10[ng]とする。すると、バッド6上に吐出された金属分散液8は、例えば、外径約40[μm]、高さ約3[μm]程度となる。このようにして、各パッド6毎に金属分散液8を一滴ずつ吐出したら、ー旦乾燥して金属分散液8の表面を固化する。
【0035】
ここでの乾燥方法としては、約100[℃]の熱風を15秒程度あてるといった方法を採用したが、これに限定されることなく、乾燥常温空気等による送風乾燥やランプ、オープンによる乾燥等も採用可能である。このような乾燥を行うことにより、この後さらに金属分散液8を重ね塗りした際、重ね塗りした金属分散液8が下層の金属分散液8に混ざり合ってしまい、バッド2上の金属分散液8の外径が大きくなり過ぎたり、甚だしい場合にはパッド2上から外に流れ出したりしてしまうのを防止することができる。そして、液滴吐出ヘッド80による所定量の吐出、乾燥を予め決めた回数繰り返す。
【0036】
ここで、金属分散液8の吐出の回数と、乾燥の回数をパッド6間で変える。これにより、図14(C)に示すように、金属分散液8とその固形分、すなわち金属分9をパッド2上に所定量設ける。次いで、常温大気中での送風により乾燥し、金属分散液8および金属分9中の分散煤を揮散させる。その後、熱処理として熱風乾燥炉により290〜310[℃]で1時間焼成する。これにより、図14(D)に示すように、高さ違いのバンプ3及び5を形成する。その後、高さ違いのバンプ3及び5を形成したウエーハをスクライブラインに沿って切断し、ウエーハ2を個片化して、ICチップ1を完成させる。
【0037】
図18は、金属分散液8の吐出回数と得られるバンプの高さとの関係の一例を示す図である。図18において、横軸は金属分散液8の液滴吐出ヘッド80からの吐出回数を示す。また、縦軸は、シリコン基板2表面からのバンプの高さを示す。なお、液滴吐出ヘッド80からの一回当りの吐出量は10[ng]とし、得られるバンプについてはその外径が約35[μm]となるようにした。図18に示すように、金属分散液8の吐出回数を変えることにより、得られるバンプの高さを1〜2[μm]程度の範囲で制御することができた。
【0038】
図15は、ICチップ1のTAB基板10への実装方法を示す概念図である。次に、このICチップ1をTAB基板10に実装して、電子デバイス100を製造する方法について説明する。
まず始めに、このICチップ1の実装に用いる熱加圧装置95について説明する。図15に示す熱加圧装置95は、加圧治具96と、加熱ステージ97とからなる。図15において、加熱ステージ97を構成するステージ97Aと、ステージ97Bとではステージ温度が異なる。ステージ97Aの温度をTaとし、ステージ97Bの温度をTbとしたとき、Ta<Tbである。これは、インナーリード13と、ステージ97Bとの間にフィルムキャリア11が介在するため、インナーリード15よりも、インナーリード13の方が加熱されにくいからである。
【0039】
次に、上述の熱加圧装置95を用いて、ICチップ1をTAB基板10に実装する方法について説明する。まず、図15に示したように、TAB基板10上にICチップ1を持ち上げる。次に、このICチップ1のバンプ3がインナーリード13と対向するように、かつ、バンプ5が、開口部17上まで延出したインナーリード15の一端部と対向するように、このICチップ1を位置合わせする。
【0040】
そして、このICチップ1をTAB基板10上に載せて加圧・加熱する。これにより、バンプ3がフィルムキャリア表面11aのインナーリード13と接合・溶着する。また、これと同時に、バンプ5が、開口部17を通ってフィルムキャリア裏面11bのインナーリード15と接合・溶着する。その後、バンプ3及び5を冷却固化して、ICチップ1をTAB基板10上に実装し、電子デバイス100を完成させる。
【0041】
(2)第2実施形態
図4(A)及び(B)は、本発明の第2実施形態に係るTAB基板20の構成例を示す平面図と、B−B´矢視断面図である。また、図4(C)は、第2実施形態に係る電子デバイス200の構成例を示す断面図である。この図4(A)〜(C)において、図1(A)及び(B)並びに、図3と同一の機能を有する部分には同一符号を付し、その詳細説明は省略する。
【0042】
この第2実施形態が上記の第1実施形態と異なる点は、図4(B)に示すように、フィルムキャリア11の裏面11bにあるインナーリード15が、開口部17上に架け渡されている(架設されている)点である。インナーリード15を開口部17上に架設することによって、第1実施形態と比べて、インナーリード15のフィルムキャリア裏面11b上での安定性を高めることができ、その自重や外力等による変形をより一層防止することができる。
【0043】
また、図5(A)に示すように、フィルムキャリア11の表面11aに複数個のICチップ1を配置して、電子デバイス200を構成する場合には、図5(B)に示すように、フィルムキャリア11の裏面11bにおいて、インナーリード15を複数の開口部17上に連続して架設して、例えば、インナーリード15aをグランドに接続し、インナーリード15bを+12[V]電源に接続する。
【0044】
従来方式と比べて、フィルムキャリア11の表面11aに形成していたグランド用のインナーリードや、電源用のインナーリードをフィルムキャリア11の裏面11bに配置できると共に、これらのインナーリードをICチップ1間で共通して使用できるので、グランド用配線や電源用配線を配線幅大きく形成することができ、ICチップの高速動作化に貢献することができる。
【0045】
さらに、図6に示す電子デバイス200´のように、フィルムキャリア11の裏面11bに、4種類のインナーリード15a〜dを形成しても良い。この場合には、例えば、インナーリード15aをグランドに接続し、インナーリード15bを+12[V]電源に接続し、インナーリード15cを+5[V]電源に接続する。また、インナーリード15dをICチップ1の信号入出力用に使用する。このように配線することで、異なる電源仕様のICチップ1を同一のTAB基板に混載した電子デバイス200を提供することができる。
【0046】
(3)第3実施形態
図7(A)及び(B)は、本発明の第3実施形態に係るTAB基板30の構成例を示す平面図と、C−C´矢視断面図である。また、図7(C)は、第3実施形態に係る電子デバイス300の構成例を示す断面図である。この図7(A)〜(C)において、図1(A)及び(B)並びに、図3と同一の機能を有する部分には同一符号を付し、その詳細説明は省略する。
【0047】
この第3実施形態が上記の第1実施形態と異なる点は、図7(A)に示すように、フィルムキャリア11の表面11aにあるインナーリード13が開口部17の右側領域だけでなく、左側領域にも設けられている点である。この左側領域のインナーリード13は、開口部17を間において、右側領域のインナーリード13と電気的に隔てられている。また、図7(B)に示すように、インナーリード13及び15は、絶縁性のフィルムキャリア11を挟んで重なるように配置されている。従って、第1実施形態と比べて、フィルムキャリア表面11aのインナーリード13の本数を増やすことができ、ICチップ1の多ピン化により一層対応することができる。
【0048】
また、図8(A)及び(B)のTAB基板30´、図8(C)の電子デバイス300´のように、フィルムキャリア裏面11bのインナーリード15についても、上記のTAB基板30と同様に、開口部17を間において、右側領域と左側領域のそれぞれに設けても良い。この場合には、フィルムキャリア裏面11bのインナーリード15の本数も増やすことができ、インナーリード15をグランド用や電源用に限らず、信号用としても積極的に用いることができる。第1〜第3実施形態と比べて、配線密度を向上することができる。
【0049】
なお、上述の第1〜3実施形態では、インナーリード13及び15と、バンプ3及び5をそれぞれ金属接合(Au−Au等)する場合について説明したが、インナーリードと、バンプ間の接合は金属接合に限られることはない。例えば、図16(A)に示すように、異方性導電フィルム(ACF)98を用いても良い。この場合でも、図16(B)に示すように、インナーリード13とバンプ3が電気的に接続し、かつ、インナーリード15とバンプ5が電気的に接続した電子デバイス100´を提供することができる。
【0050】
また、図17(A)に示すように、インナーリード13と、バンプ3の接合をクリームはんだ99で行っても良い。この場合には、例えば、インナーリード13上に予めクリームはんだ99を塗布しておく。そして、インナーリード15とバンプ5を熱加圧で金属接合すると共に、インナーリード13とバンプ3をクリームはんだ99を介して接触させる。その後、図17(B)に示すように、このクリームはんだ99をリフロー炉で焼成して、インナーリード13と、バンプ3を接合する。これにより、電子デバイス300´を完成させる。
【0051】
上記の第1〜第3実施形態では、フィルムキャリア11が本発明の絶縁性フィルムに対応し、このフィルムキャリア11のIC取付位置19が本発明の素子取付位置に対応している。また、このフィルムキャリア11の表面11aが本発明の絶縁性フィルムの一方の面に対応し、このフィルムキャリア11の裏面11bが本発明の絶縁性フィルムの他方の面に対応している。さらに、インナーリード13が本発明の第1配線層に対応し、インナーリード15が本発明の第2配線層に対応している。また、ICチップ1が本発明の半導体素子に対応し、バンプ3が本発明の半導体素子表面からの高さが低い方の電極部に対応し、バンプ5が本発明の半導体素子表面からの高さが高い方の電極部に対応している。
【0052】
(4)第4実施形態
図9(A)〜(C)は、本発明の第4実施形態に係る抵抗素子30と、電子デバイス400と、電子デバイス500の構成例を示す断面図である。この図4(A)〜(C)において、図1(B)及び図3と同一の機能を有する部分には同一符号を付し、その詳細説明は省略する。
【0053】
上述の第1〜第3実施形態では、TAB基板10、20、30にICチップ1を実装して、電子デバイス100、200、300を形成する場合について説明した。しかしながら、TAB基板10、20、30に実装する電子部品はICチップに限られることはない。例えば、図9(A)に示すような抵抗素子71でも良い。
【0054】
図9(A)に示すように、この抵抗素子71は、SiO2等からなる絶縁体76と、この絶縁体76の両側に取り付けられた抵抗体72a及び72bと、この抵抗体72aの上面、及び抵抗体72bの上面と下面にそれぞれ設けられた電極部73と、抵抗体72aの下面に設けられた電極部75とから構成されている。ここで、電極部75の抵抗素子30表面からの高さは、電極部73よりも高くなっている。
【0055】
この抵抗素子71とTAB基板10との関係は、上記したICチップ1とTAB基板10との関係と同様である。即ち、電極部73及び75の高さの差は、インナーリード13とフィルムキャリア11とを合わせた厚みに対応している。そして、図9(B)に示すように、フィルムキャリア裏面11bにあるインナーリード15に電極部75を、フィルムキャリア表面11aにあるインナーリード13に電極部73をそれぞれ接合することによって、電子デバイス400を構成することができる。
【0056】
また、図9(C)に示すように、接着層512を介して、電子デバイス400上に電子デバイス100を積層すると共に、この電子デバイス100のインナーリード15を電子デバイス400の抵抗体72a上面の電極部73と接合することにより、積層型の電子デバイス500を構成することも可能である。
この電子デバイス500は、電子デバイス400上に接着層512を塗布した後、電子デバイス400と電子デバイス100を重ね合わせて形成する。この接着層512には、例えば、絶縁性ペースト(non conductive paste)を用いる。また、電子デバイス100のインナーリード15と、電子デバイス400の電極部73との接合は、この電極部73へのクリームはんだの塗布と、焼成によって行う。
【0057】
また、図10(A)及び(B)に示すように、抵抗体72と、この抵抗体72の上面に設けられた電極部73と、この抵抗体72の下面に設けられた電極部75とから構成される抵抗素子71´をTAB基板10に実装して電子デバイス400´を構成しても良い。また、図10(C)に示すように、この電子デバイス400´上に電子デバイス100を積層して、積層型の電子デバイス500´を構成しても良い。これらの場合には、電子デバイス400´と電子デバイス100を抵抗体72を介して縦方向に接続することができ、かつ、電子デバイス400´のインナーリード13及び15を抵抗素子71´を介して横方向に接続することができる。
【0058】
このように、本発明に係る電子デバイス500及び500´によれば、従来のビアホールなどのホール内めっき処理や導電ペースト充填など複雑な工程を用いることなく基板の積層化ができるので、電子デバイスのコストダウンに貢献することができる。この第5実施形態では、電極部73が本発明の抵抗素子表面からの高さが低い方の電極部に対応し、電極部75が本発明の抵抗素子表面からの高さが高い方の電極部に対応している。
【図面の簡単な説明】
【図1】第1実施形態に係るTAB基板10の構成例を示す図。
【図2】第1実施形態に係るICチップ1の構成例を示す図。
【図3】第1実施形態に係る電子デバイス100の構成例を示す図。
【図4】第2実施形態に係るTAB基板20と電子デバイス200の構成例を示す図。
【図5】電子デバイス200の構成例を示す平面図。
【図6】第2実施形態に係る電子デバイス200´の構成例を示す図。
【図7】第3実施形態に係るTAB基板30と電子デバイス300の構成例を示す図。
【図8】第3実施形態に係るTAB基板30´と電子デバイス300´の構成例を示す図。
【図9】第4実施形態に係る抵抗素子71と、電子デバイス400と、積層型の電子デバイス500の構成例を示す図。
【図10】第4実施形態に係る抵抗素子71´と、電子デバイス400´と、積層型の電子デバイス500´の構成例を示す図。
【図11】TAB基板10の製造方法(その1)を示す工程図。
【図12】TAB基板10の製造方法(その2)を示す工程図。
【図13】液滴吐出ヘッド80の構成例を示す図。
【図14】ICチップ1の製造方法を示す工程図。
【図15】ICチップ1の実装例(その1)を示す図。
【図16】ICチップ1の実装例(その2)を示す図。
【図17】ICチップ1の実装例(その3)を示す図。
【図18】金属分散液8の吐出回数とバンプの高さとの関係を示す図。
【符号の説明】
1 ICチップ、2 シリコン基板(ウエーハ)、3 バンプ(低)、5バンプ(高)、6パッド、7 絶縁体膜、8 金属分散液(液滴)、9 金属分、10 TAB基板、11 フィルムキャリア、11a 表面、11b裏面、13、15 インナーリード、17 開口部、19 IC取付位置、20、30、30´ TAB基板、71 抵抗素子、72、72a、72b 抵抗体、73 電極部(低)、75 電極部(高)、76 絶縁体、80 液滴吐出ヘッド、82 ノズルプレート、83 振動板、84 仕切部材、85 空間、86 液溜まり、87 供給口、88 ノズル孔、90 圧電素子、91 電極、100、200、200´、300、300´、400、400´、500、500´ 電子デバイス、112、116 カバーフィルム、114、118 銅箔、512 接着層
Claims (5)
- 絶縁性フィルムと、
前記絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの一方の面に設けられた第1配線層と、
前記絶縁性フィルムの前記素子取付位置から所定方向へ延びるように当該絶縁性フィルムの他方の面に設けられた第2配線層とを備え、
前記絶縁性フィルムの素子取付位置には、当該絶縁性フィルムの一方の面から他方の面に至る開口部が設けられ、
前記第2配線層は前記開口部上まで延出していることを特徴とする実装基板。 - 絶縁性フィルムと、
前記絶縁性フィルムの素子取付位置から所定方向へ延びるように当該絶縁性フィルムの一方の面に設けられた第1配線層と、
前記絶縁性フィルムの前記素子取付位置を通って所定方向へ延びるように当該絶縁性フィルムの他方の面に設けられた第2配線層とを備え、
前記絶縁性フィルムの素子取付位置には、当該絶縁性フィルムの一方の面から他方の面に至る開口部が設けられ、
前記第2配線層は前記開口部上に架け渡されていることを特徴とする実装基板。 - 請求項1または請求項2のどちらか一方に記載の実装基板と、
前記実装基板の前記絶縁性フィルムの一方の面に取り付けられた半導体素子とを備え、
前記半導体素子は当該半導体素子の前記絶縁性フィルムと向かい合う面に当該半導体素子表面からの高さが異なる複数の電極部を有し、
前記電極部のうち、
前記半導体素子表面からの高さが低い方の前記電極部は前記実装基板の前記第1配線層と接合し、
前記半導体素子表面からの高さが高い方の前記電極部は、前記実装基板の前記開口部を通して前記第2配線層と接合していることを特徴とする電子デバイス。 - 請求項1または請求項2のどちらか一方に記載の実装基板と、
前記実装基板の前記絶縁性フィルムの一方の面に取り付けられた抵抗素子とを備え、
前記抵抗素子は当該抵抗素子の前記絶縁性フィルムと向かい合う面に当該抵抗素子表面からの高さが異なる複数の電極部を有し、
前記電極部のうち、
前記抵抗素子表面からの高さが低い方の前記電極部は前記実装基板の前記第1配線層と接合し、
前記抵抗素子表面からの高さが高い方の前記電極部は、前記実装基板の前記開口部を通して前記第2配線層と接合していることを特徴とする電子デバイス。 - 請求項3に記載の電子デバイスと、請求項4に記載の電子デバイスとを有し、
当該両電子デバイスが所定の接着層によって積層されてなることを特徴とする電子デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003093806A JP2004303885A (ja) | 2003-03-31 | 2003-03-31 | 実装基板および電子デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003093806A JP2004303885A (ja) | 2003-03-31 | 2003-03-31 | 実装基板および電子デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004303885A true JP2004303885A (ja) | 2004-10-28 |
Family
ID=33406509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003093806A Pending JP2004303885A (ja) | 2003-03-31 | 2003-03-31 | 実装基板および電子デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004303885A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013075393A (ja) * | 2011-09-30 | 2013-04-25 | Toshiba Hokuto Electronics Corp | サーマルプリントヘッド |
US8469493B2 (en) | 2007-06-19 | 2013-06-25 | Brother Kogyo Kabushiki Kaisha | Flexible wiring member, liquid droplet jetting head, and method for connecting flexible wiring member and device |
US9313889B2 (en) | 2013-05-06 | 2016-04-12 | Samsung Electronics Co., Ltd. | Display apparatus |
-
2003
- 2003-03-31 JP JP2003093806A patent/JP2004303885A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8469493B2 (en) | 2007-06-19 | 2013-06-25 | Brother Kogyo Kabushiki Kaisha | Flexible wiring member, liquid droplet jetting head, and method for connecting flexible wiring member and device |
JP2013075393A (ja) * | 2011-09-30 | 2013-04-25 | Toshiba Hokuto Electronics Corp | サーマルプリントヘッド |
US9313889B2 (en) | 2013-05-06 | 2016-04-12 | Samsung Electronics Co., Ltd. | Display apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100459971B1 (ko) | 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기 | |
US8786070B2 (en) | Microelectronic package with stacked microelectronic elements and method for manufacture thereof | |
JP3994262B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4928945B2 (ja) | バンプ−オン−リードフリップチップ相互接続 | |
US8373276B2 (en) | Printed wiring board and method for manufacturing the same | |
JP3925602B2 (ja) | 接着材料の貼着方法及び半導体装置の製造方法 | |
JP2002270718A (ja) | 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 | |
KR20010104217A (ko) | 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 | |
JP3967263B2 (ja) | 半導体装置及び表示装置 | |
JP2002076589A5 (ja) | ||
JP2013535825A (ja) | エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ | |
US20040135269A1 (en) | Interconnect substrate, semiconductor device, methods of manufacturing the same, circuit board, and electronic equipment | |
JP2004228375A (ja) | バンプの形成方法、デバイス、及び電子機器 | |
JP6311407B2 (ja) | モジュール部品及びその製造方法 | |
JP2000150560A (ja) | バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 | |
JP2004303885A (ja) | 実装基板および電子デバイス | |
JP2001250907A (ja) | 半導体装置及びその製造方法 | |
JPH10242335A (ja) | 半導体装置 | |
JP2005268701A (ja) | 半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法 | |
KR100650728B1 (ko) | 스택 패키지 및 그 제조방법 | |
JP5115241B2 (ja) | 電子部品の実装方法 | |
JPH1131713A (ja) | フィルムキャリアテープを用いたbga型半導体装置 | |
JP2741611B2 (ja) | フリップチップボンディング用基板 | |
JP2005268713A (ja) | 半導体装置の製造方法およびこれを用いて形成された半導体装置 | |
JP4705070B2 (ja) | 半導体装置、その製造方法、及び、表示装置の製造方法、 |