JP3675435B2 - 半導体モジュールの製造方法および半導体モジュール製造用トレイ - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体モジュールの製造方法および半導体モジュール製造用トレイに関する。
【0002】
【従来の技術】
従来、半導体チップを基板に実装した構成を有する半導体モジュールの製造方法としては、半導体チップに凸形状の導電部材からなるバンプを設け、そのバンプを基板に接合することで半導体チップを基板に接合する方法がある(例えば、特許文献1参照。)。
【0003】
【特許文献1】
特開2000−124245号公報
【0004】
ここで、半導体チップは、例えばシリコンなどの半導体ウェハをダイジングにより分割して形成される。そして、各半導体チップは、真空吸引口を持つフェースダウンボンダのヘッドなどに吸着されて保持されハンドリングされて、ステージ上に固定された基板にボンディングされる。
【0005】
【発明が解決しようとする課題】
しかしながら、従来のフェースダウンボンダなどの半導体モジュール製造装置では、半導体チップを吸着するヘッドの真空吸引口の直径が0.3mm程度あることなどから、例えば縦横0.5mm程度よりも小さい微小半導体チップをピックアップしてハンドリングすることができないという問題点があった。また、従来の半導体モジュール製造装置では、半導体チップをピックアップしたときに、ヘッドの被吸着面と半導体チップの吸着面との間に隙間が生じて、その半導体チップをヘッドから落としてしまうなどの吸着エラーが生じるという問題点もあった。
【0006】
本発明は、上記事情に鑑みてなされたもので、微小半導体チップを基板に実装することが容易にできる半導体モジュールの製造方法および半導体モジュール製造用トレイの提供を目的とする。
【0008】
【課題を解決するための手段】
上記した目的を達成するために本発明の半導体モジュールの製造方法は、複数の半導体チップについて該半導体チップ毎に高さの異なるバンプを設け、複数の前記半導体チップをチップトレイに搭載し、前記半導体チップが実装される基板を保持機構に保持させ、少なくとも、前記基板の所望位置に前記チップトレイを接近させる動作を繰り返し行うことにより、前記バンプの高さの順に、該バンプを前記基板の所望位置に接合することで、複数の前記半導体チップを順々に該基板に接合させる際に、前記チップトレイは、複数の分離可能なセパレート部材が板状に組み合わされてなり、前記半導体チップは、前記バンプを上に向けた状態で、前記セパレート部材の上面側に着脱自在に搭載せられ、前記基板は、該基板の実装面を下に向けた状態で前記保持機構に保持されることを特徴とする。
本発明によれば、高さの異なるバンプがそれぞれ設けられた複数の半導体チップをチップトレイに搭載し、例えば、保持機構に保持された基板をチップトレイの上方から水平状態のままで下降させると、複数の半導体チップの各バンプのうちで1番高い高さを持つもののみを基板に接触させることができる。そこで、本発明によれば、各半導体チップをチップトレイにおいて特に所望位置に配置することなく、チップトレイの任意の位置に搭載した状態で、所望の半導体チップ(1番高いバンプをもつもの)を選択して基板の所望位置に接触させて接合することができる。その後、上記と同様にして2番目に高いバンプを基板の所望位置に接合してそのバンプをもつ半導体チップを基板に接合することができ、3番目以降のバンプについても同様にして基板に接合することができる。そこで、本発明によれば、微小なためにハンドリングすることが困難な微小半導体チップについても、簡便に、基板の所望位置に接合することができる。
【0009】
これに加えて、上記半導体モジュールの製造方法においては、前記チップトレイが、複数の分離可能なセパレート部材が板状に組み合わされてなり、前記半導体チップは、前記バンプを上に向けた状態で、前記セパレート部材の上面側に着脱自在に搭載せられ、前記基板は、該基板の実装面を下に向けた状態で前記保持機構に保持される。
ゆえに、1番高いバンプを基板に接合して1つの半導体チップ(第1半導体チップ)を基板に実装した後、2番目に高いバンプをもつ第2半導体チップを基板に接合しようとするとき、第1半導体チップ及びチップトレイが邪魔となり、第2半導体チップの接合ができないという事態を回避することができる。すなわち、第1半導体チップを基板に実装した後、その第1半導体チップを搭載していたチップトレイのセパレート部材をそのチップトレイから分離除去する。こうすることで、第1半導体チップが第2半導体チップの接合の邪魔になることを回避することができる。なお、3番目以降の高さのバンプをもつ半導体チップについても同様である。
【0010】
また、本発明の半導体モジュールの製造方法は、複数の前記半導体チップを搭載した前記チップトレイを、前記基板の下側に配置し、前記接合をするときに、前記チップトレイを上昇させる動作と、前記基板を保持した保持機構を下降させる動作とのうちの少なくとも一方を行わせることで、複数の前記半導体チップにそれぞれ設けられたバンプのうちで1番高いバンプを該基板の実装面に押し付けることが好ましい。
本発明によれば、半導体チップを1個づつハンドリングすることなく、チップトレイ又は基板の位置を制御するだけで、基板の所望位置に各半導体チップを接合することができる。
【0011】
また、本発明の半導体モジュールの製造方法は、前記バンプを基板に接合した後に、該バンプを有する半導体チップを搭載している前記セパレート部材を前記チップトレイから分離して除去することが好ましい。
本発明によれば、1番高いバンプを基板に接合して1つの半導体チップ(第1半導体チップ)を基板に実装した後、その第1半導体チップと該第1半導体チップを搭載しているセパレート部材が、次の半導体チップ接合の邪魔になることを回避することができる。
【0012】
また、本発明の半導体モジュールの製造方法は、前記基板へのバンプの接合が、該基板の所望位置に該バンプを押し付け加圧しながら該バンプを加熱する処理を用いて行われることが好ましい。
本発明によれば、バンプを基板に確実に接合することができる。また、本発明によれば、バンプを基板に押し付け加圧しながら接合するので、そのバンプの高さを低くすることができ、他の半導体チップのバンプを接合するときに、既に接合した半導体チップが邪魔になることを低減することができる。
【0013】
また、本発明の半導体モジュールの製造方法は、前記基板へのバンプの接合が、該基板の所望位置に該バンプを押し付け加圧しながら該バンプを加熱するとともに、該基板と該バンプを有する半導体チップとのうちの少なくとも一方を超音波の振動数で振動させる処理を用いて行われることが好ましい。
本発明によれば、超音波振動を加えながら加圧及び加熱してバンプの接合をするので、そのバンプを容易に押し潰して基板に接合することができる。したがって、本発明によれば、既に接合した半導体チップが他の半導体チップを接合するときに邪魔になることを、さらに低減することができる。
【0014】
上述した半導体モジュールの製造方法において用いられる半導体モジュールは、少なくとも1つの基板と、前記基板に実装された複数の半導体チップと、前記半導体チップ毎に異なる高さで設けられた凸状のものであって、該半導体チップと前記基板とを接続するバンプとを有することが好ましい。かかる構成によれば、例えば、複数の半導体チップについて、バンプの高さが高いものから順に基板に接合して、半導体モジュールとして構成することができる。ゆえに、本発明は、微小な各半導体チップをハンドリングすることなく基板の所望位置に接合させることができるので、微小な半導体チップが基板に実装された半導体モジュールの低コスト化に寄与する。
【0015】
また、上記の半導体モジュールは、前記バンプが、前記半導体チップと基板とを電気的及び機械的に接続するものであることが好ましい。
【0016】
また、本発明の半導体モジュール製造用トレイは、基板に複数の半導体チップを接合するときに用いられる半導体モジュール製造用トレイであって、複数の前記半導体チップを搭載する部分を複数に分離可能に接合するセパレート機構を有し、前記セパレート機構は、複数の前記半導体チップを搭載する部分を複数に分離可能に接合するとともに、該分離可能な部分を突出させる機構と該分離可能な部分を凹ます機構とのうちの少なくとも一方を有することを特徴とする。
本発明によれば、ある半導体チップ(第1半導体チップ)を基板に接合した後に、トレイにおける第1半導体チップを搭載して部分をそのトレイからセパレート機構によって分離することができる。そこで、本発明によれば、第1半導体チップを基板に接合した後に、第2半導体チップを基板に接合しようとするとき、第1半導体チップが邪魔になることを回避できる。
これに加えて、前記セパレート機構が、複数の前記半導体チップを搭載する部分を複数に分離可能に接合するとともに、該分離可能な部分を突出させる機構と該分離可能な部分を凹ます機構とのうちの少なくとも一方を有するので、各半導体チップに設けられたバンプの高さが同一であっても、所望の半導体チップをトレイ面から突出させる、又は他の半導体チップをトレイ面から埋没させることなどで、トレイに搭載した各半導体チップを一つづつ基板に接合することができる。
【0017】
また、本発明の半導体モジュール製造用トレイは、前記半導体チップを搭載する部分が、各半導体チップが搭載される複数の凹部が平面に設けられた形状を有することが好ましい。
本発明によれば、各半導体チップをトレイの凹部に搭載するので、その半導体チップがトレイ状で移動することを防止することができ、各半導体チップを基板の所望位置に正確に実装することができる。
【0018】
また、本発明の半導体モジュール製造用トレイは、前記複数の凹部が複数の深さをもつことが好ましい。
本発明によれば、各半導体チップに設けられたバンプの高さが同一であっても、トレイの凹部に各半導体チップが搭載された状態では半導体チップ毎にバンプの高さがことなる状態となる。そこで、本発明によれば、トレイに各半導体チップを搭載して各半導体チップを基板の所望位置に接合することができる。
【0020】
上述した半導体モジュールの製造方法において用いられる半導体モジュール製造装置は、半導体チップが実装される基板の保持機構となるものであって、該基板を吸着するヘッド部と、前記ヘッド部の底面に設けられた面であって、前記基板の実装面の反対側面が接触する面である吸着面とを有することが好ましい。
かかる構成によれば、基板の実装面を下に向けた状態でその基板をヘッド部が保持することができる。そこで、ヘッド部の位置を制御する、又は半導体チップの搭載位置を制御ことで、各半導体チップを1つづつハンドリングすることなく、各半導体チップを基板の所望位置に持っていくことができ、その位置で接合することができる。
【0021】
また、上述した半導体モジュールの製造方法によって作製された半導体モジュールを備えることにより、微小な半導体チップが実装された基板を構成部品とする電子機器を安価に提供することができる。
【0022】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体モジュールの製造方法について、図面を参照して説明する。
【0023】
<第1工程>
図1は本発明の実施形態に係る半導体モジュールの製造方法における第1工程を示す模式断面図である。第1工程では、基板10を半導体モジュール製造装置のヘッド部1に吸着させる。また、第1工程では、複数の微小半導体チップ11a,11b,11c,11dを半導体モジュール製造装置のチップトレイ3に搭載する。
【0024】
ヘッド部1は、これから微小半導体チップ11a,11b,11c,11dが実装される基板10の保持機構となるものである。そして、ヘッド部1は、板形状をしており、その板形状の略中央部に真空吸引口2をなす貫通穴が設けられている。真空吸引口2が減圧されることで、ヘッド部1の底面(吸着面)に配置された基板10の上面がその吸着面の吸引される。これにより、基板10は、ヘッド部1の底面に保持される。
【0025】
微小半導体チップ11a,11b,11c,11dは、シリコンなどの半導体ウェハをダイジングなどにより分割して形成されたものである。微小半導体チップ11a,11b,11c,11dの大きさは、例えば縦横0.5mm程度よりも小さいものとする。また、微小半導体チップ11a,11b,11c,11dには、各種半導体素子又は電子回路などが形成されている。
【0026】
さらに、各微小半導体チップ11a,11b,11c,11dには、それぞれ少なくとも一方面に凸形状の導電部材からなるバンプ12a,12b,12c,12dが設けられている。なお、図1においてバンプ12a,12b,12c,12dは、各微小半導体チップ11a,11b,11c,11dに2個づつ設けられているが、各バンプは1個づつでも3個以上づつ設けてもよい。
【0027】
ここで、微小半導体チップ11aに設けられているバンプ12aは高さhaである。微小半導体チップ11bに設けられているバンプ12bは高さhbである。微小半導体チップ11cに設けられているバンプ12cは高さhcである。微小半導体チップ11dに設けられているバンプ12dは高さhdである。そして、各バンプ12a,12b,12c,12dの高さは、hd<hc<hb<ha
というように、それぞれ異なっている。
【0028】
チップトレイ3は、複数の分離可能なセパレート部材3a,3b,3c,3dが組み合わされた構成となっている。すなわちチップトレイ3は、4つのセパレート部材3a,3b,3c,3dに分解することができる。そして、各セパレート部材3a,3b,3c,3dの側面などに、各セパレート部材同士を着脱自在に接着するセパレート機構(図示せず)を設ける。
【0029】
また例えば、図1に示すように、微小半導体チップ11aはセパレート部材3aの上面に搭載する。微小半導体チップ11bはセパレート部材3bの上面に搭載する。微小半導体チップ11cはセパレート部材3cの上面に搭載する。微小半導体チップ11dはセパレート部材3dの上面に搭載する。なお、これらの各セパレート部材3a,3b,3c,3dへの各微小半導体チップ11a,11b,11c,11dの搭載は、図1に示す順序に限定されるものではない。しかし、バンプ12a,12b,12c,12dの高さが低いものから高いものに順番に並ぶように、各半導体チップ11a,11b,11c,11dを各セパレート部材3a,3b,3c,3dに配置することが好ましい。
【0030】
各セパレート部材3a,3b,3c,3dへの各微小半導体チップ11a,11b,11c,11dの搭載は、例えばピンセット形状の部材で各微小半導体チップ11a,11b,11c,11dを把持することで行ってもよい。
また、例えば各微小半導体チップ11a,11b,11c,11dを所定の板状部材に載せ、その板状部材を傾斜させながら振動を加える。これにより、板状部材上において各微小半導体チップ11a,11b,11c,11dを移動させる。そして、各微小半導体チップ11a,11b,11c,11dの移動先にセパレート部材3a,3b,3c,3dを配置することなどで、ハンドリングを行わずに上記搭載を行ってもよい。
【0031】
<第2工程>
次に、本発明の実施形態に係る半導体モジュールの製造方法における第2工程について図2を参照して説明する。図2は本発明の実施形態に係る半導体モジュールの製造方法における第2工程を示す模式断面図である。第2工程では、微小半導体チップ11aを基板10の所望位置に接合する。
【0032】
具体的には、先ず、図1に示す状態において、微小半導体チップ11aのバンプ12aが基板10の接合位置(所望位置)の真下にくるように、チップトレイ3又はヘッド部1を水平方向に移動させる。次いで、チップトレイ3をその水平状態を維持しつつ上げるか又はヘッド部1をその水平状態を維持しつつ下げる。これらにより、バンプ12a,12b,12c,12dのうちで1番高いバンプ12aのみが基板10の実装面に接触する。
【0033】
次いで、さらにチップトレイ3を上げるか又はヘッド部1を下げる力を作用させることにより、バンプ12aを基板10に押し付け加圧しながらそのバンプ12aを加熱する。これにより、バンプ12aは基板10に電気的及び機械的に接合される。
【0034】
この接合において、バンプ12aを基板10に押し付け加圧しながらそのバンプ12aを加熱するとともに、ヘッド1又はチップトレイ3に超音波振動を加えることで、かかる接合部に超音波振動を加えることが好ましい。その超音波振動の振幅は、例えば3μm〜5μmとする。そして、各バンプ12a,12b,12c,12dの各高さha,hb,hc,hdの差が大きいときほど、超音波振動の振幅を大きくすることが好ましい。このようにすることで、各バンプ12a,12b,12c,12dを所定の高さに押し潰しながら、かかる接合をすることができる。
なお、基板10の係る接合部はアルミニウムなどからなる金属電極面が設けられていることが好ましい。
【0035】
次いで、微小半導体チップ11aが搭載されているセパレート部材3aを、その微小半導体チップ11aから分離するとともに、チップトレイ3からも分離して除去する。すると、図2に示す状態となる。このセパレート部材3aの分離除去は、例えばセパレート部材3aにピンセット状部材を引っかけることで行ってもよい。また、ノズルなどからセパレート部材3aにのみ圧縮空気を吹き付けることで、セパレート部材3aの分離除去を行ってもよい。
【0036】
<第3工程>
次に、本発明の実施形態に係る半導体モジュールの製造方法における第3工程について図3を参照して説明する。図3は本発明の実施形態に係る半導体モジュールの製造方法における第3工程を示す模式断面図である。第3工程では、第2工程と同様にして、微小半導体チップ11bを基板10の所望位置に接合する。
【0037】
具体的には、先ず、図2に示す状態において、微小半導体チップ11bのバンプ12bが基板10の接合位置(所望位置)の真下にくるように、チップトレイ3又はヘッド部1を水平方向に移動させる。次いで、チップトレイ3をその水平状態を維持しつつ上げるか又はヘッド部1をその水平状態を維持しつつ下げる。これらにより、バンプ12b,12c,12dのうちで1番高いバンプ12bのみが基板10の実装面に接触する。
【0038】
次いで、さらにチップトレイ3を上げるか又はヘッド部1を下げる力を作用させることにより、バンプ12bを基板10に押し付け加圧しながらそのバンプ12bを加熱する。これにより、バンプ12bは基板10に電気的及び機械的に接合される。
この接合においては上記第2工程の説明で述べたように、超音波振動を加えてもよい。
【0039】
次いで、微小半導体チップ11bが搭載されているセパレート部材3bを、その微小半導体チップ11bから分離するとともに、チップトレイ3からも分離して除去する。すると、図3に示す状態となる。このセパレート部材3bの分離除去は、上記第2工程で述べたように、ピンセット状部材又は圧縮空気などを用いて行うことができる。
【0040】
<第4工程>
次に、本発明の実施形態に係る半導体モジュールの製造方法における第4工程について図4を参照して説明する。図4は本発明の実施形態に係る半導体モジュールの製造方法における第4工程を示す模式断面図である。第4工程では、第2工程及び第3工程と同様にして、微小半導体チップ11cを基板10の所望位置に接合する。
【0041】
具体的には、先ず、図3に示す状態において、微小半導体チップ11cのバンプ12cが基板10の接合位置(所望位置)の真下にくるように、チップトレイ3又はヘッド部1を水平方向に移動させる。次いで、チップトレイ3をその水平状態を維持しつつ上げるか又はヘッド部1をその水平状態を維持しつつ下げる。これらにより、バンプ12c,12dのうちで1番高いバンプ12cのみが基板10の実装面に接触する。
【0042】
次いで、さらにチップトレイ3を上げるか又はヘッド部1を下げる力を作用させることにより、バンプ12cを基板10に押し付け加圧しながらそのバンプ12cを加熱する。これにより、バンプ12cは基板10に電気的及び機械的に接合される。
この接合においては上記第2工程の説明で述べたように、超音波振動を加えてもよい。
【0043】
次いで、微小半導体チップ11cが搭載されているセパレート部材3cを、その微小半導体チップ11cから分離するとともに、チップトレイ3からも分離して除去する。すると、図4に示す状態となる。このセパレート部材3cの分離除去は、上記第2工程で述べたように、ピンセット状部材又は圧縮空気などを用いて行うことができる。
【0044】
<第5工程>
次に、本発明の実施形態に係る半導体モジュールの製造方法における第5工程について図5を参照して説明する。図5は本発明の実施形態に係る半導体モジュールの製造方法における第5工程を示す模式断面図である。第5工程では、第2〜第4工程と同様にして、微小半導体チップ11dを基板10の所望位置に接合する。
【0045】
具体的には、先ず、図4に示す状態において、微小半導体チップ11dのバンプ12dが基板10の接合位置(所望位置)の真下にくるように、チップトレイ3又はヘッド部1を水平方向に移動させる。次いで、チップトレイ3をその水平状態を維持しつつ上げるか又はヘッド部1をその水平状態を維持しつつ下げる。これらにより、バンプ12dが基板10の実装面に接触する。
【0046】
次いで、さらにチップトレイ3を上げるか又はヘッド部1を下げる力を作用させることにより、バンプ12dを基板10に押し付け加圧しながらそのバンプ12dを加熱する。これにより、バンプ12dは基板10に電気的及び機械的に接合される。
この接合においては上記第2工程の説明で述べたように、超音波振動を加えてもよい。
【0047】
次いで、微小半導体チップ11dが搭載されているセパレート部材3dを、その微小半導体チップ11dから分離するとともに、チップトレイ3からも分離して除去する。このセパレート部材3dの分離除去は、上記第2工程で述べたように、ピンセット状部材又は圧縮空気などを用いて行うことができる。すると、図5に示す状態となり、基板10への各微小半導体チップ11a,11b,11c,11dの実装が完了する。
【0048】
これらにより、本実施形態の製造方法によれば、従来の半導体チップよりも小さい微小半導体チップ11a,11b,11c,11dを基板10の所望位置に簡易に実装することができる。
【0049】
上記実施形態において、各セパレート部材3a,3b,3c,3dの上面には、微小半導体チップ11a,11b,11c,11dを安定に搭載するための凹部が設けられていることが好ましい。
【0050】
この凹部は、各セパレート部材3a,3b,3c,3d毎に異なる深さを持つものであってもよい。また、各セパレート部材3a,3b,3c,3dは、それぞれ、他のセパレート部材に対して突出させる機構又は凹ます機構が設けられていることが好ましい。このような構成にすることにより、微小半導体チップ11a,11b,11c,11dの各バンプ12a,12b,12c,12dを同一の高さにしても、上記実施形態の作用効果を奏することができ、従来の半導体チップよりも小さい微小半導体チップ11a,11b,11c,11dを基板10の所望位置に簡易に実装することができる。
【0051】
(バンプの形状)
次に、本実施形態の製造方法で用いられるバンプ12a,12b,12c,12dの形状例について図6から図9を参照して説明する。図6は、本実施形態の製造方法で用いられるバンプの一例を示す模式側面図である。
【0052】
微小半導体チップ11の上面に設けられたバンプ12eは、上記実施形態のバンプ12a,12b,12c,12dに相当するものである。微小半導体チップ11の上面においてバンプ12eが設けられる部分は、アルミニウムパッドなどが形成されていることが好ましい。そして、例えば微小半導体チップ11のアルミニウムパッドの上面にメッキバンプとしてバンプ12eを形成する。バンプ12eの高さは、20μm以上あることが好ましい。
【0053】
図7は、本実施形態の製造方法で用いられるバンプの他の例を示す模式側面図である。微小半導体チップ11の上面に設けられたバンプ12fは、上記実施形態のバンプ12a,12b,12c,12dに相当するものである。バンプ12fは、例えば微小半導体チップ11の金属電極上においてAu(金)ポールバンプ(スタッドバンプ)として設けられる。
【0054】
図8は、本実施形態の製造方法で用いられるバンプの他の例を示す模式側面図である。微小半導体チップ11の上面に設けられたバンプ12gは、図7に示すバンプ12fを2段重ねしたものである。これにより、バンプ12gの高さは、バンプ12fの高さの約2倍となる。また、バンプ12gとしては、図7に示すバンプ12fを3段以上重ねたものとしてもよい。これにより、バンプ12gの高さをバンプ12fの高さの3倍以上にすることができる。
【0055】
図9は、本実施形態の製造方法で用いられるバンプの他の例を示す模式側面図である。微小半導体チップ11の上面に設けられたバンプ12hは、図6に示すバンプ12eの上に図7に示すバンプ12fを重ねた構造となっている。すなわち、バンプ12hは、半導体チップ11のアルミニウムパッド13の上面にメッキバンプ(バンプ12e)を設け、そのメッキバンプの上にAuポールバンプを設けたものである。
【0056】
(バンプの製造方法)
次に、本実施形態の半導体モジュールの製造方法で用いられるバンプの製造方法の一例について、図10から図14を参照して説明する。
【0057】
先ず、図10(a)に示すように、上記実施形態の微小半導体チップ11に相当する半導体チップ110を容易する。半導体チップ110の表面には複数のパッド112が設けられている。パッド112は、半導体チップ110の内部に形成された集積回路の電極となる。パッド112は、半導体チップ110の端部に並んでいても、半導体チップ110の中央部に並んでいてもよい。また、パッド112は、半導体チップ110が矩形をなすときに平行な2辺の端部に沿って並んでいても、4辺の端部に並んでいてもよい。パッド112は、半導体チップ110における集積回路が形成された領域に形成されてもよい。パッド112は、マトリクス状で複数行複数列に並んで形成されてもよい。各パッド112は、半導体チップ110に薄く平らに形成されていることが多いが、側面又は縦断面の形状は限定されず、半導体チップ110の面と面一になっていてもよい。また、パッド112の平面形状も特に限定されれず、円形であっても矩形であってもよい。パッド112はアルミニウム(Al)又は銅(Cu)等によって形成される。各パッド112間のピッチは、設計に応じて自由に決めることができる。
【0058】
次に、図10(b)に示すように、半導体チップ110におけるパッド112が形成された面には絶縁層であるパシベーション層(被覆層、第1の被覆層)114が形成される。パシベーション層114は各パッド112を覆って形成される。本実施形態では、パシベーション層114は単一層から形成されているが、複数層から形成されていてもよい。また、パシベーション層114の厚さは必要に応じて自由に決めることができる。パシベーション層114は、例えば、SiO2、SiN又はポリイミド樹脂などで形成することができる。
【0059】
次いで、図10(c)に示すように、半導体チップ110の表面にはパシベーション層114を介してレジスト層(被覆層、第2の被覆層)120が形成される。すなわち、第1の被覆層としてのパシベーション層114の上層に第2の被覆層としてのレジスト層120が形成される。このレジスト層120は、例えばスピンコート法によって設けてもよいし、印刷法やインクジェット法によって設けてもよい。
【0060】
次に、図11(a)に示すように、レジスト層120に開口部(第1の開口部)122Bが形成される。開口部122Bはパッド112に対応した位置に形成される。開口部122Bはフォトリソグラフィ法によって形成される。つまり、マスクを介して感光性のレジスト層120にエネルギービームを照射して露光処理した後、現像処理することにより開口部122Bが形成される。このとき、レジスト層120はポジ型であってもネガ型であっても構わない。現像処理後には、プラスマ・アッシングなどによりフォトレジストの残さを除去することが好ましい。
なお、開口部122Bはフォトリソグラフィ法によらずにエッチングによって形成されてもよい。
また、図10(c)及び図11(a)に示したように、レジスト層120をパシベーション層114の上層全面に塗布後、フォトリソグラフィ法(あるいはエッチング)によって開口部122Bを形成する構成の他に、スクリーン印刷法あるいはインクジェット法を用いてパシベーション膜114上面に開口部122Bを有するレジスト層120が形成されてもよい。
【0061】
次に、図11(b)に示すように、レジスト層120をマスクとして、開口部122B内のパシベーション層(被覆層)114を除去して、パッド112の少なくとも一部を露出する開口部(第1の開口部)122Aが形成される。開口部122Aはエッチングによって形成することができる。エッチングの手段は、化学的、物理的又はこれらの性質を組み合わせて利用したものであっても構わない。また、エッチングの特性は、等方性又は異方性のいずれであってもよい。
【0062】
第1の開口部122Aの壁面と第2の開口部122Bの壁面とは段差が無く面一で連続している。なお、開口部122の平面視形状は、例えば円形であっても矩形であってもよく限定されない。
【0063】
次に、図11(c)に示すように、開口部122より露出するパッド112と接続する第1の金属層130が形成される。第1の金属層130はニッケル(Ni)、銅(Cu)又は金(Au)、錫(Sn)などで形成される。
【0064】
第1の金属層130は、開口部122の高さを越えないで、すなわち開口部122の内側に形成される。具体的には、レジスト層120上面と第1の金属層130上面との差Hが、半田ペースト材(金属ペースト材)に含まれる半田粒子の最大粒径より大きくなるように(半田粒径以上になるように)、第1の金属層130の上面高さ及びレジスト層120の上面高さのうち少なくともいずれか一方が設定される。
【0065】
第1の金属層130は無電解メッキ処理によって形成される。無電解メッキによって第1の金属層130を形成する際、第1の金属層130の形状は開口部122の形状に基づく。開口部122が、半導体チップ110の面に対して垂直に立ち上がる壁面を有する場合には、垂直に立ち上がる第1の金属層130が形成される。ここでは、パシベーション層114に開口部122Aを形成するためのレジスト層120が、第1の金属層130の形成に用いられたことになる。
【0066】
図11では、各パッド112の少なくとも一部をパシベーション層114から露出する工程と、パッド112上に第1の金属層130を形成する工程とを、同一のレジスト層120を用いて行う構成である。この方法を用いると、第1の金属層130を設けるためのレジストを別に設ける必要がないため、工程を簡略化できるという効果を奏する。また、各パッド112の少なくとも一部をパシベーション層114から露出する工程と、パッド112上に第1の金属層130を形成する工程とを、異なるレジスト層120及び120Aを用いて行うこともできる。この方法を用いると、第1の金属層130は、パシベーション層114から露出した電極の形状に制限されずに形成することができる。
【0067】
次に、図12(a)に示すように、開口部122の大きさが変更されて開口部124が形成される。具体的には、開口部122のうち半導体チップ110表面と平行な方向(すなわち水平方向(横方向))における大きさが変更されて開口部124が形成される。本実施形態において、変更後の開口部124における水平方向の大きさL1は、第1の金属層130の外周の大きさL2を越えるように(L2以上になるように)形成される。
【0068】
開口部124は、例えば、フォトリソグラフィ法を用いて、開口部122を拡げるようにして形成される。すなわち、図11(c)に示されているレジスト層120の開口部122の壁面に対してエネルギービームを照射して露光処理した後、現像処理することにより、開口部122を拡げるように形成する。
あるいは、図11(c)に示されているレジスト層120を除去した後、新たなレジスト層を設け、この新たなレジスト層に対してフォトリソグラフィ法を用いて開口部124を形成してもよい。あるいは、図11(c)に示されているレジスト層120を除去した後、スクリーン印刷法やインクジェット法を用いて開口部124を有するレジスト層を新たに設けてもよい。
【0069】
開口部124が形成されたら、図12(b)に示すように、この開口部124に対して第2の金属層を形成するための金属ペースト材134が充填される。金属ペースト材134は半田ペースト材であって、印刷法によって開口部124に充填される。半田ペースト材134は、微細な半田粒子とフラックスとを混練したものであって、半田粒子の粒径は5〜50μm程度である。半田ペースト材134のうち半田粒子の含有率は約50%に設定されている。フラックスは、松脂、活性剤および有機溶剤などを含んでいる。半田粒子は、Sn、あるいは、SnにAg、Cu、Bi、Zn、In、Pb、Sbのうち少なくとも1つを含んだものである。
【0070】
半田ペースト材134は、レジスト層120の開口部124と第1の金属層130とパシベーション層114の一部とで形成される空間に対して充填される。ここで、第1の金属層130の上面はレジスト層120の上面より一段低く形成されているため、半田ペースト材134は開口部124に対して充填可能である。そして、具体的には、レジスト層120の上面と第1の金属層130の上面との差Hが、半田ペースト材(金属ペースト材)134に含まれる半田粒子(金属粒子)の最大粒径より大きくなるように(最大粒径以上になるように)設定されているため、半田ペースト材134は前記空間に対して安定して充填可能となっている。ここで、半田ペースト材134の上面がレジスト層120の上面とほぼ同じになるように、すなわち開口部124から溢れ出ないように半田ベースト材134が充填される。
【0071】
開口部124に半田ペースト材134が充填されたら、この半田ペースト材134を含む半導体チップ110に対して所定の処理である熱処理が施される。熱処理としては、リフロー炉で加熱溶融する方法などがある。熱処理された半田ペースト材134は溶融し、その表面張力によって、図12(c)に示すように、半ボール状(球冠状)となる。加熱溶融されることにより半田ペースト材134からフラックスが除去され、半田粒子からなる第2の金属層としての半球状体(球状体)136が形成される。こうして、第1の金属層130と第2の金属層136とからなるバンプ140が形成される。
【0072】
ここで、本実施形態において、第2の金属層136は第1の金属層130に対して外方に膨らむように形成される。したがって、バンプ140のうち、半導体チップ110の表面に沿う方向における最大の大きさ(すなわち最大径)を有する部分は、第2の金属層136に存在する。
【0073】
半田ペースト材134は半田粒子の含有率を約50%に設定されているので、熱処理することによって開口部124に充填した半田ペースト材134からフラックスを除去することにより、形成される半球状体である第2の金属層136の体積は、充填した半田ペースト材134の体積より小さくなる。そして、開口部124のうち半導体チップ110の面に沿う方向における大きさL1は、第1の金属層130のうち半導体チップ110の表面に沿う方向における最大値部分の大きさL2、及び第2の金属層136のうち半導体チップ110の表面に沿う方向における最大値部分の大きさL3より大きくなるように(L3以上になるように)設定されている。つまり、開口部124は、第1の金属層130及び第1の金属層130上に形成された第2の金属層136の外周を越えるように形成されている。換言すれば、開口部124は、バンプ140の最大径より大きい内径を有するように設定されている。したがって、熱処理後、開口部124の内壁面と第2の金属層136とは離間している。
【0074】
なお、半田粒子からなる第2の金属層136と第1の金属層130との密着性を高めるために、半田ペースト材134を充填する前に、第1の金属層130の上面に、密着性を向上させるための中間層を設けてもよい。中間層としては、金などを用いることができる。
【0075】
熱処理によって半球状体である第2の金属層136を形成したら、半導体チップ110を洗浄処理し、第2の金属層136の周囲などに残存するフラックスを除去することが好ましい。この洗浄処理に用いられる洗浄液としては、例えばベンジルアルコール、イソプロピルアルコール又はエチレングリコール系アルコールなどが挙げられる。
【0076】
こうして、半球状体である第2の金属層136が形成されたら、図13に示すようにレジスト層120が除去される。レジスト層120は機械的又は化学的に剥離されることによって除去される。レジスト層120を剥離する際、レジスト層120に形成されている開口部124と、バンプ140のうち最大径を有する部分である第2の金属層136とは離間しているため、レジスト層120とバンプ140(第2の金属層136)とは干渉したりせず、レジスト層120は容易に剥離される。
レジスト層120を剥離した後、半導体チップ110に残存するレジスト残さはプラズマ・アッシングにより除去される。
【0077】
ここで、開口部124の大きさL1を求める手順について図14を参照しながら説明する。図14は図12(c)の拡大図である。
なお、図12(c)や図14では、第2の金属層136は第1の金属層130上面のみに配置されている(濡れている)が、第2の金属層136は第1の金属層130の側面にも配置されて(濡れていて)もよい。
第1の金属層130上に形成される第2の金属層136の形状は、第1の金属層130の上面の面積や形状あるいは材質、半田粒子あるいは半田ペースト材の量(体積)あるいは半田粒子の種類など、種々のパラメータによって変化する。すなわち、開口部124に半田ペースト材134を充填し、熱処理を施すことによって形成される第2の金属層136の最大径L3や高さL4は前記パラメータによって変化する。また、前記パラメータによって、第2の金属層136は第1の金属層130に対して外方に膨らむような形状を有したり、内方へ傾斜するような形状を有したりするようになる。
【0078】
本実施形態では、レジスト層120の剥離動作において、開口部124の内壁とバンプ140とが干渉しないように、熱処理によって形成される第2の金属層136が開口部124の内壁に対して接触しないように設定する。そこで、本実施形態では、パンプ140の第2の金属層136を形成するに際し、熱処理によって第1の金属層130上に形成される第2の金属層136の形状を予め実験的あるいは理論的(数値計算に基づく)に求め、この求めた結果に基づいて、開口部124の径L1を設定してから開口部124を形成し、この開口部124に対して半田ペースト材134を充填するようにする。
【0079】
そして、実験的あるいは理論的に求めた結果により、第2の金属層136が、図14に示すように、第1の金属層130に対して外方に膨らむような場合、つまり、第2の金属層136の表面と第1の金属層130の上面とが接する位置における第2の金属層136と第1の金属層130とのなす角度θが90度以上である場合、バンプ140のうち最大径を有する部分は第2の金属層136であってその大きさはL3であるため、開口部124の径L1は、第1の金属層130の最大径L2及び第2の金属層136の最大径L3より大きくなるように(L3以上になるように)設定される。言い換えれば、開口部124は、第1の金属層130及び第2の金属層136の外周を越えるように形成される。
【0080】
以上説明したように、半田ペースト材134をレジスト層120に形成された開口部124に充填する際、レジスト層120上面と第1の金属層130上面との高さの差を、半田粒子の最大粒径より大きくなるように設定してからスキージ等により印刷し半田ペースト材134を充填するので、適切な量の半田ペースト材134を安定して充填できる。
【0081】
開口部124を形成する際、第1の金属層130上に形成される半球状体である第2の金属層136の形状を予め求めておき、この求めておいた結果に基づいて開口部124の大きさL1を設定することにより、第2の金属層136と開口部124の内壁との干渉が防止されるので、形成される第2の金属層136は所望の形状を維持できるとともに、レジスト層120の剥離動作も容易に行うことができる。
【0082】
上述した、第1の金属層130と第2の金属層136とを有するバンプ140を備えた半導体チップ110は、フリップチップとして、上記半導体モジュールの製造方法を用いて、基板に実装することができる。その場合、基板に形成された配線パターン(ランド)と、バンプ140とを電気的に接続する。電気的接続には、金属層136により半田付けし、バンプ140と配線パターンとを接続してもよい。
【0083】
(電子機器)
上記実施形態の製造方法を用いて製造された半導体モジュール(以下、単に半導体モジュールという。)を備えた電子機器の例について説明する。
図15は、携帯電話の一例を示した斜視図である。図15において、符号1000は半導体モジュールを備える携帯電話本体を示し、符号1001は半導体モジュールを備える表示部を示している。
【0084】
図16は、腕時計型電子機器の一例を示した斜視図である。図16において、符号1100は半導体モジュールを備える時計本体を示し、符号1101は半導体モジュールを備える表示部を示している。
【0085】
図17は、電子手帳、PDA、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図17において、符号1200は情報処理装置、符号1202はキーボードなどの入力部、符号1204は半導体モジュールを備える情報処理装置本体、符号1206は半導体モジュールを備える表示部を示している。
【0086】
図15から図17に示す電子機器は、上記実施形態の製造方法を用いて製造された半導体モジュールを備えているので、従来よりも微小な半導体チップが実装された基板を構成部品とすることができ、機器全体の形状をコンパクト化することができ、低コストで製造することができる。
【0087】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や構成などはほんの一例に過ぎず適宜変更が可能である。
【図面の簡単な説明】
【図1】 本発明の実施形態の第1工程を示す模式断面図である。
【図2】 同上の第2工程を示す模式断面図である。
【図3】 同上の第3工程を示す模式断面図である。
【図4】 同上の第4工程を示す模式断面図である。
【図5】 同上の第5工程を示す模式断面図である。
【図6】 バンプの形状の一例を示す模式側面図である。
【図7】 バンプの形状の一例を示す模式側面図である。
【図8】 バンプの形状の一例を示す模式側面図である。
【図9】 バンプの形状の一例を示す模式側面図である。
【図10】 バンプ形成方法の一例を示す図である。
【図11】 バンプ形成方法の一例を示す図である。
【図12】 バンプ形成方法の一例を示す図である。
【図13】 同上のバンプ形成方法で形成されたバンプを示す図である。
【図14】 バンプ形成方法の一例を示す図である。
【図15】 本実施形態の構造を備えた電子機器の一例を示す図である。
【図16】 本実施形態の構造を備えた電子機器の一例を示す図である。
【図17】 本実施形態の構造を備えた電子機器の一例を示す図である。
【符号の説明】
1…ヘッド部、2…真空吸引口、3…チップトレイ、3a,3b,3c,3d…セパレート部材、10…基板、11,11a,11b,11c,11d…微小半導体チップ、12a,12b,12c,12d,12e,12f,12g,12h…バンプ、ha,hb,hc,hd…バンプの高さ。
Claims (8)
- 複数の半導体チップについて、該半導体チップ毎に高さの異なるバンプを設け、
複数の前記半導体チップをチップトレイに搭載し、
前記半導体チップが実装される基板を保持機構に保持させ、
少なくとも、前記基板の所望位置に前記チップトレイを接近させる動作を繰り返し行うことにより、前記バンプの高さの順に、該バンプを前記基板の所望位置に接合することで、複数の前記半導体チップを順々に該基板に接合させる際に、
前記チップトレイは、複数の分離可能なセパレート部材が板状に組み合わされてなり、
前記半導体チップは、前記バンプを上に向けた状態で、前記セパレート部材の上面側に着脱自在に搭載せられ、
前記基板は、該基板の実装面を下に向けた状態で前記保持機構に保持されることを特徴とする半導体モジュールの製造方法。 - 複数の前記半導体チップを搭載した前記チップトレイを、前記基板の下側に配置し、
前記接合をするときに、前記チップトレイを上昇させる動作と、前記基板を保持した保持機構を下降させる動作とのうちの少なくとも一方を行わせることで、複数の前記半導体チップにそれぞれ設けられたバンプのうちで1番高いバンプを該基板の実装面に押し付けることを特徴とする請求項1記載の半導体モジュールの製造方法。 - 前記バンプを基板に接合した後に、該バンプを有する半導体チップを搭載している前記セパレート部材を前記チップトレイから分離して除去することを特徴とする請求項2記載の半導体モジュールの製造方法。
- 前記基板へのバンプの接合は、該基板の所望位置に該バンプを押し付け加圧しながら該バンプを加熱する処理を用いて行うことを特徴とする請求項1乃至3のいずれか一項に記載の半導体モジュールの製造方法。
- 前記基板へのバンプの接合は、該基板の所望位置に該バンプを押し付け加圧しながら該バンプを加熱するとともに、該基板と該バンプを有する半導体チップとのうちの少なくとも一方を超音波の振動数で振動させる処理を用いて行うことを特徴とする請求項1乃至3のいずれか一項に記載の半導体モジュールの製造方法。
- 基板に複数の半導体チップを接合するときに用いられる半導体モジュール製造用トレイであって、
複数の前記半導体チップを搭載する部分を複数に分離可能に接合するセパレート機構を有し、
前記セパレート機構は、複数の前記半導体チップを搭載する部分を複数に分離可能に接合するとともに、該分離可能な部分を突出させる機構と該分離可能な部分を凹ます機構とのうちの少なくとも一方を有することを特徴とする半導体モジュール製造用トレイ。 - 前記半導体チップを搭載する部分は、各半導体チップが搭載される複数の凹部が平面に設けられた形状を有することを特徴とする請求項6記載の半導体モジュール製造用トレイ。
- 前記複数の凹部は、複数の深さをもつことを特徴とする請求項7記載の半導体モジュール製造用トレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002305655A JP3675435B2 (ja) | 2002-10-21 | 2002-10-21 | 半導体モジュールの製造方法および半導体モジュール製造用トレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002305655A JP3675435B2 (ja) | 2002-10-21 | 2002-10-21 | 半導体モジュールの製造方法および半導体モジュール製造用トレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004140287A JP2004140287A (ja) | 2004-05-13 |
JP3675435B2 true JP3675435B2 (ja) | 2005-07-27 |
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ID=32452697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002305655A Expired - Fee Related JP3675435B2 (ja) | 2002-10-21 | 2002-10-21 | 半導体モジュールの製造方法および半導体モジュール製造用トレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3675435B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018146880A1 (ja) * | 2017-02-09 | 2018-08-16 | ボンドテック株式会社 | 部品実装システム、樹脂成形装置、部品実装方法および樹脂成形方法 |
-
2002
- 2002-10-21 JP JP2002305655A patent/JP3675435B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004140287A (ja) | 2004-05-13 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050425 |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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