JP2005005568A - バンプ構造体およびその製造方法、ならびにｉｃチップと配線基板との実装構造 - Google Patents

バンプ構造体およびその製造方法、ならびにｉｃチップと配線基板との実装構造 Download PDF

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Abstract

【課題】設置位置、形状および大きさが良好に制御されたバンプ構造体およびその製造方法を提供する。
【解決手段】本発明のバンプ構造体１００は、絶縁層２０上に設けられ、液体材料を硬化させて得られた樹脂からなる凸状部１０と、凸状部１０を覆う導電層３０と、を含む。凸状部１０は、前記液体材料に対して撥液性を有する撥液部４０と、該液体材料に対する濡れ性が撥液部４０よりも高い親液部４２とを絶縁層２０の上面２０ａに形成した後、親液部４２に対して該液体材料を吐出して硬化させることにより得られる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、設置位置、形状および大きさが良好に制御されたバンプ構造体およびその製造方法に関する。
【０００２】
【背景技術】
フリップチップボンディングを用いて素子を基板に直接実装する場合、素子または基板の電極上に形成された金属のバンプ（金属バンプ）を介して実装することが多い。この金属バンプは例えば、金属のワイヤを融着した後、このワイヤを破断することにより形成される（例えば、特許文献１参照）。あるいは、この金属バンプは、メッキ法によって形成可能である（例えば、特許文献２参照）。しかしながら、これらの金属バンプ形成方法では複雑な工程や装置が必要とされる。また、得られる金属バンプの形状や大きさ、ならびに金属バンプの形成位置を高精度に制御することが困難である。
【０００３】
一方、より簡単に金属バンプを形成する方法として、インクジェット法を用いて導電性ペーストを吐出する方法が知られている（例えば、特許文献３参照）。しかしながら、導電性ペーストは一般に粘度が非常に高いため、この形成方法において、インクジェットヘッドのノズルから導電性ペーストを精度良く吐出させることが難しい。このため、上記形成方法と同様に、形成する金属バンプの形状や大きさ、ならびに金属バンプの形成位置を高精度に制御することが難しい。
【０００４】
【特許文献１】
特開平５−６８９３号公報
【特許文献２】
特開平５−４７７６８号公報
【特許文献３】
特開平３−６００３６号公報
【０００５】
【発明が解決しようとする課題】
本発明の目的は、設置位置、形状および大きさが良好に制御されたバンプ構造体およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明のバンプ構造体は、
絶縁層上に設けられ、液体材料を硬化させて得られた樹脂からなる凸状部と、
前記凸状部を覆う導電層と、を含み、
前記凸状部は、前記液体材料に対して撥液性を有する撥液部と、該液体材料に対する濡れ性が該撥液部よりも高い親液部とを前記絶縁層の上面に形成した後、該親液部に対して該液体材料を吐出して硬化させることにより得られる。
【０００７】
（２）本発明のバンプ構造体は、
基体に設けられた凹部と、
一部が前記凹部に埋め込まれている凸状部と、
前記凸状部を覆う導電層と、を含み、
前記凸状部の頂上部は、前記凹部の最上部よりも高い位置にある。
【０００８】
（３）本発明のバンプ構造体は、
基体に設けられた凸部と、
前記凸部の上面上に設けられた凸状部と、
前記凸状部を覆う導電層と、を含む。
【０００９】
上記（１）〜（３）のバンプ構造体によれば、上記構成を有することにより、設置位置、形状および大きさが良好に制御されたバンプ構造体を得ることができる。詳しくは、本実施の形態の欄で説明する。
【００１０】
上記本発明のバンプ構造体は、以下の態様（Ａ）〜（Ｃ）をとることができる。
【００１１】
（Ａ）上記（３）のバンプ構造体において、前記凸状部の断面の最大幅ｄ１を、前記凸部の上面の最大幅ｄ２より大きくすることができる。なお、例えば前記凸状部の断面が円である場合、前記凸状部の断面の最大幅は、前記凸状部の断面（円）の最大径（直径）であり、例えば前記凸状部の断面が楕円である場合、前記凸状部の断面の最大幅は、前記凸状部の断面（楕円）の最大径（長軸）である。このことは、前記凸部の上面の最大幅についても同様に適用される。なお、「凸状部の断面」とは、前記凸部の上面と平行な面にて前記凸状部を切断して得られる断面をいう。
【００１２】
（Ｂ）上記（２）または（３）のバンプ構造体において、前記基体は絶縁層からなることができる。
【００１３】
（Ｃ）上記（２）または（３）のバンプ構造体において、前記導電層を電極接続部と電気的に接続できる。
【００１４】
（４）本発明のバンプ構造体の製造方法は、
液滴に対して撥液性を有する撥液部と、該液滴に対する濡れ性が該撥液部よりも高い親液部とを絶縁層の上面に形成し、
前記親液部に対して前記液滴を吐出して、凸状部前駆体を形成し、
前記凸状部前駆体にエネルギーを付与して硬化させて、凸状部を形成し、
前記凸状部を覆うように導電層を形成すること、を含む。
【００１５】
（５）本発明のバンプ構造体の製造方法は、
基体に凹部を形成し、
前記凹部の底面に対して液滴を吐出して、凸状部前駆体を形成し、
前記凸状部前駆体にエネルギーを付与して硬化させて、一部が前記凹部に埋め込まれるように凸状部を形成し、その際に、該凸状部の頂上部が前記凹部の最上部よりも高い位置にあるようにし、
前記凸状部を覆うように導電層を形成すること、を含む。
【００１６】
（６）本発明のバンプ構造体の製造方法は、
基体に凸部を形成し、
前記凸部の上面に対して液滴を吐出して、凸状部前駆体を形成し、
前記凸状部前駆体にエネルギーを付与して硬化させて、凸状部を形成し、
前記凸状部を覆うように導電層を形成すること、を含む。
【００１７】
上記（４）〜（６）のバンプ構造体の製造方法によれば、前記液滴の吐出量を調整すること等によって、設置位置、形状および大きさが良好に制御されたバンプ構造体をより簡便な方法にて形成することができる。詳しくは、本実施の形態の欄で説明する。
【００１８】
上記本発明のバンプ構造体の製造方法においては、以下の態様（Ａ）〜（Ｅ）をとることができる。
【００１９】
（Ａ）上記（６）のバンプ構造体の製造方法では、前記凸状部の断面の最大幅ｄ１を、前記凸部の上面の最大幅ｄ２よりも大きく形成することができる。
【００２０】
（Ｂ）上記（５）または（６）のバンプ構造体の製造方法において、前記基体は絶縁層からなることができる。
【００２１】
（Ｃ）上記（４）ないし（６）のいずれかのバンプ構造体の製造方法において、前記凸状部前駆体を形成する前に、前記凸状部前駆体が形成される領域以外の領域に対して撥液処理を行なうことができる。
【００２２】
（Ｄ）上記（４）ないし（６）のいずれかのバンプ構造体の製造方法において、前記液滴の吐出を、インクジェット法により行なうことができる。ここで、「インクジェット法」とは、インクジェットヘッドを用いて液滴を吐出する方法である。ただし、この場合、吐出する液滴は、印刷物に用いられる所謂インクではなく、前記凸状部の原料を含む液状物である。この方法によれば、前記液滴の吐出量の微妙な調整が可能であるため、微細な凸状部を簡便に設置することができる。
【００２３】
（Ｅ）上記（４）ないし（６）のいずれかのバンプ構造体の製造方法において、前記液滴は熱硬化型樹脂または紫外線硬化型樹脂の前駆体を含み、前記エネルギーは熱または紫外線であることができる。
【００２４】
（７）本発明のＩＣチップと配線基板との実装構造は、前記バンプ構造体を介してＩＣチップと配線基板とが接合され、前記バンプ構造体は、前記ＩＣチップまたは前記配線基板の表面に形成されている。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２６】
＜第１の実施の形態＞
１．バンプ構造体の構造
図１は、本発明を適用した一実施の形態に係るバンプ構造体１００を模式的に示す断面図である。図２は、図１に示すバンプ構造体１００を模式的に示す平面図である。なお、図１は、図２のＡ−Ａ線における断面を示す図である。
【００２７】
本実施の形態のバンプ構造体１００は、樹脂からなる凸状部１０と、凸状部１０を覆う導電層３０とを含む。凸状部１０は絶縁層２０上に設けられ、液体材料を硬化させて得られる。具体的には、この凸状部１０は、例えば熱や光等のエネルギーを付与することにより硬化可能な液体材料を硬化させて得られた樹脂からなる。より具体的には、本実施の形態において、凸状部１０は、前記液体材料に対して撥液性を有する撥液部４０と、該液体材料に対する濡れ性が撥液部４０よりも高い親液部４２とを絶縁層２０の上面２０ａに形成した後、親液部４２に対して前記液体材料からなる液滴を吐出して、親液部４２上に凸状部前駆体１０ａ（後述する）を形成した後、この凸状部前駆体１０ａを硬化させることにより形成される。なお、撥液部４０および親液部４２については、製造方法の欄で後述する（図３（ａ）〜図４（ｃ）参照）。
【００２８】
前記液体材料としては、例えば、紫外線硬化型樹脂や熱硬化型樹脂の前駆体が挙げられる。紫外線硬化型樹脂としては、例えば紫外線硬化型のアクリル系樹脂およびエポキシ系樹脂が挙げられる。また、熱硬化型樹脂としては、熱硬化型のポリイミド系樹脂が例示できる。なかでも、熱硬化性樹脂を用いて凸状部１０を形成する場合、耐熱性に優れたバンプ構造体１００を得ることができる。特に、バンプ構造体１００を含む基板を実装する場合、その実装工程において、バンプ構造体１００は例えば４００℃程度の高熱条件に曝されるため、バンプ構造体１００は耐熱性に優れていることが望ましい。また、紫外線硬化型樹脂を用いて凸状部１０を形成する場合、硬化の際に熱工程が不要であるため、バンプ構造体１００以外の部分（例えば素子）に対して加わるダメージが小さい点で好ましい。
【００２９】
また、このバンプ構造体１００においては、凸状部１０が半球状である。この場合、凸状部１０の曲率や半径は、前記液体材料の量を調整することにより適宜設定することができる。
【００３０】
絶縁層２０は、例えば酸化シリコン、窒化シリコン、酸化窒化シリコンなどの無機物であってもよく、あるいは樹脂等の有機物であってもよい。絶縁層２０が樹脂からなる場合、例えば、ポリイミド系樹脂、アクリル系樹脂、エポキシ系樹脂、あるいはフッ素系樹脂を用いて絶縁層２０を形成することができる。
【００３１】
導電層３０は、凸状部１０上に形成されている。具体的には、図１に示すように、凸状部１０を覆うように導電層３０を形成することができる。導電層３０の材質は特に限定されるわけではなく、２層以上の積層構造であってもよい。導電層３０としては、例えば、アルミニウム、銅、銀、金、白金、亜鉛、スズ、ニッケル、チタン、タングステン、ゲルマニウム、コバルト等の金属や、これらの金属の合金、あるいはＩＴＯ等の透明電極等が例示できる。
【００３２】
２．バンプ構造体の製造方法
次に、図１および図２に示すバンプ構造体１００の製造方法について、図３（ａ）〜図４（ｃ）を参照して説明する。図３（ａ）および図４（ａ）〜図４（ｃ）はそれぞれ、図１および図２に示すバンプ構造体１００の一製造工程を模式的に示す断面図である。また、図３（ｂ）は、図３（ａ）に示す製造工程を模式的に示す平面図である。図３（ａ）は、図３（ｂ）のＡ−Ａ線における断面を示している。
【００３３】
（１）まず、絶縁層２０の上面２０ａのうち所定の領域に対して撥液処理を施すことにより、撥液部４０を形成する（図３（ａ）および図３（ｂ）参照）。この撥液処理によって、凸状部１０を形成するための液体材料（後の工程において使用）に対する絶縁層２０の上面２０ａの濡れ性を制御することができる。これにより、凸状部１０の設置位置を制御することができる。具体的には、この撥液処理は、後の工程において凸状部１０が形成される領域以外の領域に対して行なってもよいし、あるいは、絶縁層２０の上面２０ａ全体に撥液処理を施した後、凸状部１０が形成される領域のみ撥液部４０を除去してもよい。以上の工程により、撥液部４０が形成される。なお、図３（ａ）においては×印で示した領域、図３（ｂ）においては斜線で示した領域がそれぞれ撥液部４０である。また、絶縁層２０の上面２０ａのうち撥液部４０が形成されない領域が親液部４２となる。この親液部４２は、前記液体材料に対する濡れ性が撥液部４０よりも高い領域である。
【００３４】
この撥液部４０は、凸状部１０を形成するための液体材料に対する濡れ性が低い。撥液部４０は、例えば絶縁層２０の上面２０ａに対するプラズマ処理により形成することができる。あるいは、撥液部４０は、前記液体材料に対して撥液性を有する膜（例えば、フッ化アルキルシランの単分子膜）からなることができる。
【００３５】
さらに、図３（ａ）および図３（ｂ）における親液部４２にのみ親液処理を施すことにより、凸状部１０を形成するための液体材料に対する濡れ性をより高めることもできる。
【００３６】
また、絶縁層２０の形成方法は特に限定されない。絶縁層２０の材質が樹脂である場合、例えばスピンコート法、ディッピング法、インクジェット法等を用いて絶縁層２０を形成することができる。また、絶縁層２０の材質が酸化シリコン層、窒化シリコン層、酸化窒化シリコン層からなる場合、例えばＣＶＤ法を用いて絶縁層２０を積層することができる。
【００３７】
（２）次に、絶縁層２０の上面２０ａに凸状部１０を形成する（図４（ａ）〜図４（ｃ）参照）。
【００３８】
まず、絶縁層２０の上面２０ａのうち親液部４２に対して、凸状部１０を形成するための液体材料の液滴１０ｂを吐出して、凸状部前駆体１０ａを形成する（図４（ａ）および図４（ｂ）参照）。前述したように、前記液体材料は、エネルギー１３を付加することによって硬化可能な性質を有する。
【００３９】
液滴１０ｂを吐出する方法としては、例えば、ディスペンサ法またはインクジェット法が挙げられる。ディスペンサ法は、液滴を吐出する方法として一般的な方法であり、比較的広い領域に液滴１０ｂを吐出する場合に有効である。また、インクジェット法は、インクジェットヘッドを用いて液滴を吐出する方法であり、液滴を吐出する位置についてμｍオーダーの単位で制御が可能である。また、吐出する液滴の量を、ピコリットルオーダーの単位で制御することができる。これにより、本工程においてインクジェット法を用いて液滴を吐出することにより、凸状部１０の大きさを厳密に制御することができる。図４（ａ）には、インクジェットヘッドのノズル５０から親液部４２に対して液滴１０ｂを吐出する工程が示されている。
【００４０】
凸状部前駆体１０ａは親液部４２上に形成される。仮に、液滴１０ｂが撥液部４０上に着弾した場合でも、液滴１０ｂと親液部４２との濡れ性と比較して、液滴１０ｂと撥液部４０との濡れ性は低いため、撥液部４０に着弾した液滴１０ｂは親液部４２へと移動する。このように、撥液部４０を絶縁層２０の上面２０ａに設けることにより、凸状部前駆体１０ａの形成位置を制御することができる。また、凸状部前駆体１０ａの大きさは、液滴１０ｂの吐出量を調整することにより制御することができる。
【００４１】
次に、凸状部前駆体１０ａを硬化させて、凸状部１０を形成する（図４（ｃ）参照）。具体的には、凸状部前駆体１０ａに対して、熱または光等のエネルギー１３を付与する。凸状部前駆体１０ａを硬化する際は、前記液体材料の種類により適切な方法を用いる。例えば、熱エネルギーの付加、あるいは紫外線またはレーザ光等の光照射が挙げられる。
【００４２】
（３）次いで、凸状部１０を覆うように、凸状部１０の上に導電層３０を形成する（図１および図２参照）。導電層３０の形成方法は、導電層３０の材質等に応じて、適宜選択することができる。例えば、蒸着法やスパッタリング法等によって導電層３０を形成することができる。また、必要に応じて、リフトオフ法、ドライエッチング法またはウエットエッチング法によって導電層３０をパターニングして、導電層３０を所定のパターンに形成することができる。
【００４３】
以上の工程により、本実施の形態のバンプ構造体１００が得られる（図１および図２参照）。
【００４４】
３．作用効果
本実施の形態に係るバンプ構造体およびその製造方法は、以下に示す作用効果を有する。
【００４５】
（１）第１に、一般的な金属バンプの製造方法と比較して、本実施の形態のバンプ構造体１００は簡便な方法にて製造することができる。すなわち、背景技術の欄で前述したように、金属バンプは一般に、ワイヤによる切断やメッキ等により形成される。これに対して、本実施の形態のバンプ構造体１００は主に、絶縁層２０の上面２０ａに撥液部４０および親液部４２を形成する工程と、凸状部１０を親液部４２上に形成する工程と、凸状部１０を覆う導電層３０を形成する工程とからなる。すなわち、凸状部１０は、例えば前述したインクジェット法を用いて形成することができ、導電層３０は前述した公知の成膜技術を用いて形成することができる。したがって、バンプ構造体１００の製造には特殊な装置が不要であるため、簡便な方法にてバンプ構造体１００を形成することができる。
【００４６】
（２）第２に、所望の形状および大きさを有し、設置位置が厳密に制御されたバンプ構造体１００を得ることができる。前述したように、バンプ構造体１００の凸状部１０は、親液部４２上に凸状部前駆体１０ａを形成した後、この凸状部前駆体１０ａを硬化させることにより形成される（図４（ａ）および図４（ｂ）参照）。
【００４７】
ここで、凸状部１０の形状および大きさは液滴１０ｂの吐出量によって制御することができるため、所望の形状および大きさを有するバンプ構造体１００を得ることができる。また、絶縁層２０の上面２０ａに撥液部４０および親液部４２が設けられた状態で、親液部４２に対して液体材料を吐出して凸状部前駆体１０ａを形成することにより、凸状部１０を所望の位置に形成することができる。
【００４８】
特に、複数のバンプ構造体１００を介して、発光素子または受光素子等の光素子が設置されたＩＣチップと配線基板（例えば、配線層を表面に含むガラスエポキシ基板やガラス基板）とを実装する場合、前記光素子からの出射光を効率的に利用するため、あるいは前記光素子へと光を効率的に導入するためには、前記ＩＣチップと前記配線基板とを平行に接合することが求められる。そのためには、前記ＩＣチップと前記配線基板とを接合する複数のバンプ構造体１００の高さが均一であることが必要となる。
【００４９】
このような場合、本実施の形態の製造方法によれば、親液部４２の面積を均一にし、かつインクジェット法により液滴１０ｂの吐出量を厳密に制御して凸状部前駆体１０ａを親液部４２上に形成することにより、各バンプ構造体１００における凸状部１０の高さを均一に形成することができる。これにより、複数のバンプ構造体１００の高さを均一にすることができるため、複数のバンプ構造体１００を介して前記ＩＣチップと前記配線基板とを実装する際に、前記ＩＣチップと前記配線基板との距離を均一にすることができる。その結果、前記光素子からの出射光を効率的に利用することができ、あるいは前記光素子へと光を効率的に導入することができる。
【００５０】
また、インクジェット法により液滴を吐出して凸状部前駆体１０ｂを形成する場合、多くの凸状部前駆体１０ｂを一度に形成することができる。これにより、バンプ構造体１００を効率良く形成することができるため、製造コストの低減を図ることができる。
【００５１】
＜第２の実施の形態＞
１．バンプ構造体の構造
図５は、本発明を適用した一実施の形態に係るバンプ構造体２００を模式的に示す断面図である。図６は、図５に示すバンプ構造体２００を模式的に示す平面図である。なお、図５は、図６のＡ−Ａ線における断面を示す図である。
【００５２】
本実施の形態のバンプ構造体２００は、凸状部１１０の一部が、基体（絶縁層２０）に設けられた凹部２２内に埋め込まれている点で、第１の実施の形態のバンプ構造体１００（図１および図２参照）と異なる構成を有する。すなわち、このバンプ構造体２００では、絶縁層２０に凹部２２が設けられている。その他の構成要素は、第１の実施の形態のバンプ構造体１００と同様の構成を有する。したがって、本実施の形態のバンプ構造体２００において、バンプ構造体１００と同様の構成要素については、第１の実施の形態の各構成要素と同一の符号を付して、詳しい説明を省略する。
【００５３】
本実施の形態のバンプ構造体２００は、基体（絶縁層２０）に設けられた凹部２２と、一部が凹部２２に埋め込まれている凸状部１１０と、凸状部１１０の上に設けられた導電層３０とを含む。
【００５４】
また、本実施の形態のバンプ構造体２００においては、基体が絶縁層２０である場合を示したが、基体の材質は特に限定されるわけではなく、他の材質（例えば、金属等の導電層、あるいはシリコン基板や化合物半導体基板などの半導体基板）からなることができる。このことは、後述する第３〜第５の実施形態のバンプ構造体においても同様である。
【００５５】
凹部２２は底面２２ａおよび側壁２２ｂから構成される。凸状部１１０は、凹部２２の底面２２ａ上に設けられている。また、凸状部１１０の頂上部１１０ｃは、凹部２２の最上部よりも高い位置にある。本実施の形態において、凹部２２の最上部とは、凹部２２の側壁２２ｂと絶縁層２０の上面２０ａとの接合部をいう。図５において、絶縁層２０の上面２０ａを含む面を面Ｘで表す。すなわち、凸状部１１０の頂上部１１０ｃは面Ｘよりも高い位置にある。言い換えれば、凸状部１１０の高さｈ１は、凹部２２の深さｈ２よりも大きい（図５参照）。
【００５６】
また、本実施の形態のバンプ構造体２００においては、凹部２２の底面２２ａが円である場合について示したが、凹部２２の底面２２ａの形状はこれに限定されるわけではなく、例えば楕円や矩形など種々の形状であってもよい。凹部の底面の形状を適宜選択することにより、凸状部１１０の形状を制御することができる。
【００５７】
２．バンプ構造体の製造方法
次に、図５および図６に示すバンプ構造体２００の製造方法について、図７（ａ）〜図７（ｄ）を参照して説明する。図７（ａ）〜図７（ｄ）はそれぞれ、図５および図６に示すバンプ構造体２００の一製造工程を模式的に示す断面図である。
【００５８】
（１）まず、基体（絶縁層２０）に凹部２２を形成する（図７（ａ）および図７（ｂ）参照）。具体的には、一般的なフォトリソグラフィ法により、絶縁層２０上に所定のパターンのレジスト層Ｒ１を形成する（図７（ａ）参照）。このレジスト層Ｒ１は、後の工程において凹部２２が形成される領域に開口部１２２を有する。次いで、このレジスト層Ｒ１をマスクとして基体（絶縁層２０）をパターニングすることにより、底面２２ａおよび側壁２２ｂを有する凹部２２を形成する（図７（ｂ）参照）。次いで、レジスト層Ｒ１を除去する。
【００５９】
なお、基体をパターニングする場合、基体の材質や種類に応じて適切な方法（例えば選択成長法、ドライエッチング法、ウエットエッチング法、リフトオフ法等）を選択することができる。
【００６０】
（２）次に、凹部２２の底面２２ａに対して液滴１０ｂを吐出して、凸状部前駆体１１０ａを形成した後硬化させることにより、凸状部１１０を形成した後（図７（ｃ）および図７（ｄ）参照）、導電層３０を形成する（図５および図６参照）。凸状部１１０および導電層３０の形成方法は、第１の実施の形態の凸状部１０および導電層３０と同様である。なお、凸状部前駆体１１０ａを吐出する前に、基体（絶縁層）２０の上面２０ａのうち凸状部前駆体１１０ａが形成される領域以外の領域（絶縁層２０の上面２０ａのうち凹部２２を除く領域）に対して撥液処理を行なってもよい。
【００６１】
以上の工程により、本実施の形態のバンプ構造体２００が得られる（図５および図６参照）。
【００６２】
３．作用効果
本実施の形態のバンプ構造体２００およびその製造方法によれば、第２の実施の形態のバンプ構造体１００およびその製造方法と同様の作用および効果を有する。加えて、本実施の形態のバンプ構造体２００およびその製造方法によれば、以下に示す作用効果をさらに有する。
【００６３】
（１）第１に、凹部２２の底面２２ａの形状および大きさを適宜設定することにより、凸状部１１０の形状およびを適宜設定することができる。これにより、バンプ構造体２００の形状および大きさを適宜設定することができる。
【００６４】
（２）第２に、凸状部１１０の一部が凹部２２に埋め込まれている。この凸状部１１０は前述したように、エネルギーによって硬化可能な液体材料を凹部２２に吐出し硬化することにより形成される。すなわち、凹部２２を所定の位置に設けることにより、凸状部１１０の設置位置を制御することができる。この結果、設置位置がより厳密に制御されたバンプ構造体２００を得ることができる。
【００６５】
＜第３の実施の形態＞
１．バンプ構造体の構造
図８は、本発明を適用した一実施の形態に係るバンプ構造体３００を模式的に示す断面図である。図９は、図８に示すバンプ構造体３００を模式的に示す平面図である。なお、図８は、図９のＡ−Ａ線における断面を示す図である。
【００６６】
本実施の形態のバンプ構造体３００は、凸状部２１０が、基体（絶縁層２０）に設けられた凸部２４の上面２４ａ上に形成されている点で、第１の実施の形態のバンプ構造体１００（図１および図２参照）と異なる構成を有する。すなわち、このバンプ構造体３００では、絶縁層２０に凸部２４が設けられている。その他の構成要素は、第１の実施の形態のバンプ構造体１００と同様の構成を有する。したがって、本実施の形態のバンプ構造体３００において、バンプ構造体１００と同様の構成要素については、第１の実施の形態の各構成要素と同一の符号を付して、詳しい説明を省略する。
【００６７】
本実施の形態のバンプ構造体３００は、基体（絶縁層２０）に設けられた凸部２４と、凸部２４の上面２４ａ上に設けられた凸状部２１０と、凸状部２１０の上に設けられた導電層３０とを含む。
【００６８】
また、本実施の形態のバンプ構造体３００においては、凸部２４の上面２４ａが円である場合について示したが、凸部２４の上面２４ａの形状はこれに限定されるわけではなく、例えば楕円や矩形など種々の形状であってもよい。凸部の上面の形状を適宜選択することにより、凸状部２１０の形状を制御することができる。
【００６９】
２．バンプ構造体の製造方法
次に、図８および図９に示すバンプ構造体３００の製造方法について、図１０（ａ）〜図１０（ｄ）を参照して説明する。図１０（ａ）〜図１０（ｄ）はそれぞれ、図８および図９に示すバンプ構造体３００の一製造工程を模式的に示す断面図である。
【００７０】
（１）まず、基体（絶縁層２０）に凸部２４を形成する（図１０（ａ）および図１０（ｂ）参照）。具体的には、一般的なフォトリソグラフィ法により、絶縁層２０上に所定のパターンのレジスト層Ｒ２を形成する（図１０（ａ）参照）。このレジスト層Ｒ２は、少なくとも後の工程において凸部２４が形成される領域上に形成される。次いで、このレジスト層Ｒ２をマスクとして基体（絶縁層２０）をパターニングすることにより、凸部２４を形成する（図１０（ｂ）参照）。なお、基体のパターニング方法は、前述した第２の実施の形態において凹部２２を形成する工程で例示した方法を用いることができる。次いで、レジスト層Ｒ２を除去する。
【００７１】
（２）次に、凸部２４の上面２４ａに対して液滴１０ｂを吐出して、凸状部前駆体２１０ａを形成した後硬化させることにより、凸状部２１０を形成した後（図１０（ｃ）および図１０（ｄ）参照）、導電層３０を形成する（図８および図９参照）。凸状部２１０および導電層３０の形成方法は、第１の実施の形態の凸状部１０および導電層３０と同様である。なお、凸状部前駆体２１０ａを吐出する前に、基体（絶縁層）２０の上面２０ａのうち凸状部前駆体２１０ａが形成される領域以外の領域（絶縁層２０の上面２０ａのうち凸部２４の上面２４ａを除く領域）に対して撥液処理を行なってもよい。
【００７２】
以上の工程により、本実施の形態のバンプ構造体３００が得られる（図８および図９参照）。
【００７３】
３．作用効果
本実施の形態のバンプ構造体３００およびその製造方法によれば、第１の実施の形態のバンプ構造体１００およびその製造方法と同様の作用および効果を有する。
【００７４】
加えて、本実施の形態のバンプ構造体３００およびその製造方法によれば、以下に示す作用効果をさらに有する。
【００７５】
（１）第１に、凸部２４の上面２４ａの形状および大きさを適宜設定することにより、凸状部２１０の形状およびを適宜設定することができる。これにより、バンプ構造体３００の形状および大きさを適宜設定することができる。
【００７６】
（２）第２に、凸状部２１０は前述したように、エネルギーによって硬化可能な液体材料を凸部２４の上面２４ａに吐出し硬化することにより形成される。すなわち、凸部２４を所定の位置に設けることにより、凸状部２１０の設置位置を制御することができる。この結果、設置位置が厳密に制御されたバンプ構造体３００を得ることができる。
【００７７】
＜第４の実施の形態＞
１．バンプ構造体の構造
図１１は、本発明を適用した一実施の形態に係るバンプ構造体４００を模式的に示す断面図である。図１２は、図１１に示すバンプ構造体４００を模式的に示す平面図である。なお、図１１は、図１２のＡ−Ａ線における断面を示す図である。
【００７８】
本実施の形態のバンプ構造体４００は、凸状部３１０の断面の最大幅ｄ１が、凸部２４の上面２４ａの最大幅ｄ２よりも大きい点と、導電層１３０が電極接続部６０と電気的に接続している点とにおいて、第３の実施の形態のバンプ構造体３００（図８および図９参照）と異なる構成を有する。すなわち、第３の実施の形態のバンプ構造体においては、凸状部２１０の断面の最大幅（最大径）ｄ１が、凸部２４の上面２４ａの最大幅（直径）ｄ２と等しい場合が示されている。
【００７９】
その他の構成要素は、第３の実施の形態のバンプ構造体３００と同様の構成を有する。したがって、本実施の形態のバンプ構造体４００において、バンプ構造体３００と同様の構成要素については、第３の実施の形態の各構成要素と同一の符号を付して、詳しい説明を省略する。
【００８０】
本実施の形態のバンプ構造体４００において、導電層１３０は、第１の実施の形態にて導電層３０の材質として例示された材料からなる。この導電層１３０は例えば、図１３において矢印で示した方向から異方性スパッタによって、凸状部４１０および絶縁層２０上に導電層（図示せず）を成膜した後、この導電層を所定の形状にパターニングすることにより形成することができる。
【００８１】
また、このバンプ構造体４００においては、導電層１３０は電極接続部６０と電気的に接続されている。この電極接続部６０は、例えば素子（例えば半導体素子）の電極である。具体的には、図１１および図１２に示すように、導電層１３０は電極接続部６０上まで延びている。なお、他の実施形態においても、本実施の形態のバンプ構造体４００と同様に、導電層３０を電極接続部と電気的に接続させることができる。
【００８２】
３．作用効果
本実施の形態のバンプ構造体４００によれば、第３の実施の形態のバンプ構造体３００と同様の作用および効果を有する。
【００８３】
加えて、本実施の形態のバンプ構造体４００によれば、凸状部３１０の断面の最大幅（最大径）ｄ１が、凸部２４の上面２４ａの最大幅（直径）ｄ２よりも大きい。このため、このバンプ構造体４００を介して２つの基体（例えばＩＣチップと配線基板）同士を実装する際に、２つの基体間の距離をより大きくすることができる。これにより、実装後にアンダーフィル材等を前記基体間に流入する場合、アンダーフィル材を前記基体間に流入しやすい。
【００８４】
＜第５の実施の形態＞
図１４は、本発明を適用した一実施の形態に係る実装構造体５００を模式的に示す断面図である。図１５は、図１４に示す実装構造体５００の一製造工程を模式的に示す断面図である。
【００８５】
本実施の形態の実装構造体５００は、配線基板９０およびＩＣチップ７０から構成される。この配線基板９０とＩＣチップ７０とは、第３の実施の形態のバンプ構造体３００を介して電気的に接続されている。
【００８６】
なお、この実装構造体５００においては、配線基板９０にバンプ構造体３００が形成されているが、かわりに、ＩＣチップ７０にバンプ構造体３００が形成されていてもよい。また、この実装構造体５００において、バンプ構造体３００のかわりに、第１、第２または第４の実施の形態のバンプ構造体が設けられていてもよい。
【００８７】
本実施の形態においては、配線基板９０が絶縁層２０からなる場合について示すが、配線基板９０の材質は絶縁層に限定されるわけでない。配線基板９０が絶縁層からなる場合、例えばガラス基板またはガラス−エポキシ基板からなることができる。また、配線基板９０の表面には配線層（ここでは導電層３０）が形成されている。この配線基板９０は例えば、表面がレジストやポリイミド等の絶縁物で保護されている配線基板であってもよいし、あるいは、例えばポリイミドテープ基板等のフレキシブル基板であってもよい。
【００８８】
また、ＩＣチップ７０は、少なくとも半導体素子が搭載されている。また、例えば、ＩＣチップ７０に発光素子や受光素子等の光素子を搭載することができる。なお、図１４および図１５においては、半導体素子の図示が省略されている。
【００８９】
この実装構造体５００は、図１５に示すように、配線基板９０とＩＣチップ７０とをバンプ構造体３００を介して接合することにより形成される。
【００９０】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】第１の実施の形態に係るバンプ構造体を模式的に示す断面図である。
【図２】図１に示すバンプ構造体を模式的に示す平面図である。
【図３】図３（ａ）は、図１および図２に示すバンプ構造体の一製造工程を模式的に示す断面図であり、図３（ｂ）は、図３（ａ）に示す工程を模式的に示す平面図である。
【図４】図４（ａ）〜図４（ｄ）はそれぞれ、図１および図２に示すバンプ構造体の一製造工程を模式的に示す断面図である。
【図５】第２の実施の形態に係るバンプ構造体を模式的に示す断面図である。
【図６】図５に示すバンプ構造体を模式的に示す平面図である。
【図７】図７（ａ）〜図７（ｄ）はそれぞれ、図５および図６に示すバンプ構造体の一製造工程を模式的に示す断面図である。
【図８】第３の実施の形態に係るバンプ構造体を模式的に示す断面図である。
【図９】図８に示すバンプ構造体を模式的に示す平面図である。
【図１０】図１０（ａ）〜図１０（ｄ）はそれぞれ、図８および図９に示すバンプ構造体の一製造工程を模式的に示す断面図である。
【図１１】第４の実施の形態に係るバンプ構造体を模式的に示す断面図である。
【図１２】図１１に示すバンプ構造体を模式的に示す平面図である。
【図１３】図１１および図１２に示すバンプ構造体の一製造工程を模式的に示す断面図である。
【図１４】第５の実施の形態に係るバンプ構造体を介した実装構造を模式的に示す断面図である。
【図１５】図１４に示す実装構造の一製造工程を模式的に示す断面図である。
【符号の説明】
１０，１１０，２１０，３１０，４１０ 凸状部、 １０ａ，１１０ａ，２１０ａ 凸状部前駆体、 １０ｂ 液滴、 １３ エネルギー線、 ２０ 絶縁層、 ２０ａ 絶縁層の上面、 ２２ 凹部、 ２２ａ 凹部の底面、 ２２ｂ 凹部の側壁、 ２４ 凸部、 ２４ａ 凸部の上面、 ３０，８０，１３０ 導電層、 ４０ 撥液部、 ４２ 親液部、 ５０ インクジェットノズル、 ６０ 電極接続部、 ７０ ＩＣチップ、 ９０ 配線基板、 １００，２００，３００，４００ バンプ構造体、 １１０ｃ 凸状部の頂上部、 １２２ 開口部、 ５００ 実装構造体、 Ｒ１，Ｒ２ レジスト層

Claims (15)

  1. 絶縁層上に設けられ、液体材料を硬化させて得られた樹脂からなる凸状部と、
    前記凸状部を覆う導電層と、を含み、
    前記凸状部は、前記液体材料に対して撥液性を有する撥液部と、該液体材料に対する濡れ性が該撥液部よりも高い親液部とを前記絶縁層の上面に形成した後、該親液部に対して該液体材料を吐出して硬化させることにより得られた、バンプ構造体。
  2. 基体に設けられた凹部と、
    一部が前記凹部に埋め込まれている凸状部と、
    前記凸状部を覆う導電層と、を含み、
    前記凸状部の頂上部は、前記凹部の最上部よりも高い位置にある、バンプ構造体。
  3. 基体に設けられた凸部と、
    前記凸部の上面上に設けられた凸状部と、
    前記凸状部を覆う導電層と、を含む、バンプ構造体。
  4. 請求項３において、
    前記凸状部の断面の最大幅ｄ１が、前記凸部の上面の最大幅ｄ２より大きい、バンプ構造体。
  5. 請求項２ないし４のいずれかにおいて、
    前記基体は絶縁層からなる、バンプ構造体。
  6. 請求項２ないし５のいずれかにおいて、
    前記導電層は電極接続部と電気的に接続されている、バンプ構造体。
  7. 液滴に対して撥液性を有する撥液部と、該液滴に対する濡れ性が該撥液部よりも高い親液部とを絶縁層の上面に形成し、
    前記親液部に対して前記液滴を吐出して、凸状部前駆体を形成し、
    前記凸状部前駆体にエネルギーを付与して硬化させて、凸状部を形成し、
    前記凸状部を覆うように導電層を形成すること、を含む、バンプ構造体の製造方法。
  8. 基体に凹部を形成し、
    前記凹部の底面に対して液滴を吐出して、凸状部前駆体を形成し、
    前記凸状部前駆体にエネルギーを付与して硬化させて、一部が前記凹部に埋め込まれるように凸状部を形成し、その際に、該凸状部の頂上部が前記凹部の最上部よりも高い位置にあるようにし、
    前記凸状部を覆うように導電層を形成すること、を含む、バンプ構造体の製造方法。
  9. 基体に凸部を形成し、
    前記凸部の上面に対して液滴を吐出して、凸状部前駆体を形成し、
    前記凸状部前駆体にエネルギーを付与して硬化させて、凸状部を形成し、
    前記凸状部を覆うように導電層を形成すること、を含む、バンプ構造体の製造方法。
  10. 請求項９において、
    前記凸状部の断面の最大幅ｄ１を、前記凸部の上面の最大幅ｄ２よりも大きく形成する、バンプ構造体の製造方法。
  11. 請求項８ないし１０のいずれかにおいて、
    前記基体は絶縁層からなる、バンプ構造体の製造方法。
  12. 請求項７ないし１１のいずれかにおいて、
    前記凸状部前駆体を形成する前に、前記凸状部前駆体が形成される領域以外の領域に対して撥液処理を行なう、バンプ構造体の製造方法。
  13. 請求項７ないし１２のいずれかにおいて、
    前記液滴の吐出は、インクジェット法により行なわれる、バンプ構造体の製造方法。
  14. 請求項７ないし１３のいずれかにおいて、
    前記液滴は熱硬化型樹脂または紫外線硬化型樹脂の前駆体を含み、
    前記エネルギーは熱または紫外線である、バンプ構造体の製造方法。
  15. 請求項１ないし６のいずれかに記載のバンプ構造体を介してＩＣチップと配線基板とが接合され、
    前記バンプ構造体は、前記ＩＣチップまたは前記配線基板の表面に形成されている、ＩＣチップと配線基板との実装構造。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311748A (ja) * 2006-05-17 2007-11-29 National Tsing-Hua Univ マイクロチップを基板上に位置決める装置及びその方法
US7348269B2 (en) 2005-01-12 2008-03-25 Seiko Epson Corporation Manufacturing method of semiconductor device, semiconductor device, circuit board, electro-optic device, and electronic apparatus
US7484293B2 (en) 2005-12-28 2009-02-03 International Business Machines Corporation Semiconductor package and manufacturing method therefor
US7524700B2 (en) 2005-03-23 2009-04-28 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semicondutor device
JP2010093674A (ja) * 2008-10-10 2010-04-22 Epson Toyocom Corp 圧電デバイス及び圧電基板の製造方法
JP2017504197A (ja) * 2013-12-23 2017-02-02 ノキア テクノロジーズ オサケユイチア 基板足場構造物および関連装置と方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4619223B2 (ja) * 2004-12-16 2011-01-26 新光電気工業株式会社 半導体パッケージ及びその製造方法
KR100957737B1 (ko) * 2005-06-29 2010-05-12 하리마 카세이 가부시키가이샤 전기 도전성 회로의 형성 방법
US20070084944A1 (en) * 2005-10-14 2007-04-19 Harry Hedler Methods for aligning a device and for stacking two devices in an aligned manner and device for improved stacking
JP4572376B2 (ja) * 2007-07-30 2010-11-04 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
JP2010056099A (ja) * 2008-08-26 2010-03-11 Hitachi Ltd 半導体装置
US8895358B2 (en) * 2009-09-11 2014-11-25 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP
US9142533B2 (en) * 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
JP5218525B2 (ja) * 2010-11-09 2013-06-26 株式会社デンソー 熱輸送流体が流通する装置
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US11316086B2 (en) * 2020-07-10 2022-04-26 X Display Company Technology Limited Printed structures with electrical contact having reflowable polymer core

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4813129A (en) * 1987-06-19 1989-03-21 Hewlett-Packard Company Interconnect structure for PC boards and integrated circuits
JPH0360036A (ja) 1989-07-27 1991-03-15 Oki Electric Ind Co Ltd バンプの形成方法
JPH056893A (ja) 1991-02-22 1993-01-14 Fujitsu Ltd キヤピラリ、それによるバンプ製造方法及びそれによる半導体装置
JPH0547768A (ja) 1991-08-14 1993-02-26 Toshiba Corp バンプ形成方法
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH07115096A (ja) * 1993-10-18 1995-05-02 Fujitsu Ltd バンプ電極
US5508228A (en) 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
US5707902A (en) * 1995-02-13 1998-01-13 Industrial Technology Research Institute Composite bump structure and methods of fabrication
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US5790377A (en) * 1996-09-12 1998-08-04 Packard Hughes Interconnect Company Integral copper column with solder bump flip chip
JP3252745B2 (ja) * 1997-03-31 2002-02-04 関西日本電気株式会社 半導体装置およびその製造方法
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
US6166333A (en) * 1998-01-14 2000-12-26 Packard Hughes Interconnect Company Bumps with plural under-bump dielectric layers
KR100361084B1 (ko) * 2000-01-21 2002-11-18 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
JP4035968B2 (ja) * 2000-06-30 2008-01-23 セイコーエプソン株式会社 導電膜パターンの形成方法
US6312974B1 (en) * 2000-10-26 2001-11-06 Industrial Technology Research Institute Simultaneous bumping/bonding process utilizing edge-type conductive pads and device fabricated
JP2002164386A (ja) 2000-11-27 2002-06-07 Matsushita Electric Works Ltd Ｉｃ実装用基板とその製造方法及びｉｃ実装用基板へのｉｃ実装方法
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
DE10126296B4 (de) 2001-05-30 2008-04-17 Qimonda Ag Verfahren zur Herstellung eines elektronischen Bauelements
JP4281342B2 (ja) * 2001-12-05 2009-06-17 セイコーエプソン株式会社 パターン形成方法および配線形成方法
JP2004221334A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 金属素子形成方法、半導体装置の製造方法及び電子デバイスの製造方法、半導体装置及び電子デバイス、並びに電子機器
JP4241259B2 (ja) * 2003-08-06 2009-03-18 セイコーエプソン株式会社 マイクロレンズの製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348269B2 (en) 2005-01-12 2008-03-25 Seiko Epson Corporation Manufacturing method of semiconductor device, semiconductor device, circuit board, electro-optic device, and electronic apparatus
CN100390941C (zh) * 2005-01-12 2008-05-28 精工爱普生株式会社 半导体装置及其制法、电路基板、电光学装置和电子仪器
US7524700B2 (en) 2005-03-23 2009-04-28 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semicondutor device
US7601626B2 (en) 2005-03-23 2009-10-13 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semiconductor device
US8207056B2 (en) 2005-03-23 2012-06-26 Seiko Epson Corporation Method for manufacturing semiconductor device, and method and structure for implementing semiconductor device
US7484293B2 (en) 2005-12-28 2009-02-03 International Business Machines Corporation Semiconductor package and manufacturing method therefor
JP2007311748A (ja) * 2006-05-17 2007-11-29 National Tsing-Hua Univ マイクロチップを基板上に位置決める装置及びその方法
JP2010093674A (ja) * 2008-10-10 2010-04-22 Epson Toyocom Corp 圧電デバイス及び圧電基板の製造方法
JP2017504197A (ja) * 2013-12-23 2017-02-02 ノキア テクノロジーズ オサケユイチア 基板足場構造物および関連装置と方法

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