JP2004342991A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
半導体装置及びその製造方法、回路基板並びに電子機器 Download PDFInfo
- Publication number
- JP2004342991A JP2004342991A JP2003140580A JP2003140580A JP2004342991A JP 2004342991 A JP2004342991 A JP 2004342991A JP 2003140580 A JP2003140580 A JP 2003140580A JP 2003140580 A JP2003140580 A JP 2003140580A JP 2004342991 A JP2004342991 A JP 2004342991A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- semiconductor
- semiconductor substrate
- conductive portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】半導体装置は、集積回路12を有し、貫通穴21が形成されてなる半導体基板10と、貫通穴21の内面に形成された絶縁層30と、絶縁層30の内側を通り半導体基板10を貫通するように形成され、先端面52に凹部60を有する導電部50と、を有する。
【選択図】 図6
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【0002】
【従来の技術】
【特許文献1】
特開2001−135780号公報
【0003】
【発明の背景】
三次元実装形態の半導体装置が開発されている。また、三次元実装を可能にするため、半導体基板に貫通電極を形成することが知られている。そして、複数の半導体基板を積層する際には、各半導体基板の貫通電極を電気的な接続に適した形状とすることが好ましい。
【0004】
本発明の目的は、信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【0005】
【課題を解決するための手段】
(1)本発明に係る半導体装置は、集積回路を有し、貫通穴が形成されてなる半導体基板と、
前記貫通穴の内面に形成された絶縁層と、
前記絶縁層の内側を通り前記半導体基板を貫通するように形成され、先端面に凹部を有する導電部と、
を有する。本発明によれば、半導体装置の導電部は、先端面に凹部を有する。そのため、先端面の表面積が大きくなり、電気的な接続信頼性を高めることができる。また、凹部に導電部材を入り込ませることが可能となり、外力の影響を受けにくくすることができる。そのため、信頼性の高い半導体装置を提供することができる。
(2)この半導体装置において、
前記半導体基板の第1の面には、前記集積回路に電気的に接続されたパッドが形成されてなり、
前記先端面は、前記半導体基板における前記第1の面とは反対側の第2の面から露出していてもよい。
(3)この半導体装置において、
前記凹部は、その開口よりも広がった内部スペースを有してもよい。これによれば、凹部の表面積が大きくなる。また、入り込んだ導電部材を抜けにくくすることができる。そのため、さらに信頼性の高い半導体装置を提供することができる。
(4)この半導体装置において、
前記先端面は、複数の前記凹部を含む凹凸からなる粗面であってもよい。これによれば、導電部の先端面の表面積が大きくなるため、電気的な接続信頼性が高くなる。また、凹部に導電部材を入り込ませることが可能となり、外力に対する信頼性を高めることができる。このため、信頼性の高い半導体装置を提供することができる。
(5)この半導体装置において、
前記先端面は、前記導電部における前記先端面とは反対側の面よりも粗く形成されていてもよい。
(6)この半導体装置において、
前記導電部の前記先端面側の端部は前記半導体基板から突出してなり、
前記凹部は、前記半導体基板の内部に至る深さに形成されていてもよい。これによれば、凹部が深くなるため、さらに信頼性の高い半導体装置を提供することができる。
(7)本発明に係る半導体装置は、スタックされてなる上記複数の半導体装置を有し、
前記複数の半導体装置は、積層されて前記導電部を通して電気的接続が図られてなる。本発明によれば、先端面に凹部が形成されてなる導電部を有する半導体装置が積層されてなる。そのため、電気的な信頼性、及び、外力に対する信頼性の高い半導体装置を提供することができる。
(8)この半導体装置において、
各前記導電部の前記凹部に入り込み、上下の前記半導体装置の前記導電部同士を接合する導電部材をさらに有してもよい。これによれば、さらに信頼性の高い半導体装置を提供することができる。
(9)本発明に係る回路基板には、上記半導体装置が実装されてなる。
(10)本発明に係る電子機器は、上記半導体装置を有する。
(11)本発明に係る半導体装置の製造方法は、(a)集積回路を有する半導体基板に穴を形成すること、
(b)前記穴の内面に絶縁層を形成すること、
(c)前記絶縁層の内側に導電部を形成すること、及び、
(d)前記導電部の先端面に凹部を形成することを含む。本発明によれば、先端面に凹部が形成された導電部を有する半導体装置が製造される。そのため、先端面の表面積が大きくなり、電気的な接続信頼性を高めることができる。また、凹部に導電部材を入り込ませることが可能となり、外力の影響を受けにくくすることができる。このことから、信頼性の高い半導体装置を製造することができる。
(12)この半導体装置の製造方法において、
前記(a)工程で、前記半導体基板を貫通しないように前記穴を形成し、
前記(c)工程の後に、前記導電部の前記先端面を、前記半導体基板から露出させることを含んでもよい。
(13)この半導体装置の製造方法において、
前記(a)工程で、前記半導体基板を貫通するように、前記穴を形成してもよい。
(14)この半導体装置の製造方法において、
前記半導体基板の第1の面には、前記集積回路に電気的に接続されたパッドが形成されてなり、
前記先端面を、前記半導体基板における前記第1の面とは反対側の第2の面から露出させてもよい。
(15)この半導体装置の製造方法において、
前記(c)工程で、前記導電部を、内部にボイドを有するように形成し、
前記(d)工程で、前記先端面側から前記導電部の一部を除去して前記ボイドを開口させて、前記凹部を形成してもよい。
(16)この半導体装置の製造方法において、
前記(d)工程で、その開口よりも広い内部スペースを有するように、前記凹部を形成してもよい。これによれば、凹部の表面積が大きくなり、また、入り込んだ導電部材が抜けにくくなるため、さらに信頼性の高い半導体装置を製造することができる。
(17)この半導体装置の製造方法において、
前記(d)工程で、前記先端面を粗面加工して、複数の前記凹部を含む凹凸を形成してもよい。これによれば、信頼性の高い半導体装置を製造することができる。これによれば、先端面の表面積が大きくなるため、電気的な信頼性を高めることができる。また、凹部に導電部材を入り込ませることができるため、外力に対する信頼性を高めることができる。そのため、信頼性の高い半導体装置を製造することができる。
(18)この半導体装置の製造方法において、
前記(d)工程で、前記先端面を、前記導電部における前記先端面とは反対側の面よりも粗くしてもよい。
(19)この半導体装置の製造方法において、
前記導電部の前記先端面側の端部は前記半導体基板から突出してなり、
前記(d)工程で、前記凹部を、前記半導体基板の内部に至る深さに形成してもよい。これによれば、凹部を深く形成することができるので、さらに信頼性の高い半導体装置を製造することができる。
(20)この半導体装置の製造方法において、
前記(d)工程は、前記導電部の前記先端面の一部をエッチングによって除去することを含んでもよい。
(21)この半導体装置の製造方法において、
前記半導体基板は、複数の集積回路が形成された半導体ウエハであり、それぞれの前記集積回路に対応して前記穴を形成し、
前記(d)工程の後に、前記半導体基板を切断することをさらに含んでもよい。
(22)本発明に係る半導体装置の製造方法は、集積回路を有し、貫通穴が形成されてなる半導体基板と、前記貫通穴の内面に形成された絶縁層と、前記絶縁層の内側を通り前記半導体基板を貫通するように形成された先端面に凹部を有する導電部と、を有する複数の半導体装置を積層し、前記導電部を通して電気的接続を図ることを含む。本発明によれば、先端面に凹部が形成されてなる導電部を有する半導体装置を積層する。そのため、電気的な信頼性、及び、外力に対する信頼性の高い半導体装置を製造することができる。
(23)この半導体装置の製造方法において、
各前記導電部の前記凹部に導電部材を入り込ませて、上下の前記半導体装置の前記導電部同士を接合してもよい。これによれば、さらに信頼性の高い半導体装置を製造することができる。
【0006】
【発明の実施の形態】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【0007】
(第1の実施の形態)
図1〜図6は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明するための図である。はじめに、半導体基板10を用意する(図1参照)。半導体基板10は、半導体チップの状態で用意してもよく、あるいは、半導体ウエハの状態で用意してもよい。半導体基板10には少なくとも1つの(半導体チップには1つの、半導体ウエハには複数の)集積回路(例えばトランジスタやメモリを有する回路)12が形成されている。
【0008】
半導体基板10には複数のパッド14が形成されていてもよい。各パッド14は、集積回路12に電気的に接続されていてもよい。パッド14を電極パッドと称してもよい。パッド14は、アルミニウムで形成されていてもよい。パッド14の平面形状は特に限定されないが、矩形であることが一般的である。半導体基板10が半導体ウエハである場合、複数の半導体チップとなる各領域に、2つ以上(1グループ)のパッド14が形成される。なお、半導体基板10におけるパッド14が形成された面を第1の面11と称してもよい。
【0009】
半導体基板10には、1層又はそれ以上の層の絶縁膜が形成されていてもよい。該絶縁膜は、半導体基板10の第1の面11上に形成されていてもよい。図1に示す例では、半導体基板10には絶縁膜16,18が形成されている。絶縁膜16上には、パッド14と、集積回路12とパッド14とを電気的に接続する配線(図示せず)が形成されていてもよい。また、絶縁膜16上には、他の絶縁膜18が、パッド14の少なくとも一部を避けて形成されていてもよい。絶縁膜18は、パッド14の表面を覆うように形成した後、その一部をエッチングすることでパッド14の一部を露出させてもよい。エッチングには、ドライエッチング及びウエットエッチングのいずれを適用してもよい。なお、絶縁膜16は酸化膜によって形成されていてもよい。また、絶縁膜18は、パッシベーション膜と称してもよく、SiN、SiO2、ポリイミド樹脂等で形成してもよい。
【0010】
次に、半導体基板10に穴20を形成する。半導体基板10を半導体ウエハとして用意した場合、穴20を、それぞれの集積回路12に対応して形成してもよい。本実施の形態に係る半導体装置の製造方法では、穴20を、半導体基板10を貫通しないように形成する(図2参照)。そのため、穴20を凹部と称してもよい。穴20を、ほぼ同じ形状の断面が半導体基板10の厚み方向に連続する部分を有するように形成してもよい。穴20は、集積回路12の素子及び配線を避けて形成する。穴20の形成には、エッチング(ドライエッチング又はウエットエッチング)を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。なお、穴20を、パッド14とオーバーラップするように形成してもよい(図2参照)。このとき、パッド14に貫通穴24を形成した後に、貫通穴24の領域内に穴20を形成してもよい。パッド14の下に絶縁膜16が形成されている場合、これにも貫通穴26を形成する(図2参照)。貫通穴24(及び貫通穴26)の形成にも、エッチング(ドライエッチング又はウエットエッチング)を適用してもよい。あるいは、穴20の形成に、レーザ(例えばCO2レーザ、YAGレーザ等)を使用してもよい。レーザは、貫通穴24,26の形成に適用してもよい。一種類のエッチャント又はレーザによって、穴20及び貫通穴24,26の形成を連続して行ってもよい。
【0011】
次に、図3に示すように、穴20の内面に絶縁層30を形成する。絶縁層30は、酸化膜であってもよい。例えば、半導体基板10の基材がSiである場合、絶縁層30はSiO2であってもよいしSiNであってもよい。絶縁層30は、穴20の内壁面に形成してもよい。本実施の形態では、穴20は凹部として形成されているため、絶縁層30は、穴20の底面に至るように形成してもよい。絶縁層30は、パッド14の貫通穴24の内壁面に形成してもよい。絶縁層30は、パッド14の一部(例えばその上面)を避けて形成する。これによって、パッド14と後述する導電部50との電気的な接続を図ることができる。なお、絶縁層30は、絶縁膜18(パッシベーション膜)上に形成してもよい(図示せず)。パッド14の表面全体を覆って絶縁層30を形成し、その一部をエッチング(ドライエッチング又はウエットエッチング)して、パッド14の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。
【0012】
次に、半導体基板10に導電部50を形成する。導電部50は、絶縁層30の内側に形成してもよい。導電部50は、例えば、パターニングされたレジスト56を形成する工程と、レジスト56から露出した部分に導電部50を形成する工程と、によって形成してもよい。詳しくは、半導体基板10の第1の面11側から、例えば、スパッタリングや無電解メッキによって導電膜(図示せず)を形成した後に、パターニングされたレジスト56を形成する(図4(A)参照)。レジスト56は、リソグラフィ工程によってパターニングして形成してもよい。その後、電解メッキを行って、導電部50を形成してもよい(図4(B)参照)。ただし、導電部50を形成する工程はこれに限られず、例えばインクジェット方式等の既に公知となっているいずれの方法を適用してもよい。穴20とパッド14の貫通穴24とがオーバーラップするように形成されている場合、導電部50を、貫通穴24を通りパッド14を貫通するように形成してもよい。これによると、パッド14と導電部50との距離が短くなるため、電気的な特性が安定した、信頼性の高い半導体装置を製造することができる。なお、導電部50の材料は特に限定されないが、例えば、Cuによって形成してもよい。本実施の形態に係る半導体装置の製造方法では、導電部50は、内部にボイド51を有するように形成してもよい(図4(B)参照)。例えば、電解メッキ時の電流密度を制御することで、ボイド51を有するように導電部50を形成してもよい。
【0013】
次に、半導体基板10から導電部50の先端面52を露出させる。図5に示すように、半導体基板10の第1の面11とは反対側の第2の面13から、導電部50の先端面52を露出させてもよい。これにより、導電部50によって半導体基板10の両面の電気的な接続が可能となる。例えば、機械研磨で第2の面13を削ることによって、あるいは、エッチングによって第2の面13の一部を除去して、先端面52を露出させてもよい。また、機械研磨とエッチングの両方を用いて、先端面52を露出させてもよい。このとき、穴20は半導体基板10を貫通するため、半導体基板10には貫通穴21が形成されるといえる。さらに、絶縁層30の一部を除去することで、導電部50の先端面52を露出させてもよい。絶縁層30は、エッチングによってその一部を除去してもよい。なお、図5に示すように、導電部50を、第2の面13から突出させてもよい。これにより、半導体基板10を積層する際に、ショートを防止することができ、信頼性の高い積層型の半導体装置を製造することが可能となる。
【0014】
次に、導電部50の先端面52に凹部60を形成する。これによれば、導電部50の先端の表面積が大きくなるため、導電部50の電気的な接続信頼性を高めることができる。また、凹部60に導電部材を入り込ませることで、外力に対する信頼性を高めることができる。すなわち、電気的な信頼性及び外力に対する信頼性の高い半導体装置を製造することができる。このとき、開口よりも広い内部スペースを有するように、凹部60を形成してもよい。これによれば、凹部60の表面積を大きくすることができ、かつ、凹部60に入り込んだ導電部材が外れにくくなるため、さらに信頼性の高い半導体装置を製造することができる。
【0015】
本実施の形態に係る半導体装置の製造方法では、先端面52側から導電部50の一部を除去してボイド51を開口させて、凹部60を形成してもよい。例えば導電部50をエッチングすることによって先端面52の一部を除去して、凹部60を形成してもよい。なお、図6に示すように、導電部50の先端面52側の端部を半導体基板10から突出させて、凹部60を、半導体基板10の内部に至る深さに形成してもよい。これによれば、凹部60を深く形成することができるため、電気的な信頼性、及び、外力に対する信頼性がさらに高い半導体装置を製造することができる。なお、ボイド51の位置及び大きさを制御することで、凹部60の位置及び深さを制御してもよい。また、先端面52に凹部60を形成する工程は、先に述べた、導電部50の先端面52を半導体基板10から露出させる工程(特に、絶縁層30の一部を除去する工程)と一括して行ってもよい。
【0016】
以上の工程によって、半導体装置1を製造してもよい(図6参照)。なお、半導体基板10として半導体ウエハを利用する場合、最後に、該半導体ウエハを個片に切り出す工程を経て、半導体装置1を製造してもよい。
【0017】
半導体装置1は、半導体基板10を有する。半導体基板10は集積回路12を有し、貫通穴21が形成されてなる。半導体装置1は、貫通穴21の内面に形成された絶縁層30を有する。半導体装置1は、導電部50を有する。導電部50は、絶縁層30の内側を通り半導体基板10を貫通するように形成されてなる。そして、導電部50の先端面52は凹部51を有する。その他の構成は、上述した製造方法によって得られる内容を適用してもよい。半導体装置1の導電部50の先端面52には凹部51が形成されてなる。そのため、電気的な信頼性、及び、外力に対する信頼性の高い半導体装置を提供することができる。
【0018】
図9は、積層型の半導体装置100を示す図である。半導体装置100は、積層された上記半導体装置を有する。そして、該半導体装置同士は、導電部50を通して電気的接続が図られてなる。半導体装置100の製造方法は、集積回路12を有し、貫通穴21が形成されてなる半導体基板10と、貫通穴21の内面に形成された絶縁層30と、絶縁層30の内側を通り半導体基板10を貫通するように形成された先端面52に凹部60を有する導電部50と、を有する半導体装置(半導体装置1)を積層し、導電部50を通して電気的接続を図ることを含む。このとき、図7に示すように、導電部50の凹部51に導電部材58を入り込ませて、上下の半導体装置1の導電部50同士を接合してもよい。凹部51に導電部材58を入り込ませることで、電気的な信頼性、及び、外力に対する信頼性の高い半導体装置100を製造することができる。
【0019】
半導体装置100は、配線基板90を有してもよく、積層された半導体装置1は配線基板90に搭載されていてもよい。配線基板90には、複数の配線92が形成されていてもよく、また、外部端子94が形成されていてもよい。これにより、回路基板等に実装しやすい半導体装置100を提供することができる。さらに、積層された各半導体装置1の間には、図示しない絶縁層(応力緩和機能を有してもよい)が形成されていてもよい。これにより、信頼性の高い半導体装置100を形成することができる。なお、図8には、本発明を適用した実施の形態に係る半導体装置100が実装された回路基板1000を示す。また、本発明を適用した実施の形態に係る半導体装置を有する電子機器として、図9にはノート型パーソナルコンピュータ2000が、図10には携帯電話3000が、それぞれ示されている。
【0020】
なお、本発明を適用した第1の実施の形態に係る半導体装置の製造方法は、上記の方法に限定されるものではなく、種々の変形が可能である。例えば、図11に示すように、絶縁膜30に充填されるように導電部55を形成してもよい。言い換えると、内部にボイドを有さないように、導電部55を形成してもよい。そして、図12に示すように、先端面57を粗面加工して、先端面57に複数の凹部を含む凹凸を形成してもよい。先端面57を、導電部55における先端面57とは反対側の面よりも粗くしてもよい。例えば、エッチングによって導電部55の先端面57の一部を除去して、先端面57を粗面加工してもよい。これによっても、複数の凹部が形成されるため、同様の効果を有する半導体装置を製造することができる。
【0021】
(第2の実施の形態)
以下、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。
【0022】
図13〜図18は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明するための図である。はじめに、半導体基板10を用意する。半導体基板10は既に説明した内容を適用することができる。すなわち、半導体基板10は集積回路12を有する。また、半導体基板10は、集積回路12に電気的に接続されたパッド14を有してもよい。半導体基板10には、絶縁層16,18が形成されていてもよい(図1参照)。
【0023】
次に、半導体基板10に穴23を形成する(図13参照)。穴23は、半導体基板10を貫通するように形成する。そのため、穴23は貫通穴と称してもよい。穴23を形成する方法は、先に説明した、半導体基板10に穴20を形成する方法のいずれかを適用してもよい。
【0024】
次に、図13に示すように、穴23の内面に絶縁層32を形成する。絶縁層32として、先に説明した絶縁層30の内容を適用してもよい。本実施の形態では、絶縁層32を、第2の面13上を含む領域に形成してもよい(図13参照)。
【0025】
次に導電部70を形成する。導電部70は、絶縁層32の内側を通り半導体基板10を貫通するように形成する。例えば、図示しない導電膜を形成した後に、パターニングされたレジスト76を形成し(図14(A)参照)、その後、電解メッキを行って導電部70を形成してもよい(図14(B)参照)。最後に、レジスト76及び導電膜の一部を除去して、導電部70を形成してもよい(図15参照)。ただし、導電部70を形成する工程はこれに限られるものではなく、既に公知となっているいずれの方法を適用してもよい。なお、導電部70は、内部にボイド71を有するように形成してもよい。
【0026】
次に、図16に示すように、導電部70の先端面72に凹部80を形成する。先端面72側から導電部70の一部を除去してボイド71を開口させて、凹部80を形成してもよい。
【0027】
以上の工程によって、本発明を適用した実施の形態に係る半導体装置を製造してもよい。なお、本実施の形態に係る半導体装置の製造方法を適用することで、先に説明した半導体装置1と同様の効果を奏する半導体装置を製造することができる。
【0028】
なお、変形例として、図17に示すように、ボイド71を有しない様に導電部75を形成し、その後、図18に示すように、導電部75の先端面77を粗面加工して、先端面77に複数の凹部を含む凹凸を形成してもよい。言い換えると、粗面加工によって、先端面77に凹部を形成してもよい。このとき、先端面77を、導電部70における先端面77とは反対側の面よりも粗くしてもよい。これによっても、先端面77に凹部が形成されるため、半導体装置1と同様の効果を奏する半導体装置を製造することができる。
【0029】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図1】図1は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を示す図である。
【図2】図2は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を示す図である。
【図3】図3は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を示す図である。
【図4】図4(A)及び図4(B)は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を示す図である。
【図5】図5は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を示す図である。
【図6】図6は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を示す図である。
【図7】図7は、本発明を適用した実施の形態に係る半導体装置の製造方法を示す図である。
【図8】図8は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図9】図9は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図10】図10は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図11】図11は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法の変形例を示す図である。
【図12】図12は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法の変形例を示す図である。
【図13】図13は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を示す図である。
【図14】図14(A)及び図14(B)は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を示す図である。
【図15】図15は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を示す図である。
【図16】図16は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を示す図である。
【図17】図17は、本発明を適用した第2の実施の形態の変形例に係る半導体装置の製造方法を示す図である。
【図18】図18は、本発明を適用した第2の実施の形態の変形例に係る半導体装置の製造方法を示す図である。
【符号の説明】
10 半導体基板、 12 集積回路、 14 パッド、 20 穴、 21 貫通穴、 23 穴、 30 絶縁層、 50 導電部、 51 ボイド、52 先端面、 60 凹部
Claims (23)
- 集積回路を有し、貫通穴が形成されてなる半導体基板と、
前記貫通穴の内面に形成された絶縁層と、
前記絶縁層の内側を通り前記半導体基板を貫通するように形成され、先端面に凹部を有する導電部と、
を有する半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板の第1の面には、前記集積回路に電気的に接続されたパッドが形成されてなり、
前記先端面は、前記半導体基板における前記第1の面とは反対側の第2の面から露出してなる半導体装置。 - 請求項1又は請求項2記載の半導体装置において、
前記凹部は、その開口よりも広がった内部スペースを有する半導体装置。 - 請求項1から請求項3のいずれかに記載の半導体装置において、
前記先端面は、複数の前記凹部を含む凹凸からなる粗面である半導体装置。 - 請求項4記載の半導体装置において、
前記先端面は、前記導電部における前記先端面とは反対側の面よりも粗く形成されてなる半導体装置。 - 請求項1から請求項5のいずれかに記載の半導体装置において、
前記導電部の前記先端面側の端部は前記半導体基板から突出してなり、
前記凹部は、前記半導体基板の内部に至る深さに形成されてなる半導体装置。 - スタックされてなる、請求項1から請求項6のいずれかに記載の複数の半導体装置を有し、
前記複数の半導体装置は、積層されて前記導電部を通して電気的接続が図られてなる半導体装置。 - 請求項7記載の半導体装置において、
各前記導電部の前記凹部に入り込み、上下の前記半導体装置の前記導電部同士を接合する導電部材をさらに有する半導体装置。 - 請求項1から請求項8のいずれかに記載の半導体装置が実装された回路基板。
- 請求項1から請求項8のいずれかに記載の半導体装置を有する電子機器。
- (a)集積回路を有する半導体基板に穴を形成すること、
(b)前記穴の内面に絶縁層を形成すること、
(c)前記絶縁層の内側に導電部を形成すること、及び、
(d)前記導電部の先端面に凹部を形成することを含む半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(a)工程で、前記半導体基板を貫通しないように前記穴を形成し、
前記(c)工程の後に、前記導電部の前記先端面を、前記半導体基板から露出させることを含む半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(a)工程で、前記半導体基板を貫通するように、前記穴を形成する半導体装置の製造方法。 - 請求項11から請求項13のいずれかに記載の半導体装置の製造方法において、
前記半導体基板の第1の面には、前記集積回路に電気的に接続されたパッドが形成されてなり、
前記先端面を、前記半導体基板における前記第1の面とは反対側の第2の面から露出させる半導体装置の製造方法。 - 請求項11から請求項14のいずれかに記載の半導体装置の製造方法において、
前記(c)工程で、前記導電部を、内部にボイドを有するように形成し、
前記(d)工程で、前記先端面側から前記導電部の一部を除去して前記ボイドを開口させて、前記凹部を形成する半導体装置の製造方法。 - 請求項11から請求項15のいずれかに記載の半導体装置の製造方法において、
前記(d)工程で、その開口よりも広い内部スペースを有するように、前記凹部を形成する半導体装置の製造方法。 - 請求項11から請求項16のいずれかに記載の半導体装置の製造方法において、
前記(d)工程で、前記先端面を粗面加工して、複数の前記凹部を含む凹凸を形成する半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、
前記(d)工程で、前記先端面を、前記導電部における前記先端面とは反対側の面よりも粗くする半導体装置の製造方法。 - 請求項11から請求項17のいずれかに記載の半導体装置の製造方法において、
前記導電部の前記先端面側の端部は前記半導体基板から突出してなり、
前記(d)工程で、前記凹部を、前記半導体基板の内部に至る深さに形成する半導体装置の製造方法。 - 請求項11から請求項19のいずれかに記載の半導体装置の製造方法において、
前記(d)工程は、前記導電部の前記先端面の一部をエッチングによって除去することを含む半導体装置の製造方法。 - 請求項11から請求項20のいずれかに記載の半導体装置の製造方法において、
前記半導体基板は、複数の集積回路が形成された半導体ウエハであり、それぞれの前記集積回路に対応して前記穴を形成し、
前記(d)工程の後に、前記半導体基板を切断することをさらに含む半導体装置の製造方法。 - 集積回路を有し、貫通穴が形成されてなる半導体基板と、前記貫通穴の内面に形成された絶縁層と、前記絶縁層の内側を通り前記半導体基板を貫通するように形成された先端面に凹部を有する導電部と、を有する複数の半導体装置を積層し、前記導電部を通して電気的接続を図ることを含む半導体装置の製造方法。
- 請求項22記載の半導体装置の製造方法において、
各前記導電部の前記凹部に導電部材を入り込ませて、上下の前記半導体装置の前記導電部同士を接合する半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003140580A JP3891292B2 (ja) | 2003-05-19 | 2003-05-19 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
US10/844,415 US7135762B2 (en) | 2003-05-19 | 2004-05-13 | Semiconductor device, stacked semiconductor device, methods of manufacturing them, circuit board, and electronic instrument |
CNB2004100446786A CN100481416C (zh) | 2003-05-19 | 2004-05-19 | 半导体装置和层叠型半导体装置以及它们的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003140580A JP3891292B2 (ja) | 2003-05-19 | 2003-05-19 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004342991A true JP2004342991A (ja) | 2004-12-02 |
JP2004342991A5 JP2004342991A5 (ja) | 2005-07-14 |
JP3891292B2 JP3891292B2 (ja) | 2007-03-14 |
Family
ID=33529269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003140580A Expired - Fee Related JP3891292B2 (ja) | 2003-05-19 | 2003-05-19 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7135762B2 (ja) |
JP (1) | JP3891292B2 (ja) |
CN (1) | CN100481416C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013021253A (ja) * | 2011-07-14 | 2013-01-31 | Seiko Epson Corp | 半導体装置の製造方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7109068B2 (en) * | 2004-08-31 | 2006-09-19 | Micron Technology, Inc. | Through-substrate interconnect fabrication methods |
JP4698296B2 (ja) * | 2005-06-17 | 2011-06-08 | 新光電気工業株式会社 | 貫通電極を有する半導体装置の製造方法 |
US7429529B2 (en) * | 2005-08-05 | 2008-09-30 | Farnworth Warren M | Methods of forming through-wafer interconnects and structures resulting therefrom |
US7517798B2 (en) | 2005-09-01 | 2009-04-14 | Micron Technology, Inc. | Methods for forming through-wafer interconnects and structures resulting therefrom |
KR100884238B1 (ko) * | 2006-05-22 | 2009-02-17 | 삼성전자주식회사 | 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법 |
JP2009055004A (ja) * | 2007-08-24 | 2009-03-12 | Honda Motor Co Ltd | 貫通配線構造 |
FR2938970A1 (fr) * | 2008-11-26 | 2010-05-28 | St Microelectronics Rousset | Procede pour empiler et interconnecter des circuits integres |
JP2010245383A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
JP2012064891A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
JP5870493B2 (ja) * | 2011-02-24 | 2016-03-01 | セイコーエプソン株式会社 | 半導体装置、センサーおよび電子デバイス |
US8816505B2 (en) | 2011-07-29 | 2014-08-26 | Tessera, Inc. | Low stress vias |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4547728B2 (ja) * | 1999-03-29 | 2010-09-22 | ソニー株式会社 | 半導体装置及びその製造方法 |
JP2000311982A (ja) | 1999-04-26 | 2000-11-07 | Toshiba Corp | 半導体装置と半導体モジュールおよびそれらの製造方法 |
JP3687445B2 (ja) | 1999-11-09 | 2005-08-24 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2002359347A (ja) * | 2001-03-28 | 2002-12-13 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
-
2003
- 2003-05-19 JP JP2003140580A patent/JP3891292B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-13 US US10/844,415 patent/US7135762B2/en active Active
- 2004-05-19 CN CNB2004100446786A patent/CN100481416C/zh not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013021253A (ja) * | 2011-07-14 | 2013-01-31 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1551344A (zh) | 2004-12-01 |
US20050001320A1 (en) | 2005-01-06 |
CN100481416C (zh) | 2009-04-22 |
JP3891292B2 (ja) | 2007-03-14 |
US7135762B2 (en) | 2006-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW594972B (en) | Semiconductor device and its manufacturing method, circuit board and electronic machine | |
JP4110390B2 (ja) | 半導体装置の製造方法 | |
JP3918935B2 (ja) | 半導体装置の製造方法 | |
JP2003318178A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP3690407B2 (ja) | 半導体装置の製造方法 | |
JP3891292B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP7025948B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2016514909A (ja) | 酸化層を備える低コストインターポーザ | |
JP2004342990A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP3523815B2 (ja) | 半導体装置 | |
JP4009846B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2006049557A (ja) | 半導体装置 | |
JP4182340B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2004335948A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2004221351A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2004207278A (ja) | 回路装置およびその製造方法 | |
JP2004221350A (ja) | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2005033105A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2013058525A (ja) | 半導体装置、及びその製造方法 | |
TW200938023A (en) | Circuit board with embedded capacitance component and method for fabricating the same | |
TW201230276A (en) | Package substrate and fabrication method thereof | |
JP2004015064A (ja) | 両面の端子が連結された基板及びこれを製造する方法 | |
JP2022058973A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2004128440A (ja) | 集積回路装置および電子デバイス | |
JP2000307242A (ja) | 回路基板の製造方法及び回路基板及び半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041125 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20041125 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20050106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050408 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060712 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061115 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061128 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3891292 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131215 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |